JP2004103637A

JP2004103637A - 半導体装置およびその製造方法

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Publication number: JP2004103637A
Application number: JP2002259767A
Authority: JP
Inventors: Mio Fujioka; 藤岡　美緒; Shiro Kanbara; 蒲原　史朗
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-05
Filing date: 2002-09-05
Publication date: 2004-04-02

Abstract

【課題】電界効果トランジスタのゲート絶縁膜に酸化シリコンより誘電率が高いｈｉｇｈ−ｋ材料を使用した場合に生ずるキャリアの移動度の低下を抑制または防止する。
【解決手段】ｈｉｇｈ−ｋ材料で形成されるゲート絶縁膜７を有するＮＭＩＳＱＮとＰＭＩＳＱＰにおいて、その動作時にチャネルがゲート絶縁膜７とＰ型半導体層２ａまたはＮ型半導体層２ｂとの接触界面よりも深い位置に形成されるようにする。ＮＭＩＳＱＮにおいては、ゲート電極８Ｂの直下のＰ型半導体層２ａの表層にＮ型半導体層５を形成し、ＰＭＩＳＱＰにおいては、ゲート電極８Ｃの直下のＮ型半導体層２ｂにＰ型半導体層６を形成することで埋込チャネルが形成されるようにした。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、酸化シリコンより高い誘電率の材料をゲート絶縁膜に使用した半導体装置およびその製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば特開２０００−１５０６６８号公報に記載されているように、微細なゲート電極の低抵抗化とゲート空乏化率の改善を主な目的として、ゲート電極に不純物を導入したポリシリコンではなく、金属を用いた例がある。そして、ゲート電極に金属を用いた場合における閾値電圧の上昇を防止するため、埋め込みチャネル構造を形成して低い閾値電圧を実現している。
【０００３】
また、現在の半導体装置の製造技術においては、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型素子のゲート絶縁膜として酸化シリコン膜（ＳｉＯ_２）が使用される。近年、半導体装置の高集積化を図るために、ＭＯＳ型素子の微細化が進められているが、ＭＯＳ型素子の微細化が進むにつれて、ゲート絶縁膜を薄くする必要がある。
【０００４】
しかし、ゲート絶縁膜である酸化シリコン膜を薄くするとトンネル効果により、ゲート電極とチャネル形成領域との間にトンネル電流が発生し、リーク電流が増加する。リーク電流が増加すると、消費電力が増加するという問題点がある。
【０００５】
このため、酸化膜より高誘電率を有する材料（以下、ｈｉｇｈ−ｋ材料という）を使用することで、同一キャパシタンスを維持しながら、ゲート絶縁膜を厚くしている。ゲート絶縁膜を厚くすると、ゲート電極とチャネル形成領域との間にトンネル電流が発生しなくなり、上記した問題点を解決することができる。
【０００６】
なお、ｈｉｇｈ−ｋ材料をゲート絶縁膜に使用したＭＯＳ型素子の例としては、例えばＬ．Ｋａｎｇ　ｅｔ　ａｌ．，　ＩＥＤＭ　Ｔｅｃｈ．　　Ｄｉｇ．，　３５（２０００）に記載されている。
【０００７】
【発明が解決しようとする課題】
しかし、上記したｈｉｇｈ−ｋ材料をゲート絶縁膜に使用した場合、ゲート絶縁膜直下に形成されるチャネル形成領域を流れる電子の移動度が劣化するという問題点がある。すなわち、ｈｉｇｈ−ｋ材料をゲート絶縁膜に使用した場合、ゲート絶縁膜の表面の平坦性が大きく低下し、ゲート絶縁膜に隣接するチャネル形成領域を流れる電子が散乱を起す。このため、電子の移動度が低下し、チャネル形成領域を流れる電流が減少するという問題点がある。
【０００８】
本発明の目的は、ゲート絶縁膜にｈｉｇｈ−ｋ材料を使用した場合であっても、チャネル形成領域を流れる電子の移動度の低下を抑制または防止することができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
本発明は、ｈｉｇｈ−ｋ材料を含むゲート絶縁膜を有する電界効果トランジスタにおいて、その動作時にゲート絶縁膜と半導体との界面よりも深い位置にチャネルが形成されるようにするものである。
【００１２】
また、本発明は、（ａ）第１導電型の不純物を導入した第１半導体層と、（ｂ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）前記ゲート電極直下の前記第１半導体層内にあるチャネル形成領域に形成された層であって、第１導電型とは異なる導電型の不純物を導入した第２半導体層とを備えるものである。
【００１３】
また、本発明は、（ａ）第１導電型の不純物を導入した第１半導体層を形成する工程と、（ｂ）前記第１半導体層のチャネル形成領域に第１導電型と異なる導電型の不純物を導入することにより第２半導体層を形成する工程と、（ｃ）前記第２半導体層上に酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備えるものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、Ｐチャネル型のＭＩＳ・ＦＥＴをＰＭＩＳと略し、Ｎチャネル型のＭＩＳ・ＦＥＴをＮＭＩＳと略す。
【００１５】
（実施の形態１）
本実施の形態１における半導体装置を、図面を参照しながら説明する。図１は、本実施の形態１における半導体装置の構成を示した要部断面図である。図１において、本実施の形態１における半導体装置の素子部は、Ｎ型のチャネルが形成されるＮＭＩＳＱＮとＰ型のチャネルが形成されるＰＭＩＳＱＰを有している。
【００１６】
半導体基板１Ａは、例えば単結晶シリコン（Ｓｉ）からなり、この半導体基板１Ａ上に絶縁層１が形成されている。絶縁層１は、例えば酸化シリコンからなり、この絶縁層１上には、ＮＭＩＳＱＮの構成要素であるＰ型半導体層２ａおよびＰＭＩＳＱＰの構成要素であるＮ型半導体層２ｂを含む半導体層（第１半導体層の一例）２が形成されている。半導体層２の厚さは、例えば１００ｎｍまたはそれ以上である。Ｐ型半導体層２ａには、例えばボロン（Ｂ）等のＰ型不純物が導入されている。Ｎ型半導体層２ｂには、例えばリンまたはヒ素（Ａｓ）等のようなＮ型不純物が導入されている。このＰ型半導体層２ａおよびＮ型半導体層２ｂの主面には、それぞれＮＭＩＳＱＮおよびＰＭＩＳＱＰが形成されている。このＮＭＩＳＱＮと上記ＰＭＩＳＱＰとは、素子分離層４によって、互いに分離されている。素子分離層４は、半導体層２に掘られた溝内に、例えば酸化シリコン等からなる絶縁膜が埋め込まれることで形成されている（溝型アイソレーション構造）。この素子分離層４の下部は上記絶縁層１に達するように形成されており、ＮＭＩＳＱＮとＰＭＩＳＱＰとは完全に分離された構造とされている。このようなＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造をとることにより素子間の完全な絶縁分離を図ることができるので、素子の集積密度の向上を図ることができる。また、素子間の完全な絶縁分離を図ることができるため、半導体基板１Ａを介したクロストークやラッチアップ現象などによる誤動作の防止が可能となる。また、接合容量が低減されるため、高速動作、低消費電力の素子を形成することが可能となる。
【００１７】
次に、ＮＭＩＳＱＮの構造例を説明すると次の通りである。ＮＭＩＳＱＮは、Ｐ型半導体層２ａ、Ｎ型半導体層５（第２半導体層の一例）、ゲート絶縁膜７、ゲート電極８Ｂ、低濃度Ｎ型不純物拡散層（第２の領域）９、１０、高濃度Ｎ型不純物拡散層（第２の領域）１３、１４、サイドウォール１７を有している。このＮＭＩＳＱＮは、絶縁層１上に形成されており、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造をしている。なお、半導体層２においてソースおよびドレイン用の低濃度Ｎ型不純物拡散層（第２の領域）９、１０の間のゲート電極８Ｂの直下のＰ型半導体層２ａにおいて、その表面から絶縁層１に達する領域が第１の領域であり、その一部にＮＭＩＳＱＮのチャネルが形成される。
【００１８】
ＮＭＩＳＱＮのゲート電極８Ｂは、例えばＮ型のポリシリコンからなり、その両側面にはサイドウォール１７が形成されている。半導体層２（Ｐ型半導体層２ａ）において、ゲート電極８Ｂの両側に当たる位置には、ＮＭＩＳＱＮのソースおよびドレイン用の半導体領域を構成する低濃度Ｎ型不純物拡散層９，１０および高濃度Ｎ型不純物拡散層１３，１４が形成されている。すなわち、低濃度Ｎ型不純物拡散層９および高濃度Ｎ型不純物拡散層１３を含むソース領域と、低濃度Ｎ型不純物拡散層１０および高濃度Ｎ型不純物拡散層１４を含むドレイン領域とが形成されている。低濃度Ｎ型不純物拡散層９，１０および高濃度Ｎ型不純物拡散層１３，１４には、例えばリン（Ｐ）または砒素（Ａｓ）等のようなＮ型不純物が導入されているが、ＮＭＩＳＱＮのチャネル形成領域（ゲート電極８Ｂの直下のＰ型半導体層２ａの動作領域）に近い低濃度Ｎ型不純物拡散層９，１０は、高濃度Ｎ型不純物拡散層１３，１４よりも不純物濃度が低く設定されており、電界集中の緩和によるホットキャリアの発生を低減する機能を有している。
【００１９】
また、Ｐ型半導体層２ａにおいて、ゲート電極８Ｂの直下のチャネル形成領域には、上記Ｎ型半導体層５が上記低濃度Ｎ型不純物拡散層９，１０に挟まれるように形成されている。Ｎ型半導体層５には、例えばリン（Ｐ）や砒素（Ａｓ）等のようなＮ型不純物が導入されている。ＮＭＩＳＱＮの非動作時（ゲート電極８Ｂに動作電圧を印加していない時）には、ゲート電極８Ｂ直下のＰ型半導体層２ａに空乏層が形成されるようになっている。ただし、この空乏層は絶縁層１に達するものではなく、空乏層と絶縁層１との間にはキャリアの多い中性領域（Ｐ型半導体層２ａ）が存在する構成となっている（部分空乏型）。このような部分空乏型のＳＯＩでは、基板としてバルクを用いた場合に比べて、例えば以下の効果が得られる。第１に接合容量を低減できる。このため、負荷容量を低減できるので、高速動作、低消費電力のデバイスを開発できる。また、高周波動作時における信号伝達損失を低減できる。第２に、基板バイアス効果を向上させることができる。第３に、しきい値の設定やソースおよびドレインでのシリサイド層の形成でもバルクと同じプロセスを適用できる。一方、ＮＭＩＳＱＮの動作時（ゲート電極８Ｂに所定の動作電圧を印加した時）には、Ｎ型半導体層５とＰ型半導体層２ａとの境界付近にチャネルが形成される。すなわち、本実施の形態では、Ｎ型半導体層５を設けることにより、電子の通り道であるチャネルを、ゲート絶縁膜７と半導体層２との接触界面ではなく、その接触界面よりも深い位置に形成することができる（埋込チャネル）。これによる効果は後述する。
【００２０】
ゲート電極８Ｂと半導体層２（Ｐ型半導体層２ａのＮ型半導体層５）との間には、ゲート絶縁膜７が形成されている。ゲート絶縁膜７は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸化チタン（ＴｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）または酸化タンタル（Ｔａ_２Ｏ_５）などのようなｈｉｇｈ−ｋ材料より形成されている。このようにゲート絶縁膜７をｈｉｇｈ−ｋ材料より形成することにより、ゲート絶縁膜７を薄くしなくてもＭＩＳの特性を上げるのに必要な容量を稼ぐことができる。したがって、ゲート絶縁膜７の厚さをある程度確保できるので、ゲート電極８Ｂとチャネルとの間に生ずるリーク電流を減少させることができる。しかし、ゲート絶縁膜７の材料としてｈｉｇｈ−ｋ材料を使用すると、ゲート絶縁膜７の材料として酸化シリコンを使用した場合に比べて、ゲート絶縁膜７が接する半導体層２の表面の平坦性が低下する。このため、ＮＭＩＳＱＮのチャネルがゲート絶縁膜７と半導体層２との界面に形成されるような、いわゆる表面チャネルが形成されるような構成とすると、チャネルを流れる電子は、ゲート絶縁膜７と半導体層２との界面の凹凸によって散乱してしまう結果、電子の移動度が低下し、ＮＭＩＳＱＮの駆動電流量が低下してしまう。これに対して、本実施の形態においては、Ｐ型半導体層２ａのチャネル形成領域にＮ型半導体層５を設け、ＮＭＩＳＱＮのチャネルがゲート絶縁膜７と半導体層２との界面ではなく、その界面よりも深い位置に形成されるようにしたことにより、キャリアである電子は、ゲート絶縁膜７と半導体層２との界面の凹凸に邪魔されることなく、散乱してしまうこともなく、埋込チャネルを移動できる。すなわち、ＮＭＩＳＱＮのチャネルを流れる電子の散乱を抑制または防止できるので、その電子の移動度の低下を抑制または防止することができる。
【００２１】
図２は、ゲート絶縁膜７をｈｉｇｈ−ｋ材料で形成した表面チャネル型のＮＭＩＳにおいて、表面チャネルに電子が流れる様子を模式的に示している。ｈｉｇｈ−ｋ材料を使用したゲート絶縁膜７と半導体層２との接触界面は、平坦性が低くなっており、凹凸が形成されている。このＮＭＩＳにおいては、Ｐ型半導体層２ａの表面にチャネルが形成されるため、電子がチャネルを移動する際、電子はゲート絶縁膜７とＰ型半導体層２ａの表面に存在する凹凸によって散乱される。したがって、電子の移動度が低下し、電流が減少する問題が発生する。
【００２２】
これに対して図３は、本実施の形態１におけるＮＭＩＳＱＮにおいて、埋込チャネルに電子が流れる様子を模式的に示している。本実施の形態１におけるＮＭＩＳＱＮにおいては、ゲート絶縁膜７直下のチャネル形成領域にＮ型半導体層５を設けることにより、ゲート電極８Ｂに電圧を印加したときに、Ｎ型半導体層５とＰ型半導体層２ａとの境界付近（界面領域）に埋込チャネルが形成される。すなわち、図２に示したように電子がゲート絶縁膜７直下を移動するのではなく、図３に示すように、ゲート絶縁膜７直下よりも深い領域に電子が流れる。すなわち、電子は、ゲート絶縁膜７と接しないところを流れるため、ゲート絶縁膜７の表面に存在する凹凸に散乱されることなく、チャネルを流れることができる。このため、本実施の形態１におけるＮＭＩＳＱＮによれば、電子の移動度の低下を抑制または防止することができる。
【００２３】
図４は、本実施の形態１におけるＮＭＩＳＱＮの要部拡大断面図を示したものであり、図５は、図４中のシリコン表面Ａから深さ方向に進んだ所定位置における不純物濃度のプロファイルを示したものである。すなわち、図５は、埋込チャネルを形成するＮ型半導体層５の不純物濃度分布を示したものである。図５を見て分かるように、表面から０．２μｍ付近まで、最大で、１．０×１０^１８（１／ｃｍ^３）の不純物濃度を有する砒素（Ａｓ）が導入されているとともに、表面から０．５μｍ付近まで、最大で１．０×１０^１７（１／ｃｍ^３）の不純物濃度を有するボロン（Ｂ）が導入されていることが分かる。このように不純物を導入することにより、Ｎ型半導体層５を形成することができる。
【００２４】
次に、上記ＰＭＩＳＱＰの構成について説明する。図１に示すＰＭＩＳＱＰは、Ｎ型半導体層２ｂ、Ｐ型半導体層６（第２半導体層の一例）、ゲート絶縁膜７、ゲート電極８Ｃ、低濃度Ｐ型不純物拡散層（第２の領域）１１、１２、高濃度Ｐ型不純物拡散層（第２の領域）１５、１６、サイドウォール１８を有している。なお、半導体層２においてソースおよびドレイン用の低濃度Ｐ型不純物拡散層（第２の領域）１１、１２の間のゲート電極８Ｃの直下のＮ型半導体層２ｂにおいて、その表面から絶縁層１に達する領域が第１の領域であり、その一部にＰＭＩＳＱＰのチャネルが形成される。
【００２５】
ＰＭＩＳＱＰのゲート電極８Ｃは、例えばＰ型のポリシリコンからなり、その両側面にはサイドウォール１８が形成されている。半導体層２（Ｎ型半導体層２ｂ）において、ゲート電極８Ｃの両側に当たる位置には、ＰＭＩＳＱＰのソースおよびドレイン用の半導体領域を構成する低濃度Ｐ型不純物拡散層１１，１２および高濃度Ｐ型不純物拡散層１５，１６が形成されている。すなわち、低濃度Ｐ型不純物拡散層１１および高濃度Ｐ型不純物拡散層１５を含むソース領域と、低濃度Ｐ型不純物拡散層１２および高濃度Ｐ型不純物拡散層１６を含むドレイン領域とが形成されている。低濃度Ｐ型不純物拡散層１１，１２および高濃度Ｐ型不純物拡散層１５，１６には、例えばホウ素（Ｂ）等のようなＰ型不純物が導入されているが、ＰＭＩＳＱＰのチャネル形成領域（ゲート電極８Ｃの直下のＮ型半導体層２ｂの動作領域）に近い低濃度Ｐ型不純物拡散層１１，１２は、高濃度Ｐ型不純物拡散層１５，１６よりも不純物濃度が低く設定されており、電界集中の緩和によるホットキャリアの発生を低減する機能を有している。
【００２６】
また、Ｎ型半導体層２ｂにおいて、ゲート電極８Ｂの直下のチャネル形成領域には、上記Ｐ型半導体層６が上記低濃度Ｐ型不純物拡散層１１，１２に挟まれるように形成されている。Ｐ型半導体層６には、例えばホウ素（Ｂ）等のようなＰ型不純物が導入されている。ＰＭＩＳＱＰの非動作時（ゲート電極８Ｃに動作電圧が印加されていない時）には、ゲート電極８Ｃ直下のチャネル形成領域（Ｎ型半導体層２ｂ）に空乏層が形成されるようになっている。ただし、この空乏層は絶縁層１に達するものではなく、空乏層と絶縁層１との間にはキャリアの多い中性領域（Ｎ型半導体層２ｂ）が存在する構成となっている（部分空乏型）。このような部分空乏型のＳＯＩでは、基板としてバルクを用いた場合に比べて、上記した効果が得られる。一方、ＰＭＩＳＱＰの動作時（ゲート電極８Ｃに所定の動作電圧が印加された時）には、Ｐ型半導体層６とＮ型半導体層２ｂとの境界付近にチャネルが形成される。すなわち、本実施の形態では、Ｐ型半導体層６を設けることにより、電子の通り道であるチャネルを、ゲート絶縁膜７と半導体層２との接触界面ではなく、その接触界面よりも深い位置に形成することができる（埋込チャネル）。したがって、ＰＭＩＳＱＰでも、ＮＭＩＳＱＮと同様に、ゲート絶縁膜７と半導体層２との接触界面における凹凸に起因するキャリアの散乱を抑制または防止できるので、キャリアの移動度の低下を抑制または防止できる。
【００２７】
ゲート電極８Ｃと半導体層２（Ｎ型半導体層２ｂのＰ型半導体層６）との間には、ゲート絶縁膜７が形成されている。ゲート絶縁膜７の材料は、上記したｈｉｇｈ−ｋ材料と同じであり、その効果はＮＭＩＳＱＮで説明したのと同じなので説明を省略する。また、本実施の形態においては、Ｎ型半導体層２ｂのチャネル形成領域にＰ型半導体層６を設け、ＰＭＩＳＱＰの動作時におけるチャネルがゲート絶縁膜７と半導体層２との界面ではなく、その界面よりも深い位置に形成されるようにしたことにより、キャリアである正孔は、ゲート絶縁膜７と半導体層２との界面の凹凸に邪魔されることなく、散乱してしまうこともなく、埋込チャネルを移動できる。すなわち、ＰＭＩＳＱＰのチャネルを流れる正孔の散乱を抑制または防止できるので、その正孔の移動度の低下を抑制または防止することができる。
【００２８】
次に、本実施の形態１における半導体装置の配線部について説明する。なお、配線部の説明は、第１配線層までを示し、それ以上の層の説明は省略する。
【００２９】
図１において、ＮＭＩＳＱＮおよびＰＭＩＳＱＰ上には、例えば酸化シリコンよりなる層間絶縁層３０が形成されている。この層間絶縁層３０には、ＮＭＩＳＱＮの高濃度Ｎ型不純物拡散層１３、１４、ＰＭＩＳＱＰの高濃度Ｐ型不純物拡散層１５、１６に達する孔が形成されている。ＮＭＩＳＱＮのソース層に達する孔には、窒化チタン膜３１ａ、タングステン膜３１ｂが埋め込まれてプラグ３１が形成されており、ＮＭＩＳＱＮのドレイン層に達する孔には、窒化チタン膜３２ａ、タングステン膜３２ｂが埋め込まれてプラグ３２が形成されている。また、ＰＭＩＳＱＰのソース層に達する孔には、窒化チタン膜３３ａ、タングステン膜３３ｂが埋め込まれてプラグ３３が形成されており、ＰＭＩＳＱＰのドレイン層に達する孔には、窒化チタン膜３４ａ、タングステン膜３４ｂが埋め込まれてプラグ３４が形成されている。プラグ３１は、窒化チタン膜３５ａ、タングステン膜３５ｂ、窒化チタン膜３５ｃよりなる第１層配線３５に接続されている。また、プラグ３２およびプラグ３３は、窒化チタン膜３６ａ、タングステン膜３６ｂ、窒化チタン膜３６ｃよりなる第１層配線３６に接続されている。したがって、ＮＭＩＳＱＮのドレイン層とＰＭＩＳＱＰのソース層が第１層配線３６によって接続されておりＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＩＳ）型素子が形成されている。また、プラグ３４は、窒化チタン膜３７ａ、タングステン膜３７ｂ、窒化チタン膜３７ｃよりなる第１層配線３７に接続されている。第１層配線３５、第１層配線３６、第１層配線３７上には、例えば酸化シリコンよりなる層間絶縁層３８が形成されている。
【００３０】
次に、本実施の形態１の半導体装置の製造方法について図６〜図１２を参照しながら説明する。図６〜図１２は、本実施の形態１の半導体装置の製造工程中の要部断面図である。
【００３１】
まず、図６に示すように、シリコンよりなる半導体基板１Ａ上に、熱酸化法を使用して酸化シリコンよりなる絶縁層１を形成する。次に、例えばＰ型不純物であるボロン（Ｂ）を含有する半導体基板を、半導体基板１Ａの絶縁層１を形成した面に貼り合わせて熱処理をした後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術により所定の厚さ（例えば１００ｎｍまたはそれ以上の厚さ）になるまで研磨することにより、半導体層２（第１半導体層の一例）を形成する。
【００３２】
続いて、半導体層２上にＣＶＤ法を使用して窒化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜をパターニングする。その後、パターニングした窒化シリコン膜をマスクとして半導体層２のエッチングを行い、素子分離溝を形成する。そして、素子分離溝を形成した半導体層２上に、ＣＶＤ法を使用して酸化シリコン膜を堆積する。
【００３３】
次に、ＣＭＰ技術を使用して素子分離溝以外に堆積した酸化シリコン膜を除去し、半導体層２の領域を分離する素子分離層４を形成する。続いて、半導体層２および素子分離層４上にレジスト膜を塗布し、露光、現像することによりパターニングする。このパターニングでは、ＰＭＩＳ形成領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成する。そして、レジストパターンから露出した領域にイオン注入法を使用して、例えばＮ型不純物であるリン（Ｐ）や砒素（Ａｓ）を半導体層２に注入することにより、Ｎ型半導体層２ｂ（第１半導体層の一例）を形成する。このようにして、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を形成することができる。
【００３４】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用してＰ型半導体層２ａにＮ型不純物である砒素を注入した後、熱処理を施すことによりＮ型半導体層５（第２半導体層の一例）を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してＮ型半導体層２ｂにＰ型不純物であるボロンを注入した後、熱処理を施すことによりＰ型半導体層６（第２半導体層の一例）を形成する。
【００３５】
続いて、図８に示すように、ＣＶＤ法を使用して酸化シリコンより誘電率が高いｈｉｇｈ−ｋ材料からなるゲート絶縁膜７をＣＶＤ法等により形成した後、ＣＶＤ法を使用して、ポリシリコン膜８Ａを堆積する。酸化シリコンより誘電率が高いｈｉｇｈ−ｋ材料としては、例えばＡｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＴｉＯ_２、Ｓｉ_３Ｎ_４またはＴａ_２Ｏ_５などが挙げられる。なお、ゲート絶縁膜７としてｈｉｇｈ−ｋ材料を使用する例を示したが、ゲート絶縁膜７は、ｈｉｇｈ−ｋ膜と酸化シリコン膜の積層膜であってもよい。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ＮＭＩＳＱＮ形成領域のポリシリコン膜８ＡにＮ型不純物であるリンや砒素などを注入する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してＰＭＩＳＱＰ形成領域のポリシリコン膜８ＡにＰ型不純物であるボロンを注入する。ポリシリコン膜８Ａの不純物は、それを堆積するときに導入しても良い。続いて、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜８Ａをパターニングし、図９に示すように、Ｎ型不純物を含むゲート電極８Ｂ、Ｐ型不純物を含むゲート電極８Ｃを形成する。
【００３６】
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ型不純物を注入して低濃度Ｎ型不純物拡散層９、１０を形成した後、同様にフォトリソグラフィ技術およびイオン注入法を使用して、Ｐ型不純物を注入した低濃度Ｐ型不純物拡散層１１、１２を形成する。
【００３７】
続いて、ＣＶＤ法を使用してゲート絶縁膜７およびゲート電極８Ｂ、８Ｃ上に窒化シリコン膜または酸化シリコン膜を堆積した後、異方性エッチングによりエッチバックをすることにより、図１１に示すサイドウォール１７、１８を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ型不純物を注入し高濃度Ｎ型不純物拡散層１３、１４を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することによりＰ型不純物を注入し高濃度Ｐ型不純物拡散層１５、１６を形成する。
【００３８】
次に、図１２に示すように、ゲート絶縁膜７およびゲート電極８Ｂ、８Ｃ上に、ＣＶＤ法を使用して酸化シリコンよりなる層間絶縁層３０を形成後、ＮＭＩＳＱＮのソース層およびドレイン層に達する貫通孔を形成するとともにＰＭＩＳＱＰのソース層およびドレイン層に達する貫通孔を形成する。
【００３９】
続いて、形成した貫通孔にスパッタリング法を使用して窒化チタン膜３１ａ、３２ａ、３３ａ、３４ａを形成した後、ＣＶＤ法を使用してタングステン膜３１ｂ、３２ｂ、３３ｂ、３４ｂを形成する。その後、ＣＭＰ研磨を施すことにより、プラグ３１、３２、３３、３４を形成する。
【００４０】
次に、図１に示すように、層間絶縁層３０およびプラグ３１、３２、３３、３４上にスパッタリング法を使用して窒化チタン膜を形成後、ＣＶＤ法を使用してタングステン膜を形成し、その後再びスパッタリング法を使用して窒化チタン膜を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化チタン膜３５ａ、タングステン膜３５ｂ、窒化チタン膜３５ｃよりなる第１層配線３５、窒化チタン膜３６ａ、タングステン膜３６ｂ、窒化チタン膜３６ｃよりなる第１層配線３６、窒化チタン膜３７ａ、タングステン膜３７ｂ、窒化チタン膜３７ｃよりなる第１層配線３７を形成する。その後、第１層配線３５、第１層配線３６、第１層配線３７上に、ＣＶＤ法を使用して酸化シリコンよりなる層間絶縁層３８を形成する。このようにして、本実施の形態１における半導体装置を製造することができる。
【００４１】
（実施の形態２）
本実施の形態２では、前記実施の形態１における半導体装置を前記実施の形態１で述べた製造方法と異なる方法で製造する場合について説明する。図１３〜図２４は本実施の形態２の半導体装置の製造工程中の要部断面図である。
【００４２】
まず、前記実施の形態１で述べた方法と同様にして、図１３に示すように半導体基板１Ａ上に絶縁層１を形成し、この絶縁層１上に素子分離層４で分離されたＰ型半導体層２ａおよびＮ型半導体層２ｂを形成する。
【００４３】
次に、図１４に示すようにＰ型半導体層２ａ、Ｎ型半導体層２ｂおよび素子分離層４上に熱酸化法を使用して酸化シリコン膜よりなるダミーゲート絶縁膜２１を形成する。そして、ダミーゲート絶縁膜２１上にＣＶＤ法を使用してポリシリコン膜２２Ａを堆積する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜２２Ａをパターニングすることにより、図１５に示すようにダミーゲート電極２２を形成する。ここで、ポリシリコン膜２２Ａの代わりに窒化シリコン膜を堆積させてもよい。
【００４４】
続いて、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して例えばＮ型不純物であるリンや砒素をＰ型半導体層２ａに注入した後、熱処理を施すことにより低濃度Ｎ型不純物拡散層９、１０を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してＰ型不純物であるボロンをＮ型半導体層２ｂに注入した後、熱処理を施すことにより低濃度Ｐ型不純物拡散層１１、１２を形成する。
【００４５】
その後、ダミーゲート絶縁膜２１およびダミーゲート電極２２上にＣＶＤ法を使用して窒化シリコン膜を形成し、異方性エッチングを行うことにより図１７に示すサイドウォール１７、１８を形成する。
【００４６】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ型不純物であるリンや砒素を注入した後に熱処理を施すことにより高濃度Ｎ型不純物拡散層１３、１４を形成する。同様にフォトリソグラフィ技術およびイオン注入法を使用することにより、Ｐ型不純物であるボロンを注入した後に熱処理を施すことにより高濃度Ｐ型不純物拡散層１５、１６を形成する。
【００４７】
続いて、図１８に示すように、半導体層２の素子形成面上にＣＶＤ法を使用して酸化シリコン膜２３を堆積した後、ＣＭＰ技術を使用して、ダミーゲート電極２２の表面が露出される程度まで酸化シリコン膜２３を研磨する。そして、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ダミーゲート電極２２を除去する。その後、図２０に示すように、ダミーゲート絶縁膜２１および酸化シリコン膜２３上にレジスト膜を塗布した後、露光、現像することによりレジスト膜のパターニングを行う。このパターニングでは、ＮＭＩＳＱＮ形成領域にレジスト膜が残らないようにする。次に、イオン注入法を使用して、ＮＭＩＳＱＮ形成領域にＮ型不純物であるリンや砒素を打ち込む。打ち込まれたリンや砒素は、Ｐ型半導体層２ａのチャネル形成領域に注入され、その後の熱処理によって埋込チャネルを形成するためのＮ型半導体層５が形成される。
【００４８】
次に、パターニングされたレジスト膜を除去した後、ダミーゲート絶縁膜２１および酸化シリコン膜２３上にレジスト膜を塗布した後、露光、現像することによりレジスト膜のパターニングを行う。このパターニングは、ＰＭＩＳＱＰ形成領域にレジスト膜が残らないようにする。次に、イオン注入法を使用して、ＰＭＩＳＱＰ形成領域にＰ型不純物であるボロンを打ち込む。打ち込まれたボロンは、Ｎ型半導体層２ｂのチャネル形成領域に注入され、その後の熱処理によって埋込チャネルを形成するためのＰ型半導体層６が形成される。
【００４９】
続いて、レジスト膜を除去した後、図２１に示すように、露出しているダミーゲート絶縁膜２１をエッチングにより除去する。そして、図２２に示すように、ＣＶＤ法を使用して酸化シリコンより高い誘電率を有するｈｉｇｈ−ｋ材料からなるｈｉｇｈ−ｋ膜７ＡをＣＶＤ法等によって堆積する。酸化シリコンより高い誘電率を有するｈｉｇｈ−ｋ材料としては、例えばＡｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＴｉＯ_２、Ｓｉ_３Ｎ_４またはＴａ_２Ｏ_５などが挙げられる。
【００５０】
次に、図２３に示すように、ＣＶＤ法を使用してｈｉｇｈ−ｋ膜７Ａ上にポリシリコン膜８Ａを堆積した後、フォトリソグラフィ技術およびイオン注入法を使用して、ＮＭＩＳＱＮ形成領域のポリシリコン膜８ＡにＮ型不純物であるリンや砒素などを注入する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してＰＭＩＳＱＰ形成領域のポリシリコン膜８ＡにＰ型不純物であるボロンを注入する。
【００５１】
続いて、図２４に示すように、ＣＭＰ技術を使用してｈｉｇｈ−ｋ膜７Ａおよびポリシリコン膜８Ａを研磨することにより、ゲート絶縁膜７、Ｎ型不純物が注入されたゲート電極８Ｂ、Ｐ型不純物が注入されたゲート電極８Ｃを形成する。ゲート電極８Ｂ，８Ｃとして、ポリシリコンを使用する例を示したが、高い熱処理を伴う拡散層形成後にゲート電極を形成するため、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）などの金属を使用してもよい。この時、高温の熱処理を必要とする拡散層の形成が終わっているため、ゲート電極８Ｃに比較的融点の低い金属膜を用いたとしても、金属が融解する等の不良が発生することなく形成することができる。
【００５２】
この後の工程は、実施の形態１で説明した内容と同じため省略する。このように本実施の形態２における半導体装置の製造方法によっても、前記実施の形態１における半導体装置を製造することができる。
【００５３】
（実施の形態３）
図２５は、本実施の形態３における半導体装置の要部断面図である。
【００５４】
本実施の形態３では、ＮＭＩＳＱＮおよびＰＭＩＳＱＰの非動作時に、ゲート電極８Ｂ，８Ｃ直下の半導体層２（Ｎ型半導体層５およびＰ型半導体層６）が完全に空乏化されるようになっている。すなわち、ゲート電極８Ｂ，８Ｃ直下の半導体層２では、半導体層２の主面から絶縁層１に到るまで完全に空乏化されるようになっている（完全空乏型）。このため、半導体層２は前記実施の形態１よりも薄く形成されており、その厚さは、例えば５０ｎｍまたはそれよりも薄く形成されている。このような完全空乏型のＳＯＩでは、基板としてバルクを用いた場合または部分空乏型のＳＯＩに比べて、例えば以下の効果が得られる。第１にバルクを使用した場合に比べて接合容量を低減できる。このため、負荷容量を低減できるので、高速動作、低消費電力のデバイスを開発でき、また、高周波動作時における信号伝達損失を低減できる。第２に、バルクを使用した場合に比べて基板バイアス効果を向上させることができる。第３に、部分空乏型に比べてサブスレッショルド係数を小さくすることができる。このため、同一のオフ電流を想定した場合、完全空乏型では、部分空乏型やバルクに比べて、しきい値電圧を０．１Ｖ程度小さくすることができ、低電圧動作の半導体装置における速度性能の向上を図ることができる。第４に、部分空乏型に比べて基板浮遊効果を小さくすることができる。このため、ＭＩＳの動作安定性を向上させることができるので、回路およびレイアウトの設計を容易にすることができる。
【００５５】
また、ＮＭＩＳＱＮのソースおよびドレイン用の低濃度Ｎ型不純物拡散層９、１０および高濃度Ｎ型不純物拡散層（第２の領域）１３、１４と、ＰＭＩＳＱＰのソースおよびドレイン用の低濃度Ｐ型不純物拡散層１１、１２および高濃度Ｐ型不純物拡散層（第２の領域）１５、１６が半導体層２の表面から絶縁層１に達するまでに広がって形成されている。
【００５６】
これ以外の構成は、前記実施の形態１，２と同様である。例えば本実施の形態３でも、ゲート絶縁膜７は、前記実施の形態１，２と同様にｈｉｇｈ−ｋ材料を含む構成とされている。また、本実施の形態３においても、ＮＭＩＳＱＮおよびＰＭＩＳＱＰの動作時には、キャリア（電子または正孔）の通り道であるチャネルが、ゲート絶縁膜７と半導体層２との接触界面ではなく、その接触界面よりも深い位置、ここでは絶縁層１と半導体層２との界面近傍に形成されるようになっている（埋込チャネル）。したがって、本実施の形態３のような完全空乏型のＳＯＩ構造を有する半導体装置でも、ＮＭＩＳＱＮおよびＰＭＩＳＱＰのキャリア（電子または正孔）は、ゲート絶縁膜７と半導体層２との界面の凹凸に邪魔されることなく、また散乱してしまうこともなく、埋込チャネルを移動できる。すなわち、ＮＭＩＳＱＮおよびＰＭＩＳＱＰのチャネルを流れるキャリアの散乱を抑制または防止できるので、そのキャリアの移動度の低下を抑制または防止することができる。
【００５７】
次に、本実施の形態３における半導体装置の製造方法を説明する。
【００５８】
まず、前記実施の形態１で述べた方法と同様にして、図２６に示すように半導体基板１Ａ上に絶縁層１を形成し、この絶縁層１上に素子分離層４で分離された厚さが約５０ｎｍまたはそれより薄い半導体層２を形成する。このようにして、いわゆるＳＯＩ構造を形成することができる。
【００５９】
次に、図２７に示すように、ＰＭＩＳ形成領域をレジスト膜２４で覆った後、イオン注入法を使用してＰ型半導体層２にＮ型不純物であるリンまたは砒素を注入する。そして、熱処理を施すことにより埋込チャネルが形成されるＮ型半導体層５を形成する。本実施の形態においてＮ型半導体層５は、半導体層２の主面から絶縁層１に達するまでに及んで形成されている。ここで、イオン注入法では、深さ方向の厚さに応じて横方向の長さが制御される。すなわち、イオンを注入する深さ方向の厚さが薄ければ、それに応じてイオンが注入される横方向の長さも小さくすることができる。したがって、本実施の形態では、Ｎ型半導体層５の厚さが、例えば５０ｎｍ以下というように薄く形成されているので、イオン注入法によって形成されるＮ型半導体層５の横方向の長さも短くすることができる。このため、ＮＭＩＳの微細化が可能となる。
【００６０】
続いて、レジスト膜２４を除去した後、図２８に示すように、ＮＭＩＳ形成領域をレジスト膜２５で覆った後、イオン注入法を使用して半導体層２にＰ型不純物であるボロンを注入する。そして、熱処理を施すことにより埋込チャネルが形成されるＰ型半導体層６を形成する。本実施の形態においてＰ型半導体層６は、半導体層２の主面から絶縁層１に達するまでに及んで形成されている。上記ＮＭＩＳと同様ＰＭＩＳ側でも微細化が可能である。
【００６１】
次に、レジスト膜２５を除去した後、図２９に示すように、Ｎ型半導体層５およびＰ型半導体層６を含む半導体層２および素子分離層４上にＣＶＤ法を使用して、酸化シリコンより高い誘電率を有するｈｉｇｈ−ｋ材料からなるゲート絶縁膜７を堆積する。そして、このゲート絶縁膜７上にＣＶＤ法を使用して、ポリシリコン膜８Ａを形成した後、フォトリソグラフィ技術およびイオン注入法を使用してＮＭＩＳＱＮ形成領域上に形成されたポリシリコン膜８ＡにＮ型不純物であるリンや砒素を注入する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してＰＭＩＳＱＰ形成領域上に形成されたポリシリコン膜８ＡにＰ型不純物であるボロンを注入する。
【００６２】
その後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜８Ａをパターニングして、図３０に示すゲート電極８Ｂ、８Ｃを形成する。続いて、フォトリソグラフィ技術およびイオン注入法を使用して、低濃度Ｎ型不純物拡散層９、１０および低濃度Ｐ型不純物拡散層１１、１２を形成する。
【００６３】
次に、ゲート絶縁膜７上およびゲート電極８Ｂ、８Ｃ上にＣＶＤ法を使用して窒化シリコン膜を形成した後、異方性エッチングをすることにより、図２５に示したサイドウォール１７、１８を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ型不純物を注入し高濃度Ｎ型不純物拡散層１３、１４を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することによりＰ型不純物を注入し高濃度Ｐ型不純物拡散層１５、１６を形成する。図３１に、上記工程を経た本実施の形態３における半導体装置を上部から眺めた要部平面図を示す。図３１において、ＮＭＩＳＱＮは、高濃度Ｎ型不純物拡散層１３、１４の間に、サイドウォール１７が付いたゲート電極８Ｂがあり、ＰＭＩＳＱＰは、高濃度Ｐ型不純物拡散層１５、１６の間にサイドウォール１８が付いたゲート電極８Ｃがあることが分かる。そして、ＮＭＩＳＱＮとＰＭＩＳＱＰは、その周囲全体が素子分離層４によって、分離されていることが分かる。この後の工程は、前記実施の形態１と同じなので省略する。このようにして本実施の形態３における半導体装置を形成することができる。
【００６４】
次に、本実施の形態３における半導体装置の変形例について説明する。図３２は、変形例における半導体装置の構成を示した要部斜視図である。また、図３３は図３２のＹ１−Ｙ１線の断面図を示し、図３４は図３２のＸ１−Ｘ１線の断面図を示している。半導体基板１Ａ上には、絶縁層１が形成されており、この絶縁層１上には、半導体層２が島状に設けられている。この半導体層２には、ＮＭＩＳＱＮとＰＭＩＳＱＰとが隣接されて形成されている。このＮＭＩＳＱＮとＰＭＩＳＱＰとの間には、素子分離層４が形成されている。素子分離層４は、半導体層２の主面から絶縁層１に達するように形成されている。このため、ＮＭＩＳＱＮとＰＭＩＳＱＰとは、絶縁層１と素子分離層４とによって完全に分離されている。
【００６５】
半導体層２の厚さｄは、上記と同様に、例えば５０ｎｍまたはそれよりも薄く形成されており、完全空乏型のＳＯＩ構造とされている。もちろん前記実施の形態１と同様に部分空乏型のＳＯＩ構造としても良い。ここで、上記と特に異なっているのは、ＮＭＩＳＱＮおよびＰＭＩＳＱＰのゲート絶縁膜７およびゲート電極８Ｂ，８Ｃは、半導体層２の上面と側面を覆うように形成されていることである。このため、ＮＭＩＳＱＮとＰＭＩＳＱＰの各々の実効的なゲート幅（ゲート電極８Ｂ，８Ｃの長手方向の長さ）を、幅Ｗと厚さｄ×２との和（＝Ｗ＋２ｄ）で表すことができる。すなわち、図２５で示した構造のＮＭＩＳＱＮおよびＰＭＩＳＱＰのゲート幅よりも厚さｄ×２だけ長くすることができる。したがって、ＮＭＩＳＱＮおよびＰＭＩＳＱＰの動作時に流れる電流を図２５に示した構造のＮＭＩＳＱＮおよびＰＭＩＳＱＰよりも増大させることができる。したがって、ＮＭＩＳＱＮおよびＰＭＩＳＱＰの動作速度の向上を図ることができる。ここでは、幅Ｗ＞厚さｄとした場合を例示したが、幅Ｗ＜厚さｄまたは幅Ｗ＝厚さｄとして図３２のＮＭＩＳＱＮおよびＰＭＩＳＱｐと同じ実効的なゲート幅（Ｗ＋２ｄ）を得るようにしても良い。すなわち、ＭＩＳの実効的なゲート幅は同じであるが、そのゲート幅を、平面的な幅Ｗで稼いでも良いし、半導体層２の厚さで稼いでも良し、幅Ｗと厚さｄとを等しくして得ても良い。
【００６６】
このような構造でもＮＭＩＳＱＮおよびＰＭＩＳＱＰのチャネルは、前記実施の形態１，２および図２５で説明した例と同様に、ゲート絶縁膜７と半導体層２との界面よりも深い位置、半導体層２の側面ではゲート絶縁膜７と半導体層２の界面から離れた位置に形成される。したがって、この場合もＮＭＩＳＱＮおよびＰＭＩＳＱＰのキャリアの散乱を抑制または防止でき、キャリアの移動度の低下を抑制または防止できる。なお、ゲート電極８Ｂ，８Ｃ側面のサイドウォールの図示は省略する。
【００６７】
（実施の形態４）
図３５は本実施の形態４における半導体装置の要部斜視図、図３６は図３５のＺ１−Ｚ１線の断面図、図３７は図３５のＺ２−Ｚ２線の断面図、図３８は図３５のＺ３−Ｚ３線の断面図、図３９は図３５のＹ２−Ｙ２線の断面図を示している。
【００６８】
本実施の形態４では、絶縁層１上に半導体層２（Ｎ型半導体層２ｂ）を介して円柱状の半導体層２７が設けられており、その円柱状の半導体層２７に、例えば縦型のＮＭＩＳＱＮのチャネルが形成される構成を含む半導体装置の一例について説明する。ここではＮＭＩＳを例示するが、ＰＭＩＳを形成しても良い。また、半導体層２７は、円柱状に限定されるものではなく立方体状でも良い。
【００６９】
半導体層２７は、例えばシリコンからなり、Ｎ^＋型半導体層（第２の領域）２７ａ、Ｎ型半導体層（第２半導体層、第１の領域）５およびＮ^＋型半導体層（第２の領域）２７ｂが下層から順に重なるように形成されている。半導体層２７ａ，２７ｂは、ＭＩＳのソースおよびドレイン用の半導体領域を形成する領域である。半導体層２７ａ，２７ｂには、例えばリンまたは砒素等のようなＮ型不純物が導入されている。このうち、最下層のＮ^＋型半導体層２７ａは、半導体層２と電気的に接続されている。半導体層２は配線を通じて端子Ｔ１と電気的に接続されている。一方、最上層のＮ^＋型半導体層２７ｂは配線を通じて端子Ｔ２と電気的に接続されている。
【００７０】
半導体層２７の基部（半導体層２７の底部からＮ^＋半導体層２７ａの途中の高さ位置までの部分）には、その外周を覆うように絶縁層２６が円筒状に形成されている。絶縁層２６は、例えば酸化シリコンからなり、ゲート電極８Ｄと半導体層２とを離間させる機能を有している。また、半導体層２７の基部よりも上方の部分には、その外周（特にＮ型半導体層５の外周）を覆うようにゲート絶縁膜７が円筒形状に形成されている。ゲート絶縁膜７は、前記実施の形態１〜３と同様のｈｉｇｈ−ｋ材料で形成されている。さらに、半導体層２７の外周には、その外周（特にＮ型半導体層５の外周）を覆うように上記ゲート絶縁膜７を介してゲート電極８Ｄが円筒形状に形成されている。ゲート電極８Ｄは、例えばＮ型ポリシリコンからなる。ゲート電極８Ｄは配線を通じて端子Ｔ３と電気的に接続されている。
【００７１】
本実施の形態４においても、ＮＭＩＳＱＮの非動作時は、半導体層２７の中間のＮ型半導体層５の全体は空乏化されている（完全空乏型）。一方、ＮＭＩＳの動作時（ゲート電極８Ｄに所定の動作電圧を印加した時）には、ＮＭＩＳＱＮのチャネルがゲート絶縁膜７と半導体層２７との界面ではなく、その界面よりも深い位置、すなわち円柱状の半導体層２７の中心軸からその外周に向かって形成されるような状態になる（埋込チャネル）。この場合、ＮＭＩＳＱＮのキャリアである電子は、円柱状の半導体層２７の中心軸に沿うように（図２９の上下方向に沿って）流れる。このため、キャリアである電子は、ゲート絶縁膜７と半導体層２７との界面の凹凸に邪魔されることなく、また散乱してしまうこともなく、埋込チャネルを移動できる。すなわち、ＮＭＩＳＱＮのチャネルを流れる電子の散乱を抑制または防止できるので、その電子の移動度の低下を抑制または防止することができる。
【００７２】
次に、本実施の形態４の半導体装置の製造方法を図４０〜図４３により説明する。なお、図４０〜図４３は、半導体装置の製造工程中の要部断面図である。
【００７３】
まず、図４０に示すように、シリコンよりなる半導体基板１Ａ上に、熱酸化法を使用して酸化シリコンよりなる絶縁層１を形成する。次に、例えばＮ型不純物であるリンや砒素を導入した半導体基板を、半導体基板１Ａの絶縁層１を形成した面に貼り合わせて熱処理をした後、ＣＭＰ技術により所定の厚さになるまで研磨し半導体層２（Ｎ型半導体層２ｂ）を形成する。
【００７４】
続いて、図４１に示すように、Ｎ型半導体層２ｂ上に、リンまたは砒素などのＮ型不純物をドープした第１のアモルファスシリコン膜、相対的に不純物濃度が低くなるようにリンまたは砒素などのＮ型不純物をドープした第２のアモルファスシリコン膜および第１のアモルファスシリコンと同程度のリンまたは砒素などのＮ型不純物をドープした第３のアモルファスシリコン膜をＣＶＤ法等によって下方から順に堆積し、熱処理を行って、これらのアモルファスシリコン膜を結晶化する。アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜の形成工程での熱処理などを利用しても良い。また、第１のアモルファスシリコン膜は、ＣＶＤ法によって堆積させた後にＮ型不純物をイオン打ち込み法等によってドープし、その後に熱処理を加えることで形成してもよい。第２、第３のアモルファスシリコン膜についても同様である。
【００７５】
続いて、フォトリソグラフィ技術およびエッチングすることにより半導体層２７を円柱状にパターニングする。これにより、Ｎ^＋型半導体層２７ａ、Ｎ型半導体層５およびＮ^＋型半導体層２７ｂを有する円柱状の半導体層２７を形成する。
【００７６】
次に、ＳＯＩ基板上に酸化シリコンよりなる絶縁層２６をＣＶＤ法によって堆積した後、これをエッチバックすることにより、図４２に示すように、半導体層２７の基部に絶縁層２６を形成する。その後、酸化シリコンより誘電率の高いｈｉｇｈ−ｋ材料からなるゲート絶縁膜７をＣＶＤ法等により形成する。続いて、図４３に示すようにゲート絶縁膜７を覆うように、Ｎ型ポリシリコン膜２８をＣＶＤ法等により堆積した後、これをフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより、図３９等に示したようにゲート電極８Ｄを形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して絶縁層２６、Ｎ型半導体層２ｂを図３９に示した形状にする。このようにして、本実施の形態４における半導体装置を形成することができる。
【００７７】
本実施の形態４の変形例として半導体基板１Ａの主面に他の素子（例えばＭＩＳ）を形成しても良い。例えばＳＲＡＭのメモリセルのドライバＭＩＳを半導体基板１の主面に形成する。ＳＲＡＭのメモリセルの負荷ＭＩＳまたは転送用ＭＩＳを上記縦型のＮＭＩＳＱＮで形成する。このドライバＭＩＳのソースまたはドレインは、配線を通じて縦型のＮＭＩＳＱＮのソースまたはドレインの一方（すなわち、端子Ｔ１）と電気的に接続される。縦型のＭＩＳＱＮが転送用ＭＩＳであれば、そのソースまたはドレインの他方（すなわち、端子Ｔ２）はデータ線と電気的に接続される。また、縦型のＮＭＩＳＱＮのゲート電極８Ｄ（すなわち、端子Ｔ３）はワード線に電気的に接続される。また、この場合、絶縁層１は、配線層間の層間絶縁膜に相当する。
【００７８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
以上、本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８０】
ＳＯＩ構造をとることにより素子間の完全な絶縁分離を図ることができるので、素子の集積密度の向上を図ることができる。また、素子間の完全な絶縁分離を図ることができるため、半導体基板を介したクロストークやラッチアップ現象などによる誤動作の防止が可能となる。また、接合容量が低減されるため、高速動作、低消費電力の素子を形成することが可能となる。
【００８１】
また、ゲート絶縁膜を酸化シリコン膜よりも誘電率の高いｈｉｇｈ−ｋ材料により形成することにより、ゲート絶縁膜を薄くしなくてもＭＩＳの特性を上げるのに必要な容量を稼ぐことができる。したがって、ゲート絶縁膜の厚さをある程度確保できるので、ゲート電極とチャネルとの間に生ずるリーク電流を減少させることができる。
【００８２】
また、ｈｉｇｈ−ｋ材料を含むゲート絶縁膜を有する電界効果トランジスタにおいて、本実施の形態のＮＭＩＳＱｎによれば、Ｎ型半導体層５を形成することで、その動作時にゲート絶縁膜と半導体との界面よりも深い位置にチャネルが形成されるようにすることにより、電界効果トランジスタのチャネルを流れる電子の散乱を防止できる。
【００８３】
また、ＳＯＩ構造でゲート下の半導体層を完全空乏とすることで、基板としてバルクを用いた場合または部分空乏型のＳＯＩに比べて、接合容量を低減できる。また、高周波動作時における信号伝達損失を低減できる。また、バルクを使用した場合に比べて基板バイアス効果を向上させることができる。また、部分空乏型に比べてサブスレッショルド係数を小さくすることができる。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８５】
チャネル形成領域を流れる電子の移動度の低下を抑制または防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示した要部断面図である。
【図２】ゲート絶縁膜直下に形成されたチャネルに電子が流れて散乱される様子を模式的に示した要部断面図である。
【図３】本発明の実施の形態１において、埋込チャネルに電子が流れる様子を模式的に示した要部断面図である。
【図４】本発明の実施の形態１における半導体装置の一部を示した要部断面図である。
【図５】シリコン表面から深さ方向に進んだ所定位置における不純物濃度のプロファイルを示したグラフ図である。
【図６】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図７】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１８】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２１】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２２】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２４】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２５】本発明の実施の形態３における半導体装置の構成を示した要部断面図である。
【図２６】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図２８】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図２９】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図３０】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図３１】本発明の実施の形態３における半導体装置を上部から眺めた要部平面図である。
【図３２】本発明の実施の形態３の変形例における半導体装置の構成を示した要部斜視図である。
【図３３】図３２のＹ１−Ｙ１線の断面図である。
【図３４】図３２のＸ１−Ｘ１線の断面図である。
【図３５】本発明の実施の形態４における半導体装置の構成を示した斜視図である。
【図３６】図３５のＺ１−Ｚ１線の断面図である。
【図３７】図３５のＺ２−Ｚ２線の断面図である。
【図３８】図３５のＺ３−Ｚ３線の断面図である。
【図３９】図３５のＹ２−Ｙ２線の断面図である。
【図４０】本発明の実施の形態４における半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す要部断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す要部断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す要部断面図である。
【符号の説明】
１Ａ　半導体基板
１　絶縁層
２　半導体層（第１半導体層）
２ａ　Ｐ型半導体層（第１半導体層）
２ｂ　Ｎ型半導体層（第１半導体層）
４　素子分離層
５　Ｎ型半導体層（第２半導体層、第１の領域）
６　Ｐ型半導体層（第２半導体層、第１の領域）
７　ゲート絶縁膜
７Ａ　ｈｉｇｈ−ｋ膜
８　ゲート電極
８Ａ　ポリシリコン膜
８Ｂ　ゲート電極
８Ｃ　ゲート電極
８Ｄ　ゲート電極
９　低濃度Ｎ型不純物拡散層（第２の領域）
１０　低濃度Ｎ型不純物拡散層（第２の領域）
１１　低濃度Ｐ型不純物拡散層（第２の領域）
１２　低濃度Ｐ型不純物拡散層（第２の領域）
１３　高濃度Ｎ型不純物拡散層（第２の領域）
１４　高濃度Ｎ型不純物拡散層（第２の領域）
１５　高濃度Ｐ型不純物拡散層（第２の領域）
１６　高濃度Ｐ型不純物拡散層（第２の領域）
１７　サイドウォール
１８　サイドウォール
２１　ダミーゲート絶縁膜
２２　ダミーゲート電極
２２Ａ　ポリシリコン膜
２３　酸化シリコン膜
２４　レジスト膜
２５　レジスト膜
２６　絶縁層
２７　半導体層
２８　Ｎ型ポリシリコン膜
３０　層間絶縁層
３１　プラグ
３１ａ　窒化チタン膜
３１ｂ　タングステン膜
３２　プラグ
３２ａ　窒化チタン膜
３２ｂ　タングステン膜
３３　プラグ
３３ａ　窒化チタン膜
３３ｂ　タングステン膜
３４　プラグ
３４ａ　窒化チタン膜
３４ｂ　タングステン膜
３５　第１層配線
３５ａ　窒化チタン膜
３５ｂ　タングステン膜
３５ｃ　窒化チタン膜
３６　第１層配線
３６ａ　窒化チタン膜
３６ｂ　タングステン膜
３６ｃ　窒化チタン膜
３７　第１層配線
３７ａ　窒化チタン膜
３７ｂ　タングステン膜
３７ｃ　窒化チタン膜
３８　層間絶縁膜
ＱＮ　Ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＰ　Ｐチャネル型のＭＩＳ・ＦＥＴ

Claims

（ａ）第１導電型の第１半導体層と、
（ｂ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記ゲート電極直下の前記第１半導体層内に形成され、前記第１導電型とは異なる第２導電型にされた第２半導体層とを備えることを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）前記ゲート電極直下の前記第１半導体層内に形成され、前記第１導電型とは異なる第２導電型にされた第２半導体層とを備えることを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）前記第１半導体層の前記ゲート電極の直下に形成された第１の領域と、
（ｆ）前記第１半導体層の前記第１の領域の両側に形成された第２の領域とを有する電界効果トランジスタを備え、
前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記第１半導体層との界面から離れた位置に形成されるようにしたことを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）前記第１半導体層の前記ゲート電極の直下に形成された第１の領域と、
（ｆ）前記第１半導体層の前記第１の領域の両側に形成されたソースおよびドレイン用の第２の領域とを有する電界効果トランジスタを備え、
前記電界効果トランジスタの動作時に前記第１の領域に埋込チャネルが形成されるようにしたことを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）前記第１半導体層の前記ゲート電極の直下に形成された第１の領域と、
（ｆ）前記第１半導体層の前記第１の領域の両側に形成された第２の領域とを有する電界効果トランジスタを備え、
前記第１の領域の一部が、前記電界効果トランジスタの非動作時に空乏化していることを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）前記第１半導体層の前記ゲート電極の直下に形成された第１の領域と、
（ｆ）前記第１半導体層の前記第１の領域の両側に形成された第２の領域とを有する電界効果トランジスタを備え、
前記第１の領域の全部が、前記電界効果トランジスタの非動作時に空乏化していることを特徴とする半導体装置。
（ａ）柱状の半導体層と、
（ｂ）前記柱状の半導体層に形成された第１の領域と、
（ｃ）前記柱状の半導体層の前記第１の領域の両側に形成された第２の領域と、
（ｄ）前記柱状の半導体層の外周を覆うように形成された絶縁膜であって、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｅ）前記柱状の半導体層の前記第１の領域の外周の少なくとも一部を前記ゲート絶縁膜を介して覆うように形成されたゲート電極とを有する電界効果トランジスタを備え、
前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記柱状の半導体層との界面から離れた位置に形成されるようにしたことを特徴とする半導体装置。
（ａ）柱状の半導体層と、
（ｂ）前記柱状の半導体層に形成された第１の領域と、
（ｃ）前記柱状の半導体層の前記第１の領域の両側に形成されたソースおよびドレイン用の第２の領域と、
（ｄ）前記柱状の半導体層の外周を覆うように形成された絶縁膜であって、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜と、
（ｅ）前記柱状の半導体層の前記第１の領域の外周の少なくとも一部を前記ゲート絶縁膜を介して覆うように形成されたゲート電極とを有する電界効果トランジスタを備え、
前記電界効果トランジスタのチャネルが、前記柱状の半導体層の中心軸側に形成されるようにしたことを特徴とする半導体装置。
請求項７または８に記載された半導体装置において、
前記第１の領域の全部が、前記電界効果トランジスタの非動作時に空乏化していることを特徴とする半導体装置。
請求項１〜９のいずれか一項に記載された半導体装置において、前記ゲート絶縁膜は、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化チタン、窒化シリコンまたは酸化タンタルのいずれかを含むことを特徴とする半導体装置。
請求項１〜１０のいずれか一項に記載された半導体装置において、前記ゲート電極は、Ｎ型ポリシリコン、Ｐ型ポリシリコンまたは金属のいずれかを含むことを特徴とする半導体装置。
（ａ）第１導電型の第１半導体層を形成する工程と、
（ｂ）前記第１半導体層の第１の領域に第１導電型とは異なる第２導電型の第２半導体層を形成する工程と、
（ｃ）前記第２半導体層上に酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
（ａ）絶縁層上に第１導電型の第１半導体層を形成した基板を用意する工程と、
（ｂ）前記第１半導体層の第１の領域に前記第１導電型と異なる第２導電型の第２半導体層を形成する工程と、
（ｃ）前記第２半導体層上に、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
（ａ）絶縁層上に第１導電型の第１半導体層を形成した基板を用意する工程と、
（ｂ）前記第１半導体層に電界効果トランジスタを形成する工程とを有し、
前記電界効果トランジスタの形成工程は、
（ｂ１）前記第１半導体層上に、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｂ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｂ３）前記第１半導体層の前記ゲート電極の直下の第１の領域の両側に所定の不純物を導入することにより、前記第１導電型とは異なる第２導電型の第２の領域を形成する工程と、
（ｂ４）前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記第１半導体層との界面から離れた位置に形成されるように前記第１の領域に不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
（ａ）絶縁層上に第１導電型の第１半導体層を形成した基板を用意する工程と、
（ｂ）前記第１半導体層に電界効果トランジスタを形成する工程とを有し、
前記電界効果トランジスタの形成工程は、
（ｂ１）前記第１半導体層上に、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｂ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｂ３）前記第１半導体層の前記ゲート電極の直下の第１の領域の両側に所定の不純物を導入することにより、前記第１導電型とは異なる第２導電型の第２の領域を形成する工程と、
（ｂ４）前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記第１半導体層との界面から離れた位置に形成されるように前記第１の領域に不純物を導入する工程とを有し、
前記第１半導体層は、前記電界効果トランジスタの非動作時に前記第１の領域の一部が空乏化されるような厚さに形成されていることを特徴とする半導体装置の製造方法。
（ａ）絶縁層上に第１導電型の第１半導体層を形成した基板を用意する工程と、
（ｂ）前記第１半導体層に電界効果トランジスタを形成する工程とを有し、
前記電界効果トランジスタの形成工程は、
（ｂ１）前記第１半導体層上に、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｂ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｂ３）前記第１半導体層の前記ゲート電極の直下の第１の領域の両側に所定の不純物を導入することにより、前記第１導電型とは異なる第２導電型の第２の領域を形成する工程と、
（ｂ４）前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記第１半導体層との界面から離れた位置に形成されるように前記第１の領域に不純物を導入する工程とを有し、
前記第１半導体層は、前記電界効果トランジスタの非動作時に前記第１の領域の全部が空乏化されるような厚さに形成されていることを特徴とする半導体装置の製造方法。
絶縁層上に形成された柱状の半導体層に電界効果トランジスタを形成する工程を有し、
前記電界効果トランジスタの形成工程は、
（ａ）第１の領域の両側に第２の領域を有する前記柱状の半導体層を形成する工程と、
（ｂ）前記柱状の半導体層の表面に、酸化シリコンより高い誘電率の材料を含むゲート絶縁膜を形成する工程と、
（ｃ）前記第１の領域の外周の少なくとも一部を覆うように前記ゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記電界効果トランジスタのチャネルが、前記第１の領域において、前記ゲート絶縁膜と前記半導体層との界面から離れた位置に形成されるように前記第１の領域に不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
（ａ）第１導電型の第１半導体層に形成され、第１導電体型とは異なる第２導電型にされたソース領域およびドレイン領域と、
（ｂ）前記第１半導体層に形成され、前記ソース領域と前記ドレイン領域とに挟まれ、且つ、前記第２導電型にされた第２半導体層と、
（ｃ）前記第１半導体層上に形成され、酸化シリコンより高い誘電率を有するゲート絶縁膜と、
（ｄ）前記第２半導体層上に、前記ゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート電極への電圧印加時に、前記第１半導体層と前記ゲート絶縁膜との界面領域よりも先に前記第１半導体層と前記第２半導体層の界面領域に、前記ソース領域と前記ドレイン領域とを導通させるチャネルが形成されることを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された第１半導体層と、
（ｃ）前記第１半導体層に形成されたＭＩＳＦＥＴと、
を有し、
前記ＭＩＳＦＥＴは、
（ｃ１）前記第１半導体層に、前記第１半導体層の表面から前記絶縁層にかけて形成されたソース領域およびドレイン領域と、
（ｃ２）前記半導体層の前記ソース領域およびドレイン領域の間に、前記ソース領域およびドレイン領域よりも低い濃度で、かつ、前記ソース領域およびドレイン領域と同じ導電型にされた半導体層であって、前記第１半導体層の表面から前記絶縁層にかけて形成された第２半導体層と、
（ｃ３）前記第１半導体層上に形成され、酸化シリコンより高い誘電率を有するゲート絶縁膜と、
（ｃ４）前記第２半導体層上に、前記ゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート電極への電圧印加時に、前記第２半導体層と前記ゲート絶縁膜との界面領域よりも先に前記第２半導体層と前記絶縁層の界面領域に、前記ソース領域と前記ドレイン領域とを導通させるチャネルが形成されることを特徴とした半導体装置。
請求項１９に記載された半導体装置において、
前記第１半導体層の厚さは、５０ｎｍよりも薄く形成されていることを特徴とする半導体装置。
円柱状に形成された、少なくとも３つの半導体層を有するＭＩＳＦＥＴであって、
前記ＭＩＳＦＥＴは、
（ａ）前記半導体層の１層であり、前記半導体層の底面を含むソース領域と、
（ｂ）前記半導体層の他の１層であり、前記半導体層の他方の底面を含み、且つ、前記ソース領域と同一導電型のドレイン領域と、
（ｃ）前記半導体層の他の１層であり、前記ソース領域と前記ドレイン領域に挟まれ、前記ソース領域および前記ドレイン領域よりも低い濃度にされ、かつ、前記ソース領域およびドレイン領域と同一導電型の第２半導体層と、
（ｄ）前記半導体層側面に、前記第２半導体層を囲んで形成され、且つ、酸化シリコンより高い誘電率を有するゲート絶縁膜と、
（ｅ）前記ゲート絶縁膜を介して形成されたゲート電極とを有し、
前記ゲート電極への電圧印加時に、前記第２半導体層と前記ゲート絶縁膜との界面領域よりも先に前記第２半導体層の中心に、前記ソース領域と前記ドレイン領域とを導通させるチャネルが形成されることを特徴とした半導体装置。
請求項１９，２０または２１に記載された半導体装置であって、
前記ＭＩＳＦＥＴがＯＦＦ状態において、前記第１半導体層は完全空乏化されていることを特徴とする半導体装置。
請求項１８〜２２のいずれか一項に記載された半導体装置において、
前記ソース領域および前記ドレイン領域は、それぞれ、低濃度不純物領域と高濃度不純物領域を有し、
前記低濃度不純物領域は、前記高濃度不純物領域よりも前記ゲート電極に近い位置に形成されていることを特徴とする半導体装置。
請求項１８〜２３のいずれか一項に記載された半導体装置において、前記ゲート電極は、Ｎ型ポリシリコンまたはＰ型ポリシリコンで形成されていることを特徴とする半導体装置。
請求項１８〜２３のいずれか一項に記載された半導体装置において、
前記ゲート電極は、モリブデン、タングステンまたはコバルトのいずれかを含む膜で形成されていることを特徴とする半導体装置。
請求項１〜９のいずれか一項に記載された半導体装置において、前記ゲート絶縁膜は、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化チタン、窒化シリコンまたは酸化タンタルのいずれかを含むことを特徴とする半導体装置。
（ａ）絶縁層と、
（ｂ）前記絶縁層上に形成された半導体層と、
（ｃ）前記半導体層を、第１導電型の第１半導体層とこれとは反対の導電型の第２導電型の第３半導体層とに分離する素子分離領域と、
（ｄ）前記第１半導体層に形成された第１ＭＩＳＦＥＴと、
（ｅ）前記第３半導体層に形成された第２ＭＩＳＦＥＴと、
を有し、
前記第１ＭＩＳＦＥＴは、
（ｄ１）前記第１半導体層に形成された前記第２導電型の第１ソース領域および第１ドレイン領域と、
（ｄ２）前記第１半導体層において、前記第１ソース領域と前記第１ドレイン領域に挟まれ、且つ、前記第２導電型の第４半導体層と、
（ｄ３）前記第１半導体層上に形成され、酸化シリコンより高い誘電率を有するゲート絶縁膜と、
（ｄ４）前記第４半導体層上に、前記ゲート絶縁膜を介して形成された第１ゲート電極とを備え、
前記第２ＭＩＳＦＥＴは、
（ｅ１）前記第３半導体層に形成された前記第１導電型の第２ソース領域および第２ドレイン領域と、
（ｅ２）前記第２半導体層において、前記第２ソース領域と前記第２ドレイン領域に挟まれ、且つ、前記第１導電型の第５半導体層と、
（ｅ３）前記第３半導体層上に形成された前記ゲート絶縁膜と、
（ｅ４）前記第５半導体層上に、前記ゲート絶縁膜を介して形成された第２ゲート電極とを備え、
前記第１ゲート電極への電圧印加時に、前記第４半導体層と前記ゲート絶縁膜との界面領域よりも先に前記第４半導体層と前記第１半導体層の界面領域に、前記第１ソース領域と前記第１ドレイン領域とを導通させる第１チャネルが形成され、
前記第２ゲート電極への電圧印加時に、前記第５半導体層と前記ゲート絶縁膜との界面領域よりも先に前記第５半導体層と前記第３半導体層の界面領域に、前記第２ソース領域と前記第２ドレイン領域とを導通させる第２チャネルが形成されることを特徴とした半導体装置。