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CN103296023B - 半导体器件及其制造和设计方法 - Google Patents

半导体器件及其制造和设计方法 Download PDF

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CN103296023B CN201310000963.7A CN201310000963A CN103296023B CN 103296023 B CN103296023 B CN 103296023B CN 201310000963 A CN201310000963 A CN 201310000963A CN 103296023 B CN103296023 B CN 103296023B
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Abstract

公开了半导体器件及其制造和设计方法。在一个实施例中，半导体器件包括在包括第一半导体材料的工件上方设置的有源FinFET，有源FinFET包括第一鳍。紧邻有源FinFET在工件上方设置电无源FinFET结构，电无源FinFET包括第二鳍。第二半导体材料设置在第一鳍和第二鳍之间。

Description

半导体器件及其制造和设计方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说涉及半导体器件及其制造和设计方法。
背景技术
作为实例，半导体器件在多种电子应用中使用，诸如，个人计算机、手机、数码相机以及其他电子装置。半导体器件通常通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层以及半导体材料层，并且使用光刻图案化多种材料层以在其上形成电路部件和元件来制造。
多栅极场效应晶体管(MuGFET)是半导体技术的最新进展，其通常是将多于一个的栅极结合到单个器件中的金属氧化物半导体FET(MOSFET)。可以通过单个栅电极控制多个栅极，其中，多个栅极表面在电学上用作单个栅极，或者通过独立的栅电极来控制多个栅极。一种类型的MuGFET被称为FinFET，其是具有垂直突出到集成电路的半导体表面外的鳍式半导体沟道的晶体管结构。
FinFET是半导体器件的相对较新的技术。本领域中需要用于包括FinFET的半导体器件的改进设计方法、制造方法和结构。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：有源鳍式场效应晶体管(FinFET)，设置在包括第一半导体材料的工件上方，所述有源FinFET包括第一鳍；电无源FinFET结构，在所述工件上方设置为紧邻所述有源FinFET，所述电无源FinFET包括第二鳍；以及第二半导体材料，设置在所述第一鳍和所述第二鳍之间。
在该半导体器件中，当从上向下观看所述工件时，沿着所述有源FinFET的长度，所述电无源FinFET结构基本上与所述有源FinFET平行。
在该半导体器件中，当从上向下观看所述工件时，所述电无源FinFET结构是连续的。
在该半导体器件中，当从上向下观看所述工件时，所述电无源FinFET结构是分段的。
在该半导体器件中，所述有源FinFET包括静电放电(ESD)电路的一部分。
在该半导体器件中，所述ESD电路包括用于逻辑器件的ESD电路、用于模拟器件的ESD电路、用于存储器件的ESD电路或者用于输入/输出(I/O)电路的ESD电路。
在该半导体器件中，所述有源FinFET包括p沟道金属氧化物半导体(PMOS)器件或n沟道金属氧化物半导体(NMOS)器件，或者在二极管应用中实现所述有源FinFET。
在该半导体器件中，所述第二半导体材料不同于所述第一半导体材料。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：提供工件，所述工件包括第一半导体材料；在所述工件上方形成多个有源鳍式场效应晶体管(FinFET)，所述多个有源FinFET中的每一个都包括第一鳍；紧邻所述多个有源FinFET在所述工件上方形成多个电无源FinFET结构，所述多个电无源FinFET结构中的每一个都包括第二鳍；以及利用第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间。
在该方法中，形成所述多个电无源FinFET结构包括：使用用于形成所述多个有源FinFET的光刻掩膜。
该方法进一步包括：将接触件连接至所述多个有源FinFET中的至少一些。
在该方法中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：外延生长所述第二半导体材料。
在该方法中，外延生长所述第二半导体材料包括：形成在所述工件上方的基础构形上方合并的第二半导体材料。
在该方法中，外延生长所述第二半导体材料包括：外延生长选自基本由SiGe、SiC、Si、SiP、SiCP、SiCN、或SiGeP以及它们的组合构成的组中的材料。
在该方法中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：形成所述多个有源FinFET的源极区或漏极区。
在该方法中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：过填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间。
在该方法中，过填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：过填充所述空间约45nm以下。
该方法进一步包括：将接触件连接至相邻的有源FinFET的鳍和电无源FinFET结构的鳍之间、相邻的电无源FinFET结构的多对鳍之间、或相邻的有源FinFET的多对鳍之间的所述第二半导体材料。
根据本发明的又一方面，提供了一种设计半导体器件的方法，所述方法包括：确定用于多个有源鳍式场效应晶体管(FinFET)的布局；确定所述多个有源FinFET之间的距离；估计在所述多个有源FinFET之间确定的所述距离；以及基于所估计的距离和期望紧邻所述多个有源FinFET的鳍形成的半导体材料的量，修改所述布局以包括所述多个有源FinFET中的两个有源FinFET之间的电无源FinFET结构。
在该方法中，修改所述布局以包括所述电无源FinFET结构增加紧邻所述电无源FinFET结构形成的半导体材料量，并且紧邻所述电无源FinFET结构增加的半导体材料量减小或防止所述多个有源FinFET中的一个的泄漏电流。
附图说明
为了更完全理解本公开内容及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1示出根据本公开内容的实施例的半导体器件的一部分的横截面图，其包括多个有源FinFET和至少一个电无源FinFET结构；
图2是包括多个有源FinFET的半导体器件的最初布局的横截面图；
图3是图2中所示的最初布局的俯视图；
图4是根据实施例的用于包括在有源FinFET之间设置的多个伪FinFET或电无源FinFET结构的半导体器件的布局的横截面图；
图5示出在有源FinFET和无源FinFET结构的鳍之间形成半导体材料之后的图4中所示的半导体器件的横截面图；
图6示出图5中所示的实施例的俯视图；
图7示出在有源FinFET上方形成接触件之后的图5和图6中所示的实施例的横截面图；
图8示出实现在本文中描述的新半导体器件的电路的示意图；
图9是接触件包括在伪FinFET之间的实施例的俯视图；
图10和图11是图9中所示的实施例的多个部分的横截面图；
图12是本公开内容的另一个实施例的俯视图，其中，对有源FinFET结构为分段的并且无源FinFET仅设置在半导体器件的预定区域中；以及
图13是根据本公开内容的实施例的设计半导体器件的方法的流程图。
除非另外指定，否则不同附图中的相应数字和标号通常指的是相应部件。绘制附图被以清楚地示出实施例的相关方面并且不必按比例绘制。
具体实施方式
以下详细地论述了本公开内容的实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用发明思想。所论述的特定实施例仅示出制造和使用本公开内容的特定方式，并且不限制本公开内容的范围。
本公开内容的实施例涉及诸如FinFET的多栅极半导体器件。本文中将描述包括有源和无源FinFET的新半导体器件、其制造方法、及其设计方法。
首先参考图1，示出根据本公开内容的实施例的半导体器件100的一部分的截面图。半导体器件100包括多个有源FinFET104和至少一个电无源(electricallyinactive)FinFET结构106。有源FinFET104包括电有源FinFET或功能性FinFET。通过使用术语“有源FinFET”，这不意味着在所示制造阶段将该结构通电或者实施电功能。而是，当对“有源FinFET”104适当地进行配置和为其供电时，“有源FinFET”104适用于在制成的半导体器件100中实现电功能。每个有源FinFET104都包括由半导体材料构成的鳍107、包括设置在鳍107上方的绝缘材料的栅极介电层108以及设置在栅极介电层108上方的包括半导体材料、导电材料或者它们的结合或多层的栅极110。有源FinFET104的鳍107本文中还被称为第一鳍。
作为实例，电无源FinFET结构106在本文中还被称为无源FinFET结构、无源FinFET和/或伪FinFET。电无源FinFET结构106由形成有源FinFET104的相同材料和相同材料层构成，但是它们不适于在制成的半导体器件100中实现电功能。例如，每个无源FinFET结构106都包括构成有源FinFET结构106的相同材料的鳍107’、栅极介电层108和栅极110。无源FinFET结构106的鳍107’在本文中还被称为第二鳍107’。根据本公开内容的一些实施例，无源FinFET106不连接或耦合至用于进行半导体器件100外部的电接触的外部接触件。
新半导体器件100包括设置在两个有源FinFET104之间的至少一个无源FinFET106。在图1所示的实例中，两个无源FinFET106设置在两个有源FinFET104之间。可选地，根据半导体器件100的设计和布局，仅一个无源FinFET106或三个以上的无源FinFET106可以设置在两个有源FinFET104之间。
在一些实施例中，可以在有源FinFET104的鳍107和无源FinFET106的107’之间、在相邻的有源FinFET104的多对鳍107之间以及相邻的无源FinFET106的多对鳍107’之间形成半导体材料128(如图1中的虚线所示)。半导体材料128在本文中还被称为第二半导体材料。第二半导体材料128可以包括与工件102的第一半导体材料相同类型的材料，或者可选地，第二半导体材料128可以包括与工件102的第一半导体材料不同类型的半导体材料。
在一些应用中，可能期望使用半导体材料128合并鳍107和/或107’。例如在“合并外延”工艺中，半导体材料128可以使用外延生长工艺形成，以合并鳍107和/或107’。新无源FinFET的存在有利地改进半导体材料128的外延生长，确保完全填充鳍107和/或107’之间的空间以到达工件102的顶面，例如，在一些实施例中，至少到达鳍107和107’的顶面。在一些实施例中，例如，外延生长第二半导体材料128包括在工件102上方的基础构形上方合并的第二半导体材料128。
无源FinFET106可以通过首先设计用于有源FinFET104的布局在半导体器件100的设计中实现。作为实例，图2是包括多个有源FinFET106的初始布局的截面图。图3是图2所示半导体器件100的初始布局的俯视图。图2示出图3所示俯视图的横截面。可能实际上没有根据一些实施例制造图2和图3所示的结构，但是示出该结构以说明在布局中包括无源FinFET106之前的初始设计布局。所示半导体器件100布局仅是实例，并且还可以使用其他布局和设计。在框105中，可以形成一个或多个有源FinFET104，例如，在一些实施例中，在工件102的表面上重复多次(例如，十几次或几百次)形成一个或多个有源FinFET104。在一些实施例中，例如，框105可以包括具有多个PFET或多个NFET的电路模块，其中，PFET没有与NFET结合，反之亦然。
例如，半导体器件100包括可以包括P衬底的工件102，但是可选地，工件102可以包括N衬底。如图所示，包括N阱(或可选地，P阱)的阱120可以紧邻工件102的顶部形成。有源FinFET104包括由阱120材料形成的鳍107、包括设置在栅极110上方的绝缘材料的硬掩膜材料124以及还包括在栅极介电层108、栅极110和硬掩膜124的侧壁上形成的绝缘材料的侧壁隔离件126。隔离区122可以包括浅沟槽隔离(STI)氧化物或其他绝缘区，该隔离区可以形成在工件102内的多个位置处。作为实例，有源FinFET104可以包括p沟道金属氧化物半导体(PMOS)器件或n沟道金属氧化物半导体(NMOS)器件，或者可以在二极管应用中实现。
在一些实施例中，区域112可以包括含PMOS器件的有源FinFET104。半导体器件100可以包括具有包含NMOS器件的有源FinFET的其他区域(未示出)。可选地，半导体器件100的区域112和其他区域可以包括相同类型的器件、或其他类型的器件。
图3所示半导体器件100布局的俯视图示出了有源FinFET104在所示视图的垂直方向上在工件102的表面上方纵向延伸。在一些设计中，在可以形成有源FinFET104的源极区和漏极区的随后制造工艺步骤中形成半导体材料128。随后形成通过通孔132连接至半导体材料128的接触件130，并且随后还形成连接至有源FinFET104的栅极110的接触件136。例如，接触件130和136可以包括槽接触件(slotcontact)，其还用作半导体器件100的互连件。
再次参考图2，在确定用于有源FinFET104的布局之后，分析包括有源FinFET104之间的距离的尺寸d1a和d1b。相邻有源FinFET104之间的一些距离可能大于其他距离。例如，在图2和图3所示的实例中，尺寸d1a大于尺寸d1b。
根据本公开内容的实施例，基于有源FinFET104之间的距离确定无源FinFET106的布置。在一些实施例中，还可以将期望在多个有源FinFET104之间形成的半导体材料128的量视为位于无源FinFET106的位置中。然后，改变半导体器件100的布局，以在设计中包括无源FinFET106。在一些实施例中，无源FinFET106的存在通过提供均匀结构(诸如改进的更均匀的构形)来改进随后制造工艺步骤的结果。例如，如果使用外延生长工艺在图2和图3所示的设计中在有源FinFET104之间形成半导体材料128，则在有源FinFET104之间具有大距离(诸如，尺寸d1a)的有源FinFET104之间可能形成不足量的半导体材料128。在一些实施例中，这可能对半导体器件100的性能产生不利影响。例如不完全到达有源FinFET104的鳍107的顶面的不足量的半导体材料128可能导致从有源FinFET104的漏极到工件102的高泄漏电流(例如，PN结泄漏)。
图4是根据实施例的在包含设置在有源FinFET104之间的多个电无源FinFET106之后用于图2和图3中所示的半导体器件100的布局的截面图。包括在有源FinFET104之间的无源FinFET106的数量是包括有源FinFET104之间的距离的尺寸d1a和d1b的函数。作为实例，在包括尺寸d1a的有源FinFET104之间设置三个无源FinFET106，并且在用于尺寸d1b的有源FinFET104之间不设置无源FinFET106。可选地，在设计中可以包括一个或多个无源FinFET106。
在一些实施例中，如图4所示，可以设计用于半导体器件100的布局，使得包括在相邻有源FinFET104和/或无源FinFET106之间的距离以及还在多对相邻的有源FinFET104和多对相邻的无源FinFET106之间的距离的尺寸d2基本相同。例如，尺寸d2可以为约0.04μm至约3μm，但是可选地，尺寸d2可以包括其他尺寸。例如，尺寸d2在设计中可以改变核心栅极长度(coregatelength)和/或输入/输出(IO)栅极长度。例如，在一些实施例中，尺寸d2可以被选择为基本上等于包括两个有源FinFET104之间的最小距离的尺寸d1b。可选地，包括相邻有源FinFET104和/或无源FinFET106之间的距离、以及多对相邻有源FinFET104和多对相邻无源FinFET106之间的距离的尺寸d2可以不同。
为了制造半导体器件100，除了修改用于图案化有源FinFET104的栅极110和鳍107的光刻掩膜，当不包括无源FinFET106时，实施制造工艺流程。例如，如图4所示，首先提供工件102。例如，工件102可以包括包含硅或其他半导体材料的半导体衬底并且可以被绝缘层覆盖。工件102还可以包括其他有源部件或电路(未示出)。例如，工件102可以包括单晶硅上氧化硅。工件102可以包括其他导电层或其他半导体元件，例如，晶体管、二极管等。作为实例，可以使用化合物半导体(GaAs、InP、Si/Ge、或SiC)代替硅。作为实例，工件102可以包括绝缘体上硅(SOI)或绝缘体上锗(GOI)衬底。在本文所描述的一些实施例中，工件102可以包括第一半导体材料。
通过图案化工件102并且利用绝缘材料填充图案，可以在工件102中形成隔离区122。例如，隔离区122可以包括二氧化硅或其他绝缘材料。使用注入工艺在工件102中形成阱120，并且使用光刻或其他方法在阱120中形成鳍107和107’。在形成鳍107和107’之后，可以在鳍107和107’上方形成栅极介电层108、栅极110、硬掩膜124以及侧壁隔离件126。
在另一示意性工艺中，可以在未图案化的工件的表面上方形成氧化物层(未示出)，然后图案化氧化物层以在其中形成一系列沟槽，沟槽对应于随后形成的有源FinFET104和无源FinFET106的尺寸和位置。使用已知外延生长工艺，可以在沟槽内从工件102的暴露表面外延生长用于有源FinFET104的鳍107和用于无源FinFET106的鳍107’，从而形成鳍107和107’。
不管鳍107和107’形成工艺如何，在形成鳍107和107’之后，可以在工件102上方形成栅极介电材料108，并且在介电材料层108上方形成包括诸如硅的半导体材料或其他半导体材料的栅极材料110。沉积并且图案化硬掩膜124，然后，在图案化栅极材料110和栅极介电材料108的同时，硬掩膜124以及可选的光刻胶(未示出)层被用作掩膜。然后，在栅极介电层108、栅极110以及硬掩膜124的侧面上形成侧壁隔离件126。作为实例，侧壁隔离件126可以包括通过沉积和各向同性蚀刻工艺形成的氮化硅、二氧化硅、其他绝缘体或它们的结合或多层，但是可选地，侧壁隔离件126可以包括其他材料并且可以使用其他方法形成侧壁隔离件。
在工件102包括SOI衬底的实施例中，例如，SOI衬底可以包括工件102材料、栅极介电材料层108以及栅极材料110。硬掩膜124被沉积在栅极材料110上方并且进行图案化。然后，在图案化栅极材料110、栅极介电材料108以及工件102的阱120同时，硬掩膜124和可选的光刻胶层(未示出)被用作掩膜，以形成栅极110、栅极介电层108以及有源FinFET104的鳍107和无源FinFET106的鳍107’。
有利地，在一些实施例中，可以使用图案化有源FinFET104的相同光刻掩膜来图案化无源FinFET106，从而避免了要求使用附加光刻掩膜。
有源FinFET104的鳍107和无源FinFET106的鳍107’分别可以在纵向上延伸(例如，图4中的页面内和外)约0.2μm至约50μm，并且作为实例，可以包括约50nm的宽度，但是可选地，例如，鳍107和107’可以根据应用包括其他尺寸。
图5示出在相邻的有源FinFET104的鳍107和无源FinFET106的鳍107’之间、多对相邻的有源FinFET104之间以及多对相邻的无源FinFET106之间形成半导体材料128之后的图4所示半导体器件100的截面图。半导体材料128的形成可以包括外延生长方法，但是半导体材料128可以可选地通过其他方法形成。在外延生长工艺期间，硬掩膜124材料和侧壁隔离件126材料防止分别在有源FinFET104和无源FinFET106的顶面上并且在有源FinFET104和无源FinFET106的栅极110和栅极介电层108的侧壁上形成半导体材料128。分别紧邻有源FinFET104的鳍107和无源FinFET106的鳍107’生长半导体材料128。作为实例，半导体材料128可以包括Si、SiGe或SiC，但是可选地，半导体材料128可以包括其他材料。作为另一实例，半导体材料128可以包括用于NFET器件的SiP、SiCP、SiCN或SiGeP。
在一些实施例中，半导体材料128至少部分填充有源FinFET104和无源FinFET106的相邻鳍107和107’、有源FinFET104的相邻对鳍107和/或无源FinFET106的相邻对鳍107’之间的空间。在其他实施例中，可以形成半导体材料128，其中，在一些实施例中，半导体材料128的顶面基本上与有源FinFET104的鳍107和无源FinFET106的鳍107’的顶面共面。在其他实施例中，半导体材料128可以具有在鳍107和107’的顶面上方突出例如约45nm以下的顶面，并且在一些实施例中，可以具有低于栅极高度的顶面。可选地，例如，鳍107和/或107’的顶面可以包括其他相对尺寸。
在一些实施例中，半导体材料128的外延生长可以包括“双外延”方法，其中，在工件102的其他区域(未示出)中外延生长一种类型的半导体材料的同时，掩蔽工件102的第一区域112，并且例如，在工件102的第一区域112中外延生长另一种类型的半导体材料的同时，掩蔽工件102的其他区域。例如，在一些应用中，可以形成用于NMOS和PMOS器件的不同类型的半导体材料128。在一些应用中，包括Si的半导体材料128可以用于NFET器件，并且包括SiGe的半导体材料128可以用于PFET器件。可选地，其他类型的半导体材料可以用于半导体材料128。
电无源FinFET106的存在增加了紧邻电无源FinFET结构106生长的半导体材料128的数量，因此增加了在紧邻无源FinFET结构106的有源FinFET104附近生长的半导体材料128。有利地，在一些实施例中，无源FinFET106的存在导致半导体材料128完全填充有源FinFET104的鳍107和无源FinFET106的鳍107’之间的空间，从而防止或减小有源FinFET104中的泄漏电流。
图6示出图5所示实施例的俯视图。在图5中示出图6的一个截面图，并且在图7中示出图6的另一个截面图。在紧邻电有源FinFET104的工件102上方设置电无源FinFET106。在俯视图中，无源FinFET106沿着有源FinFET104的长度延伸，并且沿着有源FinFET104的长度基本上与有源FinFET104平行。无源FinFET106在图6所示实施例中是连续的。在有源FinFET104上方的半导体器件100的上部材料层中形成接触件136。根据实施例，接触件136连接至多个有源FinFET104中的至少一些。在一些实施例中，在无源FinFET106上方不形成接触件，无源FinFET106是电无源的。接触件132和通孔130提供与半导体材料128的电接触，在一些实施例中，半导体材料128形成有源FinFET的源极区和漏极区。
图7示出在有源FinFET104上方形成接触件136之后的图5和图6所示实施例的区域112的截面图。在形成接触件136之后去除硬掩膜124，并且在有源FinFET104上方形成接触件136之前，在有源FinFET104和无源FinFET106的栅极110的上方可以形成可选导电材料或半导体材料138。材料138可以包括使用硅化工艺形成的硅化物、或者使用外延生长处理形成的半导体材料。可选地，材料138可以包括使用其他方法形成的其他类型的材料。在一些实施例中，作为另一个实例，材料138可以包括NiSix。材料138可以可选地包括其他硅化物材料。
例如通过在半导体器件100的有源FinFET104和无源FinFET106上方沉积绝缘材料140、图案化绝缘材料140并且利用导电材料填充绝缘材料140中的图案，使用单镶嵌工艺或使用双镶嵌工艺来形成接触件130和136以及通孔132。可以使用导电材料的负蚀刻工艺(subtractiveetchprocess)可选地形成接触件130和136以及通孔132，然后在接触件130和136以及通孔132之间沉积绝缘材料140。
图8示出实现在本文中描述的新半导体器件100的电路150的示意图。作为实例，图8所示的电路150可以被实现为用于逻辑器件的ESD电路、用于模拟器件的电路、用于存储器件(诸如，静态随机存取存储器(SRAM)器件、其他类型的存储器件)的ESD电路、或用于输入/输出(I/O)电路的ESD电路，但是可选地，电路150可以在其他应用中使用。在一些实施例中，通过与宽间隔的有源FinFET104接近的无源FinFET106制造的本文所述有源FinFET104可以在电路150中实现，代替ESD电路应用中的传统平面器件。例如，电路150可以包括包含在本文中描述的伪FinFET106的I/OESD二极管152、154或其他二极管应用。
图9是接触件130包括在伪FinFET106之间的实施例的俯视图。图10和图11是图9所示实施例的部分的截面图。在一些实施例中，如图所示，包括槽接触件的接触件130和通孔132可以在每个伪FinFET106之间形成，伪FinFET106可以包括公共漏极。例如，制造半导体器件100的方法可以包括将接触件130连接至相邻的有源FinFET104的鳍107和无源FinFET结构106的鳍107’之间、多对相邻的无源FinFET结构106的鳍107’之间、或多对相邻的有源FinFET104的鳍107之间的第二半导体材料128。
图10示出可以制造的与新半导体器件100的电连接。每个伪FinFET106之间和相邻的有源FinFET104和伪FinFET106之间的半导体材料128可以电连接至Vin触点。如图所示，诸如有源FinFET104的栅极G的半导体器件100的其他部分和工件102的部分(例如，N+部分)可以连接至Vdd触点。图11示出了与图10中所示的示图垂直定向的示图，示出合并外延生长的半导体材料128和在半导体材料128之上形成的硅化物129的形状。
图12是本公开内容的另一个实施例的俯视图，其中，无源FinFET106为分段的并且无源FinFET106仅设置在半导体器件100的预定区域中。在图6所示实施例中的无源FinFET106为连续时，图12中的无源FinFET106是不连续的或者包括多个片段106a、106b和106c。片段106a、106b和106c包括先前描述用于连续无源FinFET106(鳍107’、栅极介电层108和栅极110)的材料。包括有源FinFET104和相邻的无源FinFET106之间的距离以及多对相邻的无源FinFET106片段之间的距离的尺寸d2可以包括与先前描述的用于图4的尺寸d2的类似尺寸。包括交替有源FinFET104和无源FinFET106之间的距离的尺寸d3可以包括约两倍尺寸d2加上有源FinFET104的鳍107或无源FinFET106的鳍107’的宽度。根据一些实施例，尺寸d4还示出可以存在不包括无源FinFET106的大于尺寸d2和d3的区域。无源FinFET106可以位于布局的一些区域中，其中，在半导体器件100中的使用无源FinFET是有利的，但是在其他区域中仍然可以省略。
在图5、图7、图10和图11所示的截面图中，在有源FinFET104的鳍107和/或无源FinFET106的鳍107’之间示出了合并外延生长半导体材料，其中，半导体材料128完全填充鳍107和/或107’之间的空间。可选地，可以控制和优化半导体材料128的外延生长，使得鳍107和107’在构形上保持他们的形状：在一些实施例中，半导体材料128的外延生长可以不合并(在图中未示出)，使得半导体材料128部分填充鳍107和/或107’之间的空间。在其他实施例中，如图5、图7和图10所示，半导体材料128的外延生长可选地过填充鳍107和/或107’之间的空间。
图13是根据本公开内容的实施例的设计半导体器件100的方法的流程图160。如图2和图3所示，该方法包括确定用于有源FinFET104的布局(步骤162)。确定有源FinFET104之间的距离(例如，图2的尺寸d1a和d1b)(步骤164)，并且估计有源FinFET104之间确定的距离(步骤166)。该方法包括：基于所估计的距离和期望在多个有源FinFET104的鳍107之间形成的半导体材料128的量，修改布局，以在有源FinFET104之间包括电无源FinFET结构106(步骤168)。然后，制造用于修改后的布局的光刻掩膜(步骤170)。然后，光刻掩膜用于制造半导体器件100(步骤172)。例如，用于有源FinFET104的栅极110图案限定的光刻掩膜的布局可以改变，以包括用于在本文中描述的新型的伪FinFET106的图案限定。
本公开内容的实施例包括包含有源FinFET104和无源FinFET106的半导体器件100及其制造方法。本公开内容的实施例还设计用于包括在本文中描述的新型的有源FinFET104和无源FinFET106的半导体器件100的方法。
本公开内容的实施例的优点包括：提供包括有源FinFET器件104和无源FinFET器件106的新型的半导体器件100和结构。无源FinFET106通过改进有源FinFET104的鳍107之间和附近的外延生长工艺来改进半导体器件100性能。在宽间隔的有源FinFET104之间插入伪FinFET106解决了在一些实施例中可以在有源FinFET104的鳍107之间形成的半导体材料128的外延生长的负载效应问题。改进的更均匀合并外延生长半导体材料128例如在接触件136形成期间防止接触件蚀刻穿透(etch-through)，以减小或防止有源FinFET104的泄漏电流。具有改进的均匀外延生长的半导体材料128导致改进的硅化物129形成，诸如，NiSix，其可以在形成接触件136之前在半导体材料128上方形成。例如，改进的硅化物129形成可以防止由接触件136蚀刻穿透导致的高结泄漏。通过包括新型的伪FinFET106所提供的改进的外延生长窗口避免了宽间隔的有源FinFET104区域中的外延合并问题。
而且，伪FinFET106可以容易地进行测试，例如，使用扫描电子显微镜(SEM)图像、透射电子显微镜(TEM)图像、或能量色散X-射线(EDX)分析，来检验其结构或分析表面元素。不需要其他光刻掩膜和其他制造工艺步骤来制造无源FinFET106。在半导体器件100的制造工艺流程中可容易地实现在本文中描述的新型的伪FinFET106和设计。
根据本公开内容的一个实施例，半导体器件包括：设置在包括第一半导体材料的工件上方的有源FinFET，有源FinFET包括第一鳍。在最接近有源FinFET的工件上方设置电无源FinFET结构，电无源FinFET包括第二鳍。在第一鳍和第二鳍之间设置第二半导体材料。
根据另一个实施例，制造半导体器件的方法包括：提供工件，工件包括第一半导体材料；并且在工件上方形成多个有源FinFET，多个有源FinFET中的每个都包括第一鳍。该方法包括：在最接近多个有源FinFET的工件上方形成多个电无源FinFET结构，多个电无源FinFET结构中的每个都包括第二鳍，并且通过第二半导体材料部分填充相邻的第一鳍和第二鳍、相邻对第一鳍、或相邻对第二鳍之间的空间。
根据又一个实施例，设计半导体器件的方法包括：确定用于多个有源FinFET的布局，确定多个有源FinFET之间的距离，以及估计多个有源FinFET之间确定的距离。基于所估计的距离和期望最接近多个有源FinFET的鳍形成的半导体材料的量，修改布局，以在多个有源FinFET中的两个之间包括电无源FinFET结构。
虽然已经详细地描述了本公开内容的实施例及其优点，但是应该理解，在不脱离由所附权利要求限定的本公开内容的精神和范围的情况下，在本文中可以进行多种改变、替换和更改。例如，本领域技术人员应该容易理解，在本文中描述的很多特征、功能、工艺和材料可以改变，但是仍然在本公开内容的范围内。而且，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域技术人员根据本公开可以很容易地想到，当前存在的或者今后开发的执行与这里所述的相应实施例基本相同的功能或者完成与这里所述的相应实施例基本相同的结果的工艺、机器、制造、材料组分、装置、方法和步骤可以根据本公开被利用。从而，所附权利要求旨在包括在这种工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种半导体器件，包括：
有源鳍式场效应晶体管(FinFET)，设置在包括第一半导体材料的工件上方，所述有源鳍式场效应晶体管包括第一鳍；
电无源鳍式场效应晶体管结构，在所述工件上方设置为紧邻所述有源鳍式场效应晶体管，所述电无源鳍式场效应晶体管包括第二鳍和设置在所述第二鳍上方的栅极；以及
第二半导体材料，设置在所述第一鳍和所述第二鳍之间，并且合并所述第一鳍和所述第二鳍。
2.根据权利要求1所述的半导体器件，其中，当从上向下观看所述工件时，沿着所述有源鳍式场效应晶体管的长度，所述电无源鳍式场效应晶体管结构与所述有源鳍式场效应晶体管平行。
3.根据权利要求2所述的半导体器件，其中，当从上向下观看所述工件时，所述电无源鳍式场效应晶体管结构是连续的。
4.根据权利要求2所述的半导体器件，其中，当从上向下观看所述工件时，所述电无源鳍式场效应晶体管结构是分段的。
5.根据权利要求1所述的半导体器件，其中，所述有源鳍式场效应晶体管包括静电放电(ESD)电路的一部分。
6.根据权利要求5所述的半导体器件，其中，所述静电放电电路包括用于逻辑器件的静电放电电路、用于模拟器件的静电放电电路、用于存储器件的静电放电电路或者用于输入/输出(I/O)电路的静电放电电路。
7.根据权利要求1所述的半导体器件，其中，所述有源鳍式场效应晶体管包括p沟道金属氧化物半导体(PMOS)器件或n沟道金属氧化物半导体(NMOS)器件，或者在二极管应用中实现所述有源鳍式场效应晶体管。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体材料不同于所述第一半导体材料。
9.一种制造半导体器件的方法，所述方法包括：
提供工件，所述工件包括第一半导体材料；
在所述工件上方形成多个有源鳍式场效应晶体管(FinFET)，所述多个有源鳍式场效应晶体管中的每一个都包括第一鳍；
紧邻所述多个有源鳍式场效应晶体管在所述工件上方形成多个电无源鳍式场效应晶体管结构，所述多个电无源鳍式场效应晶体管结构中的每一个都包括第二鳍和设置在所述第二鳍上方的栅极；以及
利用第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间，从而合并相邻的所述第一鳍和所述第二鳍。
10.根据权利要求9所述的制造半导体器件的方法，其中，形成所述多个电无源鳍式场效应晶体管结构包括：使用用于形成所述多个有源鳍式场效应晶体管的光刻掩膜。
11.根据权利要求9所述的制造半导体器件的方法，进一步包括：将接触件连接至所述多个有源鳍式场效应晶体管中的至少一些。
12.根据权利要求9所述的制造半导体器件的方法，其中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：外延生长所述第二半导体材料。
13.根据权利要求12所述的制造半导体器件的方法，其中，外延生长所述第二半导体材料包括：形成在所述工件上方的基础构形上方合并的第二半导体材料。
14.根据权利要求12所述的制造半导体器件的方法，其中，外延生长所述第二半导体材料包括：外延生长选自由SiGe、SiC、Si、SiP、SiCP、SiCN、或SiGeP以及它们的组合构成的组中的材料。
15.根据权利要求9所述的制造半导体器件的方法，其中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：形成所述多个有源鳍式场效应晶体管的源极区或漏极区。
16.根据权利要求9所述的制造半导体器件的方法，其中，利用所述第二半导体材料部分地填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：过填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间。
17.根据权利要求16所述的制造半导体器件的方法，其中，过填充相邻的第一鳍和第二鳍、相邻的第一鳍对、或相邻的第二鳍对之间的空间包括：过填充所述空间，以突出到所述第一鳍和所述第二鳍的顶面上方的45nm以下位置处。
18.根据权利要求9所述的制造半导体器件的方法，进一步包括：将接触件连接至相邻的有源鳍式场效应晶体管的鳍和电无源鳍式场效应晶体管结构的鳍之间、相邻的电无源鳍式场效应晶体管结构的多对鳍之间、或相邻的有源鳍式场效应晶体管的多对鳍之间的所述第二半导体材料。
19.一种设计半导体器件的方法，所述方法包括：
确定用于多个有源鳍式场效应晶体管(FinFET)的布局；
确定所述多个有源鳍式场效应晶体管之间的距离，所述多个有源鳍式场效应晶体管中的每一个都包括第一鳍；
估计在所述多个有源鳍式场效应晶体管之间确定的所述距离；以及
基于所估计的距离和期望紧邻所述多个有源鳍式场效应晶体管的鳍形成的半导体材料的量，修改所述布局以包括所述多个有源鳍式场效应晶体管中的两个有源鳍式场效应晶体管之间的电无源鳍式场效应晶体管结构，所述电无源鳍式场效应晶体管结构包括第二鳍和设置在所述第二鳍上方的栅极。
20.根据权利要求19所述的设计半导体器件的方法，其中，修改所述布局以包括所述电无源鳍式场效应晶体管结构增加紧邻所述电无源鳍式场效应晶体管结构形成的半导体材料量，并且紧邻所述电无源鳍式场效应晶体管结构增加的半导体材料量减小或防止所述多个有源鳍式场效应晶体管中的一个的泄漏电流。
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