JP3899817B2 - 液晶表示装置及び電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データ線への電圧振幅を縮小して低消費電力化を図った液晶表示装置、駆動回路、駆動方法および電子機器に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器や壁掛けテレビなどの電子機器に広く用いられている。このような液晶表示装置は、駆動方式等に様々な型に分類することができるが、画素をスイッチング素子により駆動するアクティブマトリクス型液晶表示装置は、次のような構成となっている。
すなわち、アクティブマトリクス型液晶表示装置は、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に挟持された液晶とから構成されている。
【０００３】
このような構成において、走査線にオン電圧が印加されると、当該走査線に接続されたスイッチング素子が導通状態になる。この導通状態の際に、データ線を介して画素電極に対し階調（濃度）に応じた電圧信号が印加されると、当該画素電極および対向電極の間に液晶が挟持された液晶容量に、当該電圧信号に応じた電荷が蓄積される。そして、電荷蓄積後、走査線にオフ電圧が印加されて、スイッチング素子が非導通状態になっても、当該液晶容量における電荷の蓄積は、液晶容量自身の容量性や、これに併設される蓄積容量などによって維持される。
このように、各スイッチング素子を駆動し、蓄積させる電荷量を階調に応じて制御すると、液晶の配向状態が変化する。このため、画素毎に階調が変化する結果、所定の表示が可能となる。
【０００４】
また近年では、画素の階調を指示する階調データをアナログ信号に変換するＤ／Ａ変換器を、データ線毎に設ける構成が提案されている。この構成によれば、データ線に出力される直前まで、画像データがディジタルにて処理されるので、アナログ回路の特性不均一等による表示品位の低下が防止されて、高品位な表示が可能になる。
【０００５】
ところで、階調表示を行う場合、画素電極には、最小階調に対応する電圧から最大階調に対応する電圧までの範囲を、正極性と負極性との２通りに分けて印加する必要がある。このため、画素電極に印加する必要のある電圧の最小値と最大値との振幅は、ＣＭＯＳ回路等における論理レベルの振幅を越えるほどに大きくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、画素電極に印加すべき電圧の振幅が大きくなると、データ線に供給すべき電圧の振幅も必然的に大きくなる。そして、データ線に供給すべき電圧の振幅が大きくなると、データ線に寄生する容量によって無駄に電力が消費される結果、液晶表示装置に対して一般的に要求される低消費電力化とは、大きく逆行することになる。
【０００７】
また、データ線への電圧振幅が大きいと、Ｄ／Ａ変換器が出力すべき電圧振幅も大きくする必要がある。このため、Ｄ／Ａ変換器の構成が大規模化する、または、Ｄ／Ａ変換器の出力電圧を拡大するレベルシフタが別途必要となる、といった問題もあった。
【０００８】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、各種の信号線、特にデータ線に印加される電圧振幅を小さく抑えることによって低消費電力化を図った液晶表示装置、駆動回路、駆動方法および電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本件第１発明に係る液晶表示装置にあっては、複数の走査線と、複数のデータ線と、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記液晶容量への書込極性に対応した電圧を前記データ線に印加するＤ／Ａ変換器と、一端が前記画素電極に接続される蓄積容量と、前記書込極性に応じて所定の電圧が給電される第１の給電線と、前記書込極性に応じて前記第１の給電線とは異なる電圧が給電される第２の給電線と、前記書込極性に応じて、プリセット期間では、第１の給電線または第２の給電線のいずれか一方を選択する一方、前記プリセット期間後のセット期間では、前記第１の給電線または第２の給電線のいずれか他方を選択するセレクタとを備え、前記Ｄ／Ａ変換器は、前記プリセット期間および前記セット期間において、前記セレクタによりそれぞれ選択された電圧を用いて、前記データ線への印加電圧を生成し、前記書込極性が、正極性書込または負極性書込のいずれか一方である場合に、前記第１の給電線には、前記プリセット期間において第１の電圧が給電されるとともに、前記セット期間において前記第１の電圧よりも高位の第２の電圧が給電される一方、前記第２の給電線には、前記プリセット期間において、前記第２の電圧よりも高位の第３の電圧が給電されるとともに、前記セット期間では、前記第３の電圧よりも低位であって、前記第２の電圧よりも高位である第４の電圧が給電されることを特徴としている。
この構成によれば、走査線にオン電圧が印加されると、当該走査線に接続されたスイッチング素子がオンする結果、液晶容量および蓄積電極には、データ線への印加電圧に応じた電荷が蓄積される。この後、スイッチング素子がオフすると、蓄積容量における他端の電圧がシフトするので、その分、蓄積容量における一端の電圧が持ち上げられる（または持ち下げられる）。と同時に、持ち上げられた（または持ち下げられた）分の電荷が、液晶容量に分配されるので、液晶容量には、データ線への印加電圧以上（または以下）に対応する電圧実効値が印加されることになる。換言すれば、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅が小さく抑えられる。このため、データ線に寄生する容量によって無駄に消費される電力が抑えられるので、低消費電力化を図ることが可能となる。さらに、Ｄ／Ａ変換器の大規模化が防止され、または、Ｄ／Ａ変換器の出力電圧を拡大するレベルシフタが不要となるので、データ線のピッチを狭くでき、その分、高精細化を図ることが可能となる。
【００１０】
ここで、第１発明において、Ｄ／Ａ変換器が、プリセット期間に第１の電圧を用いる場合には、セット期間に第４の電圧を用いる一方、プリセット期間に第３の電圧を用いる場合には、セット期間に第２の電圧を用いる構成であれば、単純には、第１および第４の電圧を、ある１本の給電線を介して給電する一方、第３および第２の電圧を、別の１本の給電線を介して給電する構成が考えられる。
しかしながら、このような構成では、２本の給電線における電圧振幅がともに大きくなり、このため、該給電線に寄生する容量によって無駄に電力が消費されてしまう。
そこで、プリセット期間からセット期間に移行する際、セレクタによって、第１または第２の給電線の一方から他方に給電を切り替える構成にすると、両給電線における電圧の遷移が小さく抑えられて、その分、さらなる低消費電力化が可能となる。
【００１１】
さらに、セレクタによって第１または第２の給電線の一方から他方に給電を切り替える構成においては、前記書込極性が、正極性書込または負極性書込のいずれか他方である場合に、前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第５の電圧よりも高位の第６の電圧が給電される一方、前記第２の給電線には、前記プリセット期間において、前記第６の電圧よりも高位の第７の電圧が給電されるとともに、前記セット期間では、前記第７の電圧よりも低位であって、前記第６の電圧よりも高位である第８の電圧が給電される構成も好ましい。この構成では、プリセット期間からセット期間に移行する際だけでなく、液晶容量への書込極性が、正極性書込または負極性書込のいずれか一方から他方に移行する際にも、両給電線における電圧の遷移が小さく抑えられる。
【００１２】
また、第１の発明におけるＤ／Ａ変換器は、前記書込極性が正極性書込または負極性書込のいずれか一方である場合に、前記階調データの上位ビットに応じて、第１の電圧または前記第１の電圧よりも高位の第３の電圧のいずれか一方を、プリセット期間において前記データ線に印加する第１のスイッチと、前記階調データの上位ビットを除いた下位ビットに対応する容量値を有する容量であって、前記データ線に前記第１の電圧が印加されたのであれば、前記第１の電圧よりも高位であって、前記第３の電圧よりも低位である第４の電圧が一端に印加される一方、前記データ線に前記第３の電圧が印加されたのであれば、前記第１の電圧よりも高位であって、前記第４の電圧よりも低位である第２の電圧が一端に印加され、その他端が、前記プリセット期間の後のセット期間において前記データ線に接続される容量とを含む構成が好ましい。
この構成では、プリセット期間において、階調データの上位ビットに応じて第１または第３の電圧が、第１のスイッチによってデータ線に印加されると、当該印加電圧に応じた電荷がデータ線の寄生容量に蓄積される。次に、セット期間において、階調データの下位ビットに応じた容量であって、一端に第４または第２の電圧が印加された容量の他端がデータ線に接続されると、容量に蓄積された電荷がデータ線の寄生容量に、あるいは逆に、データ線の寄生容量に蓄積された電荷が容量に、移動して均等化される。これにより、データ線には、階調ビットに応じた電圧が印加されることになる。すなわち、この構成では、Ｄ／Ａ変換する際に、データ線の寄生容量が積極的に用いられるので、その分、構成の簡略化が図られることになる。
【００１３】
ここで、Ｄ／Ａ変換器における容量は、前記下位ビットの重みに対応するビット容量と、前記ビット容量に対応して設けられるとともに、前記下位ビットにしたがってオンまたはオフする第２のスイッチとからなる態様が考えられる。この態様によれば、前記階調データの下位ビットに対応する容量値の容量を簡易に構成することができる。
【００１４】
さて、第１のスイッチと容量とを含むＤ／Ａ変換器が、プリセット期間に第１の電圧を用いる場合には、セット期間に第４の電圧を用いる一方、プリセット期間に第３の電圧を用いる場合には、セット期間に第２の電圧を用いる構成であれば、単純には、第１および第４の電圧を、ある１本の給電線を介して給電する一方、第３および第２の電圧を、別の１本の給電線を介して給電する構成が考えられる。
しかしながら、このような構成では、２本の給電線における電圧振幅がともに大きくなり、このため、該給電線に寄生する容量によって無駄に電力が消費されてしまう。
そこで、Ｄ／Ａ変換器が第１のスイッチと容量とを含む構成にあっては、前記プリセット期間では、前記第１の電圧が給電されるとともに、前記セット期間では、前記第２の電圧が給電される第１の給電線と、前記プリセット期間では、前記第３の電圧が給電されるとともに、前記セット期間では、前記第４の電圧が給電される第２の給電線と、前記プリセット期間では、前記第１または第２の給電線のいずれか一方を、前記上位ビットに応じて選択し、選択した給電線に給電されている電圧を前記第１のスイッチの入力端に供給するとともに、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択し、選択した給電線に給電された電圧を前記容量の一端に供給するセレクタとを備える構成が好ましい。
この構成では、プリセット期間からセット期間に移行する際、セレクタによって、第１または第２の給電線の一方から他方に給電が切り替えられるので、両給電線における電圧の遷移が小さく抑えられる。このため、さらなる低消費電力化が可能となる。
【００１５】
また、Ｄ／Ａ変換器において、前記書込極性が正極性書込または負極性書込のいずれか他方である場合に、前記第１のスイッチは、前記階調データの上位ビットに応じて、第５の電圧または前記第５の電圧よりも高位の第７の電圧のいずれか一方を、プリセット期間において前記データ線に印加し、前記容量の一端には、前記データ線に前記第５の電圧が印加されたのであれば、前記第５の電圧よりも高位であって、前記第７の電圧よりも低位である第８の電圧が一端に印加される一方、前記データ線に前記第７の電圧が印加されたのであれば、前記第５の電圧よりも高位であって、前記第８の電圧よりも低位である第６の電圧が一端に印加される構成が好ましい。
この構成によれば、プリセット期間およびセット期間における印加電圧を変更するのみによって、液晶容量への書込極性に対応した電圧を生成することが可能となる。
【００１６】
さらに、Ｄ／Ａ変換器が、プリセット期間およびセット期間における印加電圧を変更することによって、液晶容量への書込極性に対応した電圧を生成する構成である場合、前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第６の電圧が給電される一方、前記第２の給電線には、前記プリセット期間において、前記第７の電圧が給電されるとともに、前記セット期間では、前記第８の電圧が給電される構成が好ましい。この構成では、プリセット期間からセット期間に移行する際だけでなく、液晶容量への書込極性が、正極性書込または負極性書込のいずれか一方から他方に移行する際にも、両給電線における電圧の遷移が小さく抑えられる。
【００１７】
一方、第１発明において、液晶容量に対して蓄積容量が十分に大きいのであれば、蓄積容量における他端のシフト分がそのまま液晶容量に印加されるとみなすことができる。ただし、実際には、蓄積容量を液晶容量よりも数倍程度とするのが限界であるので、蓄積容量における他端の電圧シフト分が圧縮されて、液晶容量に印加されることになるが、前記液晶容量に対する前記蓄積容量の容量比率は、４以上７以下であれば、電圧振幅の減少分も約２０％弱と少なくて済み、レイアウト的にも現実的である。
【００１８】
また、第１発明において、前記蓄積容量の他端は、容量線を介して行毎に共通接続される構成が好ましい。この構成によれば、液晶容量を、走査線毎の反転（行反転）や垂直走査期間毎の反転（フレーム反転）等することが可能となる。
【００１９】
さらに、本発明における電子機器は、上記液晶表示装置を備えるので、低消費電力化を図ることが可能になる。なお、このような電子機器としては、画像を拡大投射するプロジェクタのほか、パーソナルコンピュータや、携帯電話などが挙げられる。
【００２０】
なお、上記第１発明は、液晶表示装置の駆動回路としても実現することができる。すなわち、本件第２発明に係る液晶表示装置の駆動回路にあっては、走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、一端が前記画素電極に接続された蓄積容量とを備える液晶表示装置を駆動する駆動回路であって、前記走査線に前記オン電圧を印加した後に、前記オフ電圧を印加する走査線駆動回路と、前記走査線駆動回路によって、前記走査線にオン電圧が印加された場合に、階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧をデータ線に印加するＤ／Ａ変換器と、前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が正極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を高位にシフトさせる一方、前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が負極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を低位にシフトさせる蓄積容量駆動回路とを具備し、前記Ｄ／Ａ変換器は、プリセット期間および前記プリセット期間後のセット期間において、前記蓄積容量駆動回路によりそれぞれ選択された電圧を用いて、前記データ線への印加電圧を生成することを特徴としている。
この構成によれば、上記第１発明と同様に、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅を小さく抑えることができるので、低消費電力化を図ることが可能になる上に、データ線の狭ピッチ化ができるので、高精細化を図ることが可能となる。
【００２１】
さらに、上記第１発明は、液晶表示装置の駆動方法としても実現することができる。すなわち、本件第３発明に係る液晶表示装置の駆動方法にあっては、走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、一端が前記画素電極に接続された蓄積容量とを備える液晶表示装置を駆動するに際し、前記走査線にオン電圧を印加し、階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧を、前記データ線に印加し、前記走査線にオフ電圧を印加し、前記データ線への印加電圧を正極性書込に対応させたならば、前記蓄積容量における他端の電位を高位にシフトさせる一方、負極性書込に対応させたならば、前記走査線にオフ電圧を印加したときに、前記蓄積容量における他端の電位を低位にシフトさせ、前記液晶容量への書込極性に対応した電圧は、プリセット期間および前記プリセット期間後のセット期間において、前記蓄積容量における他端の電位に基づいて生成される方法を特徴としている。
この方法によれば、上記第１および第２発明と同様に、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅を小さく抑えることができるので、低消費電力化を図ることが可能になる上に、データ線の狭ピッチ化ができるので、高精細化を図ることが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
＜１：実施形態＞
図１（ａ）は、この実施形態に係る液晶表示装置の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図である。
これらの図に示されるように、液晶表示装置１００は、各種素子や画素電極１１８等が形成された素子基板１０１と、対向電極１０８等が形成された対向基板１０２とが、スペーサ１０３を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に例えばＴＮ（Twisted Nematic）型の液晶１０５が封入された構成となっている。
【００２４】
この実施形態では、素子基板１０１として、ガラスや、半導体、石英などの透明基板が用いられるが、不透明な基板を用いても良い。ただし、素子基板１０１に不透明な基板を用いる場合には、透過型ではなく反射型として用いる必要がある。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００２５】
次に、素子基板１０１の対向面であって、シール材１０４の外側一辺に位置する領域１５０ａには、データ線を駆動するための回路（詳細については後述する）が形成されている。さらに、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路から各種信号を入力する構成となっている。
【００２６】
また、この一辺に隣接する２辺に位置する領域１３０ａには、それぞれ走査線や容量線などを駆動するため回路（詳細については後述する）が形成されて、行（Ｘ）方向の両側から駆動する構成となっている。また、残りの一辺には、２個の領域１３０ａに形成される回路において共用される配線（図示省略）などが設けられる。
なお、行方向に供給される信号の遅延が問題にならないのであれば、これらの信号を出力する回路を片側１個の領域１３０ａのみに形成する構成でも良い。
【００２７】
一方、対向基板１０２に設けられる対向電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所に設けられた銀ペースト等などの導通材によって、素子基板１０１に形成された実装端子１０７と電気的に接続されて、時間的に一定の電圧ＬＣcomが印加される構成となっている。
ほかに、対向基板１０２には、特に図示はしないが、画素電極１１８と対向する領域に、必要に応じて着色層（カラーフィルタ）が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合、対向基板１０２に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極１１８と対向する領域以外の部分には遮光膜が設けられている（図示省略）。
【００２８】
また、素子基板１０１および対向基板１０２の各対向面には、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には、吸収軸が配向方向に沿った方向になるように、偏光子がそれぞれ設けられている。これにより、液晶容量（画素電極１１８と対向電極１０８との間において液晶１０５を挟持してなる容量）に印加される電圧実効値がゼロであれば、透過率が最大になる一方、電圧実効値が大きくなるにつれて、透過率が徐々に減少して、ついには透過率が最小になるすなわち、本実施形態に係る液晶表示装置は、ノーマリーホワイトモードの構成となっている。
【００２９】
なお、配向膜や偏光子などについては、本件とは直接関係しないので、その図示については省略することにする。また、図１（ｂ）において、対向電極１０８や、画素電極１１８、実装端子１０７などには厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板の厚みに対して視認できないほどに薄い。
【００３０】
＜１−１：電気的な構成＞
続いて、液晶表示装置の電気的な構成について説明する。図２は、この電気的な構成を示すブロック図である。
この図に示されるように、走査線１１２および容量線１１３が、それぞれＸ（行）方向に延在して形成される一方、データ線１１４が、Ｙ（列）方向に延在して形成されて、これらの交差に対応して画素１２０が形成されている。ここで、説明の便宜上、走査線１１２（容量線１１３）の本数を「ｍ」とし、データ線１１４の本数を「ｎ」とすると、画素１２０は、ｍ行ｎ列のマトリクス状に配列することになる。また、本実施形態では、図面の記載上、ｍ、ｎを偶数とするが、これに限定する趣旨ではない。
【００３１】
次に、１つの画素１２０について着目すると、Ｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称呼する）１１６のゲートが走査線１１２に接続され、そのソースがデータ線１１４に接続され、さらに、そのドレインが画素電極１１８および蓄積容量１１９の一端に接続されている。
上述したように画素電極１１８は、対向電極１０８に対向し、さらに、両電極間に液晶１０５が挟持されているので、液晶容量は、一端を画素電極１１８とし、他端を対向電極１０８として、液晶１０５を挟持した構成となっている。
この構成において、走査線１１２に供給される走査信号がＨレベルになると、ＴＦＴ１１６がオンして、データ線１１４の電圧に応じた電荷が液晶容量および蓄積容量１１９に書き込まれることになる。なお、蓄積容量１１９の他端は、容量線１１３に１行毎に共通接続されている。
【００３２】
一方、Ｙ側について着目すると、シフトレジスタ１３０（走査線駆動回路）が設けられている。このシフトレジスタ１３０は、図８に示されるように、１垂直走査期間（１Ｆ）の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹの立ち上がり及び立ち下がりで順番にシフトして、走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍとして、それぞれ１行目、２行目、３行目、…、ｍ行目の走査線１１２に供給するものである。ここで、走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍは、図８に示されるように、転送開始パルスＤＹのパルス幅が狭められ、かつ、互いに重複しないように、１水平走査期間（１Ｈ）毎にアクティブレベル（Ｈレベル）になるものである。
【００３３】
次に、フリップフロップ１３２およびセレクタ１３４（蓄積容量駆動回路）が１行毎に設けられている。ここで一般的に、ｉ（ｉは、１≦ｉ≦ｍを満たす整数）行目に対応するフリップフロップ１３２のクロックパルス入力端Ｃｐには、ｉ行目に対応する走査信号Ｙｓｉの反転信号が供給され、また、そのデータ入力端Ｄには、１垂直走査期間（１Ｆ）毎に論理レベルが反転する信号ＦＬＤ（図８参照）が供給されている。したがって、ｉ行目のフリップフロップ１３２は、走査信号Ｙｓｉの立ち下がりにおいて、信号ＦＬＤをラッチして、選択制御信号Ｃｓｉとして出力することになる。
【００３４】
続いて、一般的にｉ行目のセレクタ１３４は、選択制御信号Ｃｓｉの論理レベルがＨレベルであれば入力端Ａを選択する一方、Ｌレベルであれば入力端Ｂを選択して、選択した入力端への信号を、容量スイング信号Ｙｃｉとしてｉ行目の容量線１１３に供給するものである。
これらの行毎に設けられるセレクタ１３４のうち、奇数行目のセレクタ１３４における入力端Ａには、高位側の容量電圧Ｖst(+)が印加され、その入力端Ｂには、低位側の容量電圧Ｖst(-)が印加されている。一方、偶数行目のセレクタ１３４における入力端Ａには、低位側の容量電圧Ｖst(-)が印加され、その入力端Ｂには、高位側の容量電圧Ｖst(+)が印加されている。
すなわち、奇数行のセレクタ１３４と、偶数行のセレクタ１３４とでは、入力端Ａ、Ｂに印加されている容量電圧が、互いに入れ替えられた関係となっている。
【００３５】
一方、Ｘ側に着目すると、デコーダ（図２において「Ｄｅｃ」と表記）１６０は、信号ＰＳおよび信号Ｃsetを解読して、図３（ａ）における真理値表に対応した論理レベルとなる信号Ｃsetlを出力するものである。
また、インバータ１６２は、信号Ｃsetlの論理レベルを反転して、信号／Ｃsetl（「／」は反転を示す）として出力するものである。なお、図３（ｂ）は、信号ＰＳおよび信号Ｃsetを入力とし、出力を信号／Ｃsetlとした場合の真理値表である。
【００３６】
ここで、信号ＰＳは、液晶容量への書込極性を指示する信号であり、その論理レベルがＨレベルであれば、正極性書込を指示する一方、その論理レベルがＬレベルであれば、負極性書込を指示するものである。本実施形態において、信号ＰＳは、図８または図１０に示されるように１水平走査期間（１Ｈ）毎に論理レベルが反転する。さらに、信号ＰＳの論理レベルは、同一の水平走査期間についてみた場合、１垂直走査期間毎でも反転する（図８の括弧書参照）。すなわち、本実施形態では、走査線１１２毎に極性反転（行反転）が行われる構成となっている。
また、信号Ｃsetは、図１０に示されるように、１水平走査期間（１Ｈ）のうち、走査信号Ｙｓ１、Ｙｓ２、…、ＹｓｍがＨレベルになる直前期間において、Ｌレベルになり、その他の期間ではＨレベルになるものである。
【００３７】
なお、本実施形態において、画素１２０または液晶容量について極性反転とは、液晶容量の他端たる対向電極１０８への印加電圧ＬＣcomを基準として、液晶容量の一端たる画素電極１１８の印加電圧を交流反転させることをいう。
ただし、本実施形態では、ＴＦＴ１１６のオンによって画素電極１１８に印加された電圧が、対向電極１０８への印加電圧ＬＣcomよりも低くても、後述するように、ＴＦＴ１１６のオフ後に、画素電極１１８の電圧が高位側にシフトして、結果的にＬＣcomよりも高くなる場合がある。すなわち、本実施形態では、ＬＣcomよりも低い電圧がデータ線１１４に印加されても、その電圧は、正極性書込に対応している場合がある。
反対に、本実施形態では、ＴＦＴ１１６のオンにより画素電極１１８に印加された電圧が、ＬＣcomよりも高くても、ＴＦＴ１１６のオフ後に、画素電極１１８の電圧が低位側にシフトして、結果的にＬＣcomよりも低くなる場合がある。すなわち、本実施形態では、ＬＣcomよりも高い電圧がデータ線１１４に印加されても、その電圧は、負極性書込に対応している場合がある。
【００３８】
次に、デコーダ１７２は、信号ＰＳおよび信号Ｃsetを解読して、図４に示されるデコード結果に応じた電圧信号を、階調信号Ｖdac１として第１の給電線１７５に供給するものである。ここで、階調信号Ｖdac１が取り得る電圧は、Ｖsw(+ )、Ｖck(+)、Ｖsk(-)、Ｖcw(-)のいずれかであるので、これら４つの電圧が、デコーダ１７２の入力端に電圧信号群Ｖset１として印加されている。
続いて、デコーダ１７４は、信号ＰＳおよび信号Ｃsetを解読して、図５に示されるデコード結果に応じた電圧信号を、階調信号Ｖdac２として第２の給電線１７７に供給するものである。ここで、階調信号Ｖdac２が取り得る電圧は、Ｖsk(+)、Ｖcw(+)、Ｖsw(-)、Ｖck(-)のいずれかあるので、これら４つの電圧が、デコーダ１７４の入力端に電圧信号群Ｖset２として印加されている。なお、階調信号Ｖdac１、Ｖdac２が取り得る電圧については、後述することにする。
【００３９】
一方、シフトレジスタ１５０は、図９に示されるように、転送開始パルスＤＸを、クロック信号ＣＬＸの立ち上がり及び立ち下がりで順番にシフトして、互いに排他的にアクティブレベル（Ｈレベル）となるサンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎを、それぞれ出力するものである。ここで、サンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎは、互いに重複しないように、順次アクティブレベル（Ｈレベル）になる。
【００４０】
さて、シフトレジスタ１５０の出力側には、第１のサンプリングスイッチ１５２が、データ線１１４の列毎に対応して設けられている。このうち、一般的にｊ（ｊは、１≦ｊ≦ｎを満たす整数）列目に対応する第１のサンプリングスイッチ１５２は、サンプリング制御信号ＸｓｊがＨレベルになるとオンして、階調データＤａｔａをサンプリングするものである。
ここで、階調データＤａｔａは、画素１２０の階調（濃度）を指示する４ビットのディジタルデータであって、実装端子１０７（図１（ａ）または同図（ｂ）参照）を介して、図示せぬ外部回路から、クロック信号ＣＬＸに同期して供給される。このため、本実施形態に係る液晶表示装置にあって、画素１２０は、４ビットの階調データＤａｔａにしたがって１６（＝２⁴）階調の表示を行うことになる。
【００４１】
なお、説明の便宜上、階調データＤａｔａのうち、最上位ビットをＤ３と表記し、その次位ビットをＤ２と表記し、さらにその次位ビットをＤ２と表記し、最下位ビットをＤ０と表記する。
また、図２において、シフトレジスタ１３０、フリップフロップ１３２およびセレクタ１３４は、画素１２０の配列領域に対して左方のみに配列しているが、実際には、図１に示されるように、画素１２０の配列に対し左右対称に配置して、左右の両側からそれぞれ走査線１１２および容量線１１３を駆動する構成となっている。
【００４２】
＜１−１−１：Ｄ／Ａ変換器群の詳細＞
次に、図２におけるＤ／Ａ変換器群１８０は、１列目、２列目、３列目、…、ｎ目に対応する第１のサンプリングスイッチ１５２によってそれぞれサンプリングされた階調データＤａｔａを、それぞれアナログ信号に変換して、データ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力するものである。
ここで、本実施形態におけるＤ／Ａ変換器群１８０にあっては、各列に対応する構成が互いに同一であるので、一般的にｊ列目に対応した構成について代表して説明することにする。図６は、Ｄ／Ａ変換器群１８０のうち、ｊ列目と、これに隣接する（ｊ＋１）列目との２列分のほか、第１のサンプリングスイッチ１５２を含めた構成を示すブロック図である。
【００４３】
この図において、ｊ列目に対応する第１のラッチ回路１８０２は、同じくｊ列目に対応する第１のサンプリングスイッチ１５２によってサンプリングされた階調データＤａｔａのビットＤ０〜Ｄ３を、それぞれラッチするものである。
続いて、ｊ列目に対応する第２のサンプリングスイッチ１８０４は、ｊ列目に対応する第１のラッチ回路１８０２によってラッチされた階調データＤａｔａのビットＤ０〜Ｄ３を、ラッチパルスＬＡＴがアクティブレベル（Ｈレベル）になったときに、それぞれサンプリングするものである。
さらに、ｊ列目に対応する第２のラッチ回路１８０６は、同じくｊ列目に対応する第２のサンプリングスイッチ１８０４によってサンプリングされた階調データＤａｔａのビットＤ０〜Ｄ３を、それぞれラッチするものである。
【００４４】
次に、第２のラッチ回路１８０６によってラッチされたビットのうち、下位３ビットＤ０、Ｄ１、Ｄ２が供給される信号線は、それぞれスイッチＳＷ０、ＳＷ１、ＳＷ２の制御端に接続されている。これらのスイッチＳＷ０、ＳＷ１、ＳＷ２（第２のスイッチ）は、第２のラッチ回路１８０６によってラッチされたビットが「１」（Ｈレベル）であればオンするものである。
【００４５】
一方、第２のラッチ回路１８０６によってラッチされたビットのうち、最上位ビットＤ３を供給する信号線は、スイッチ１８１４の入力端とインバータ１８１２の入力端とに接続され、さらにインバータ１８１２の出力端は、スイッチ１８１６の入力端に接続されている。そして、スイッチ１８１４、１８１６の出力端は、ノードＰに共通接続されている。ここで、スイッチ１８１４の制御端は、信号Ｃsetlが供給される信号線に接続される一方、スイッチ１８１６の制御端は、信号／Ｃsetlが供給される信号線に接続されている。
【００４６】
本実施形態におけるスイッチ１８１４、１８１６の各々は、それぞれ制御端に供給される信号がＨレベルであればオンするものである。信号／Ｃsetlは、信号Ｃsetlの論理レベルをインバータ１６２により反転したものであるから、スイッチ１８１４、１８１６は、互いに排他的にオンオフすることになる。
したがって、ノードＰの論理レベルは、信号ＣsetlがＨレベルになってスイッチ１８１４がオンする場合（信号／ＣsetlがＬレベルになってスイッチ１８１６がオフする場合）では、第２のラッチ回路１８０６によってラッチされた最上位ビットＤ３を正転したものとなる一方、信号／ＣsetlがＨレベルになってスイッチ１８１６がオンする場合（信号Ｃse tlがＬレベルになってスイッチ１８１４がオフする場合）では、ラッチされた最上位ビットＤ３を反転したものとなる。
【００４７】
続いて、ノードＰは、スイッチ１８２４の制御端とインバータ１８２２の入力端とに接続され、さらにインバータ１８２２の出力端は、スイッチ１８２６の制御端に接続されている。そして、スイッチ１８２４、１８２６の出力端は、ノードＱに共通接続されている。
ここで、スイッチ１８２４の入力端は、階調信号Ｖdac２が供給される第２の給電線１７７に接続される一方、スイッチ１８２６の入力端は、階調信号Ｖdac１が供給される第１の給電線１７５に接続されている。
本実施形態におけるスイッチ１８２４、１８２６の各々は、それぞれ制御端に供給される信号がＨレベルであればオンするものである。スイッチ１８２６の制御端に供給される信号は、スイッチ１８２４の制御端に供給される信号の論理レベルをインバータ１８２２により反転したものであるから、スイッチ１８２４、１８２６は、互いに排他的にオンオフすることになる。
よって、ノードＰがＨレベルであれば、スイッチ１８２４がオンし、スイッチ１８２６がオフするので、ノードＱは、階調信号Ｖdac２が取る電圧になり、また、ノードＰがＬレベルであれば、スイッチ１８２４がオフし、スイッチ１８２６がオンするので、ノードＱは、階調信号Ｖdac１が取る電圧になる。
【００４８】
すなわち、インバータ１８１２、１８２２、スイッチ１８１４、１８１６、１８２４、１８２６の全体により、走査線１１２がＨレベルになる前に第１の給電線１７５または第２の給電線１７７のいずれか一方を、書込極性および上位ビットｄ３に応じて選択し、この後、走査線１１２がＨレベルになると、第１の給電線１７５または第２の給電線１７７のいずれか他方を選択して、ノードＱに印加するセレクタとして機能することになる。
【００４９】
次に、ノードＱは、ビット容量１８３０の一端と、ビット容量１８３１の一端と、ビット容量１８３２の一端と、スイッチＳＷ３の入力端とに共通接続されている。このうち、スイッチ（第１のスイッチ）ＳＷ３は、その制御端に供給される信号ＳsetがＨレベルであればオンするものである。さらに、ビット容量１８３０の他端は、スイッチＳＷ０の入力端に接続され、ビット容量１８３１の他端は、スイッチＳＷ１の入力端に接続され、ビット容量１８３２の他端は、スイッチＳＷ２の入力端に接続されている。
ここで、信号Ｓsetは、信号Ｃsetとは論理レベルが反転した関係にある。また、ビット容量１８３０の容量サイズをＣdacとすれば、ビット容量１８３１の容量サイズは２・Ｃdacであり、ビット容量１８３２の容量サイズは４・Ｃdacである。すなわち、ビット容量１８３０、１８３１、１８３２の容量サイズは、階調データＤａｔａのビットＤ０、Ｄ１、Ｄ２の重みに対応して１：２：４になっている。
そして、スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３の各々における出力端が、ｊ列目のデータ線１１４に共通接続されている。なお、データ線１１４の各々には、容量サイズがＣslnである容量１８５０が寄生している。
【００５０】
＜１−１−２：Ｄ／Ａ変換の原理等＞
次に、このような構成を列毎に備えるＤ／Ａ変換器群１８０のＤ／Ａ変換原理について説明する。Ｄ／Ａ変換器群１８０において一般的にｊ列目に対応する構成は、プリセット期間において、最上位ビットＤ３に対応した電荷を、ｊ列目のデータ線１１４に寄生する容量１８５０に蓄積する一方、セット期間において、下位ビットＤ０、Ｄ１、Ｄ２に応じた電荷を、ビット容量１８３０、１８３１、１８３２に蓄積すると同時に、これら電荷を、容量１８５０に蓄積された電荷と均等化させることによって、ｊ列目のデータ線１１４における電圧を階調データＤａｔａに対応させるものである。
【００５１】
詳細には、第１に、信号ＳsetがＨレベルになるプリセット期間において、ノードＱをプリセット電圧Ｖsにすると、ＳＷ３のオンによって、寄生容量１８５０には、該電圧Ｖsに応じた電荷が蓄積される。一方、ビットＤ０、Ｄ１、Ｄ２の各々に応じてスイッチＳＷ０、ＳＷ１、ＳＷ２がオンオフする。この際、ビット容量１８３０、１８３１、１８３２のうち、オンしたスイッチに接続されたビット容量の両端は短絡状態になるので、当該ビット容量の蓄電される電荷はゼロクリアされる。
第２に、信号ＳsetがＬレベルになる一方、信号ＣsetがＨレベルになるセット期間において、ノードＱをセット電圧Ｖcにする。これにより、スイッチＳＷ３がオフするとともに、ビット容量１８３０、１８３１、１８３２のうち、オンしたスイッチに接続された容量には、電圧Ｖcに応じた電荷蓄積されるが、該容量とデータ線１１４とは接続状態にあるので、該容量に蓄積された電荷と、データ線１１４の寄生容量１８５０に蓄積された電荷とが均等化される。
【００５２】
ここで、下位ビットＤ０、Ｄ１、Ｄ２で表される十進値をＮとすると、スイッチＳＷ３のオフ後においてデータ線１１４に印加される電圧Ｖは、次の式(1)で表すことができる。
Ｖ＝（Ｎ・Ｃdac・Ｖc＋Ｃsln・Ｖs）／（Ｎ・Ｃdac＋Ｃsln）…(1)
式(1)にあって、ある一つの液晶表示装置において、容量Ｃdac、Ｃslnについては定数として設計されるが、プリセット電圧Ｖs、セット電圧Ｖcについては変数として扱うことができる。
【００５３】
そこで、正極性書込に対応し、かつ、最上位ビットＤ３が「０」である場合に、第１の電圧Ｖsw(+)をプリセット電圧Ｖsとして選択し、電圧Ｖsw(+)よりも高位の第４の電圧Ｖcw(+)をセット電圧Ｖcとして選択する。この選択では、電圧Ｖは、図７において特性Ｗt(+)で示されるように、電圧Ｖsw(+)を起点として十進値Ｎが大きくなるにつれて上昇するが、その変化率は鈍化している。これは、実際の液晶表示装置では、Ｃdac≦Ｃslnになるためである。
【００５４】
次に、正極性書込に対応し、かつ、最上位ビットＤ３が「１」である場合に、第３の電圧Ｖsk(+)をプリセット電圧Ｖsとして選択し、電圧Ｖsk(+)よりも低位の第２の電圧Ｖck(+)をセット電圧Ｖcとして選択する。この選択では、電圧Ｖは、図７において特性Ｂk(+)で示されるように、電圧Ｖsk(+)を起点として十進値Ｎが大きくなるにつれて低下するが、その変化率は鈍化している。さらに、この選択においては、階調データＤａｔａにおけるビットＤ０、Ｄ１、Ｄ２、Ｄ３が取り得る内容と階調値とを図７に示されるように対応付けたときに、特性Ｂk(+)が特性Ｗt(+)と連続するように、電圧Ｖsk(+)、Ｖck(+)が設定される。
【００５５】
結局、正極性書込において、階調データＤａｔａに対する電圧Ｖの特性は、特性Ｗt(+)と特性Ｂk(+)とを併せたものとなる。ここで、電圧Ｖの特性は、階調値に対して、液晶容量の駆動に適した電圧に変換するガンマ変換を模倣しているので、アナログ変換の際にガンマ変換についても同時に実行されることになる。
【００５６】
一方、液晶に直流成分が印加されると、液晶の組成が変化する結果、いわゆる焼き付きやフリッカ等が発生して表示品位が低下するので、液晶容量については交流駆動が原則である。本実施形態では、液晶容量の他端たる対向電極１０８への電圧ＬＣcomが時間的に一定であるので、ＬＣcomを基準として、液晶容量の一端たる画素電極１１８に印加する電圧を、一定周期毎に反転する必要がある。
【００５７】
この負極性書込を行う場合には、正極性書込に対応する特性Ｗt(+)と特性Ｂk(+)とを、ＬＣcomを基準として反転させた特性を用いる必要がある。
このような反転特性を得るためには、負極性書込に対応し、かつ、最上位ビットＤ３が「０」である場合に、第７の電圧Ｖsw(-)をプリセット電圧Ｖsとして選択し、電圧Ｖsw(-)よりも低位の第６の電圧Ｖcw(-)をセット電圧Ｖcとして選択する。この選択による特性Ｗt(-)は、正極性書込に対応する特性Ｗt(+)を、ＬＣcomを基準として反転したものとなる。ここで、Ｖsw(-)、Ｖcw(-)の各々は、ＬＣcomを基準として、それぞれＶsw(+)、Ｖcw(+)を反転したものである。ただし、ＴＦＴ１１６におけるしきい値特性等についてまで考慮するときには、反転における基準としてＬＣcomが用いられずに、ＬＣcomの近傍する別途の電位が反転における基準として用いられる。
【００５８】
また、負極性書込に対応し、かつ、最上位ビットＤ３が「１」である場合に、第５の電圧Ｖsk(-)をプリセット電圧Ｖsとして選択し、電圧Ｖsk(-)よりも高位の第８の電圧Ｖck(-)をセット電圧Ｖcとして選択する。この選択による特性Ｂk(-)は、正極性書込に対応する特性Ｂk(+)とを、ＬＣcomを基準として反転したものとなる。ここで、Ｖsk(-)、Ｖck(-)の各々は、ＬＣcomを基準として、それぞれＶsk(+)、Ｖck(+)を反転したものである。
【００５９】
このように本実施形態では、プリセット電圧Ｖsおよびセット電圧Ｖcの組として４組用意するとともに、書込極性および最上位ビットＤ３に応じて、いずれかの１組を選択することによって、図７に示されるようなＤ／Ａ変換特性が得られることになる。
【００６０】
＜１−２：Ｙ側の動作＞
次に、上述した構成に係る液晶表示装置の動作のうち、Ｙ側の動作について説明する。ここで、図８は、この液晶表示装置におけるＹ側の動作を説明するためのタイミングチャートである。
この図に示されるように、１垂直走査期間（１Ｆ）の最初に供給される転送開始パルスＤＹが、シフトレジスタ１３０（図２参照）により、クロック信号ＣＬＹの立ち上がり及び立ち下がりにしたがってシフトされるとともに、そのパルス幅が狭められて、１水平走査期間１Ｈ毎にＨレベルになる走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍとして出力される。
【００６１】
ここで、１垂直走査期間（１Ｆ）において、信号ＦＬＤがＨレベルであり、かつ、走査信号Ｙｓ１がＨレベルになったときに、信号ＰＳはＨレベルになるとする（１行目の走査線１１２に位置する画素１２０に対して正極性書込が指示されるものとする）と、この後、走査信号Ｙｓ１の立ち下がりにおいて、１行目のフリップフロップ１３２は、当該信号ＦＬＤをラッチする。
このため、１行目のフリップフロップ１３２による選択制御信号Ｃｓ１は、走査信号Ｙｓ１が立ち下がると（すなわち、１行目に位置する画素１２０のＴＦＴ１１６がオフすると）、Ｈレベルに遷移する結果、１行目のセレクタ１３４は、その入力端Ａを選択するので、１行目の容量線１１３に供給される容量スイング信号Ｙｃ１は、高位側の容量電圧Ｖst(+)になる。
すなわち、走査信号Ｙｓ１がＨレベルになって、正極性書込が指示された後、当該走査信号Ｙｓ１がＬレベルに立ち下がると、容量スイング信号Ｙｃ１が、高位側の容量電圧Ｖst(+)に遷移する。
【００６２】
次に、走査信号Ｙｓ２がＨレベルになったときに、信号ＰＳはＬレベルに反転する（２行目の走査線１１２に位置する画素１２０に対して負極性書込が指示される）。この後、走査信号Ｙｓ２の立ち下がりにおいて、２行目のフリップフロップ１３２が当該信号ＦＬＤをラッチするので、選択制御信号Ｃｓ２は、走査信号Ｙｓ２の立ち下がると（すなわち、２行目に位置する画素１２０のＴＦＴ１１６がオフすると）、Ｈレベルに遷移する結果、２行目のセレクタ１３４は、その入力端Ａを選択する。
ただし、偶数行のセレクタ１３４は、奇数行のセレクタ１３４とは、入力端Ａ、Ｂに供給されている容量電圧が、互いに入れ替えられているので（図２参照）、２行目の容量線１１３に供給される容量スイング信号Ｙｃ２は、走査信号Ｙｓ２の立ち下がりにおいて、低位側の容量電圧Ｖst(-)になる。
すなわち、走査信号Ｙｓ２がＨレベルになって、負極性書込が指示された後、当該走査信号Ｙｓ２がＬレベルに立ち下がると、容量スイング信号Ｙｃ２が、低位側の容量電圧Ｖst(-)に遷移する。
【００６３】
以下同様な動作が、３行目、４行目、５行目、…、ｍ行目のフリップフロップ１３２およびセレクタ１３４において繰り返し行われることになる。すなわち、信号ＦＬＤがＨレベルである１垂直走査期間（１Ｆ）において、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルになると、ｉが奇数であれば、正極性書込が指示され、この後、当該走査信号ＹｓｉがＬレベルに立ち下がると、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉは、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する一方、ｉが偶数であれば、負極性書込が指示され、この後、当該走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉは、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移することになる。
【００６４】
なお、次の垂直走査期間では、信号ＦＬＤはＬレベルになる。このため、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルからＬレベルになったとき、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉは、ｉが奇数であれば、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移する一方、ｉが偶数であれば、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移することになる。
ただし、信号ＰＳの論理レベルも反転するので、正極性書込が指示された後、走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉは、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する一方、負極性書込が指示された後、走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉが、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移する点に変わりはない。
【００６５】
＜１−３：Ｘ側の動作＞
次に、液晶表示装置の動作のうち、Ｘ側の動作について説明する。ここで、図９および図１０は、この液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。
【００６６】
まず、図９において、１行目の走査信号Ｙｓ１がＨレベルになる期間を含む１水平走査期間（図において▲１▼で示される期間）について着目すると、当該１水平走査期間に先んじて、１行１列、１行２列、…、１行ｎ列の画素に対応する階調データＤａｔａが順番に供給される。このうち、１行１列の画素に対応する階調データＤａｔａが供給されるタイミングにおいて、シフトレジスタ１５０から出力されるサンプリング制御信号Ｘｓ１がＨレベルになると、１列目に対応する第１のサンプリングスイッチ１５２のオンにより、当該階調データが、同じく１列目に対応する第１のラッチ回路１８０２にラッチされる。
【００６７】
次に、１行２列の画素に対応する階調データＤａｔａが供給されるタイミングにおいて、サンプリング制御信号Ｘｓ２がＨレベルになると、２列目に対応する第１のサンプリングスイッチ１５２のオンにより、当該階調データが、同じく２列目に対応する第１のラッチ回路１８０２にラッチされ、以下同様にして、１行ｎ列の画素に対応する階調データＤａｔａが、ｎ列目に対応する第１のラッチ回路１８０２にラッチされる。これにより、１行目に位置するｎ個の画素に対応する階調データＤａｔａが、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にそれぞれラッチされることになる。
【００６８】
続いて、ラッチパルスＬＡＴが出力されると（その論理レベルがＨレベルになると）、それぞれ各列に対応する第１のラッチ回路１８０２にそれぞれラッチされた階調データＤａｔａが、第２のサンプリングスイッチ１８０４のオンにより、それぞれに対応する列の第２のラッチ回路１８０６に、一斉にラッチされることになる。
【００６９】
そして、１列目、２列目、…、ｎ列目に対応する第２のラッチ回路１８０６にそれぞれラッチされた階調データＤａｔａが、それぞれに対応する列のＤ／Ａ変換によって、信号ＰＳの論理レベルに対応する極性側のアナログ信号に変換されて、データ信号Ｓ１、Ｓ２、…、Ｓｎとして出力される。
【００７０】
ここで、信号ＰＳがＨレベルである１水平走査期間（１Ｈ）において、Ｄ／Ａ変換器群１８０でのＤ／Ａ変換動作について説明する。なお、このＤ／Ａ変換動作は、１列目からｎ列目までの各列において一斉に行われるが、便宜上、代表してｊ列目の動作を説明することにする。
【００７１】
はじめに、図１０において、信号ＰＳがＨレベルになる１水平走査期間（図１０において▲１▼で示される期間：この期間は図９における期間▲１▼に対応している）について着目する。
まず、１水平走査期間の最初のプリセット期間では、信号ＣsetがＬレベルになる。このため、信号Ｃsetlは、デコーダ１６０による解読にしたがってＨレベルになり、信号Ｃsetlは、インバータ１６２の反転によりＬレベルになる。よって、図６において、スイッチ１８１４がオンし、スイッチ１８１６がオフする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読にしたがってＶsw(+)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読にしたがってＶsk(+ )になる。
【００７２】
また上述したように、信号Ｓsetは、信号Ｃsetとは論理レベルが反転した関係にあるので、信号ＣsetがＬレベルになると、信号ＳsetがＨレベルになる。このため、プリセット期間では、図６において、スイッチＳＷ３がオンする。一方、第２のラッチ回路１８０６は、階調データＤａｔａの各ビットＤ０、Ｄ１、Ｄ２、Ｄ３をラッチしているので、スイッチＳＷ０、ＳＷ１、ＳＷ２が、これらのラッチ結果に応じてオンオフする。例えば、階調ＤａｔａのビットＤ０が「１」であり、ビットＤ１が「０」であり、ビットＤ２が「１」であるとすると、スイッチＳＷ０、ＳＷ２がオンし、ＳＷ１はオフする。
さらに、ビットＤ３が「０」であるとすると、スイッチ１８１４のオンによって、ノードＰは、ビットＤ３の「０」に対応してＬレベルになる。このため、スイッチ１８２４がオフし、スイッチ１８２６がオンするので、ノードＱは、階調信号Ｖdac１の電圧であるＶsw(+)になる。
したがって、図１１（ａ）に示されるように、データ線１１４の寄生容量１８５０には、スイッチＳＷ３のオンによって電圧Ｖsw(+)に対応した電荷が蓄積される。一方、スイッチＳＷ０のオンによって両端が短絡状態になったビット容量１８３０には、蓄積されていた電荷がゼロクリアされる。同様に、スイッチＳＷ２のオンによって両端が短絡状態になったビット容量１８３２でも、蓄積されていた電荷がゼロクリアされる。
【００７３】
次に、図１０において、信号ＰＳがＨレベルである期間のうち、信号ＣsetがＨレベルになるセット期間では、信号ＣsetlはＬレベルになり、信号ＣsetlはＨレベルになる。このため、図６においてスイッチ１８１４がオフし、スイッチ１８１６がオンして、オンオフの関係が切り替わるので、ノードＰは、インバータ１８１２の反転結果たるＨレベルになる。
一方、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読にしたがってＶck(+)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読にしたがってＶcw(+)になる。ここで、ノードＰがＨレベルに遷移したことによって、スイッチ１８２４、１８２６におけるオンオフの関係も切り替わるので、ノードＱは、階調信号Ｖdac２の電圧であるＶcw(+)になる。
さらに、図１０に示されるように、信号Ｃs etがＨレベルになると、信号ＳsetがＬレベルになるので、このセット期間では、スイッチＳＷ３がオフする。
したがって、図１１（ｂ）に示されるように、ビット容量１８３０、１８３２には、それぞれ電圧Ｖcw(+)に応じた電荷が蓄積されることになる。
【００７４】
ただし、スイッチＳＷ０、ＳＷ２はオンのままであるので、図１１（ｃ）に示されるように、電荷が、ビット容量１８３０、１８３２から寄生容量１８５０に受け渡される。そして、これら容量における電位差がなくなると、電荷の受け渡しが終了するので、各容量における充電電圧（データ線の電圧）は、定常的には、正極性書込であって、階調データＤａｔａ（０１０１）に対応する電圧Ｖ5(+)になる（図７、図１１（ｃ）参照）。
【００７５】
なお、信号ＰＳがＨレベルである期間のうち、信号ＣsetがＬレベルであるプリセット期間において、ビットＤ３が「１」であれば、ノードＰはＨレベルになるので、スイッチ１８２４がオンする結果、ノードＱは、階調信号Ｖdac２の電圧であるＶsk(+)になる。このため、図１２（ａ）に示されるように寄生容量１８５０には、Ｖsk(+)に応じた電荷が蓄積される。
この後、信号ＣsetがＨレベルになるセット期間では、ノードＰはＬレベルになるので、スイッチ１８２６がオンする結果、ノードＱは、階調信号Ｖdac１の電圧であるＶck(+)になる。このため、図１２（ｂ）に示されるように、ビット容量１８３０、１８３２には、それぞれ電圧Ｖck(+)に応じた電荷が蓄積されると同時に、電荷が、図１２（ｃ）に示されるように、寄生容量１８５０から、ビット容量１８３０、１８３２に受け渡される。そして、これら容量における電位差がなくなると、電荷の受け渡しが終了するので、データ線の電圧は、定常的には、正極性書込であって、階調データＤａｔａ（１１０１）に対応する電圧Ｖ10(+)になる（図７、図１２（ｃ）参照）。
【００７６】
結局、信号ＰＳがＨレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間では、データ信号Ｓｊは、ビットＤ３が「０」であれば電圧Ｖsw(+)となり、ビットＤ３が「１」であれば電圧Ｖsk(+)となる。この後、信号ＣsetがＨレベルになるセット期間では、データ信号Ｓｊは、電圧Ｖsw(+)から電圧Ｖsk(+)までの範囲において、階調データＤａｔａに対応し、かつ、正極側書込に対応したものとなる。
そして、セット期間に、１行目の走査線１１２に供給される走査信号Ｙｓ１がＨレベルになるので、１行目の画素１２０においては、ＴＦＴ１１６のオンによって画素電極１１８に、正極性書込に対応した電圧のデータ信号Ｓ１、Ｓ２、…、Ｓｎが各列において印加されることになる。
【００７７】
続いて、２行目の走査信号Ｙｓ２がＨレベルになる期間を含む１水平走査期間（図９および図１０において▲２▼で示される期間）について着目すると、当該１水平走査期間に先んじて、２行１列、２行２列、…、２行ｎ列の画素に対応する階調データＤａｔａが順番に供給されて、前の１水平走査期間▲１▼とほぼ同様な動作が実行される。
すなわち、第１に、サンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎが順番にＨレベルになると、２行１列、２行２列、…、２行ｎ列の画素に対応する階調データＤａｔａが、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にそれぞれにラッチされ、この後、第２に、ラッチパルスＬＡＴの出力により、ラッチされた階調データＤａｔａが、対応する列の第２のラッチ回路１８０６に一斉にラッチされて、第３に、このラッチ結果に対応してアナログ変換されたデータ信号Ｓ１、Ｓ２、…、Ｓｎが出力される。
【００７８】
ただし、この水平走査期間▲２▼では、信号ＰＳがＬレベルであるので、信号ＣsetがＬレベルであるプリセット期間では、信号ＣsetlはＬレベルになり、信号Ｃsetlは、インバータ１６２の反転によりＨレベルになる。よって、図６においてスイッチ１８１４がオフし、スイッチ１８１６がオンする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読によって電圧Ｖsk(-)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読によって電圧Ｖsw(-)になる。
【００７９】
このため、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間においては、ビットＤ３が「０」であれば、ノードＰがＨレベルになるので、スイッチ１８２４がオンし、スイッチ１８２６がオフし、また、信号ＳsetがＨレベルになることによりスイッチＳＷ３がオンする。この結果、寄生容量１８５０に対する充電は、階調信号Ｖdac２の電圧Ｖsw(-)にて行われることになる。
一方、ビットＤ３が「１」であれば、ノードＰがＬレベルになるので、スイッチ１８２４がオフし、スイッチ１８２６がオンし、また、信号ＳsetがＨレベルになることによりスイッチＳＷ３がオンする。この結果、寄生容量１８５０に対する充電は、階調信号Ｖdac１の電圧Ｖsk(-)にて行われることになる。
【００８０】
この後、信号ＣsetがＨレベルになるセット期間では、信号ＣsetlはＨレベルになり、信号ＣsetlはＬレベルになるので、スイッチ１８１４がオンし、スイッチ１８１６がオフする。また、信号Ｃse tがＨレベルである期間においては、信号ＳsetがＬレベルになるので、スイッチＳＷ３がオフする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、電圧Ｖcw(-)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、電圧Ｖck(-)になる。
このため、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＨレベルであるセット期間においては、ビットＤ３が「０」であれば、ノードＰがＬレベルになるので、スイッチ１８２４がオフし、スイッチ１８２６がオンする。この結果、ノードＱは、階調信号Ｖdac１の電圧Ｖcw(-)になる。
よって、ビット容量１８３０、１８３１、１８３２のうち、対応するビットが「１」であるものには、電圧Ｖcw(-)に応じた電荷が蓄積されると同時に、寄生容量１８５０に対し電圧Ｖsw(-)に応じて蓄積された電荷と均等化される。
【００８１】
一方、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＨレベルであるセット期間において、ビットＤ３が「１」であれば、ノードＰがＨレベルになるので、スイッチ１８２４がオンし、スイッチ１８２６がオフする。この結果、ノードＱは、階調信号Ｖdac２の電圧Ｖck(-)になる。
よって、ビット容量１８３０、１８３１、１８３２のうち、対応するビットが「１」であるものには、電圧Ｖck(-)に応じた電荷が蓄積されると同時に、寄生容量１８５０に対し電圧Ｖsk(-)蓄積された電荷と均等化される。
【００８２】
結局、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間では、データ信号Ｓｊは、ビットＤ３が「０」であれば電圧Ｖsw(-)となり、ビットＤ３が「１」であれば電圧Ｖsk(-)となる。この後、信号ＣsetがＨレベルになるセット期間では、データ信号Ｓｊは、電圧Ｖsw(-)から電圧Ｖsk(-)までの範囲において、階調データＤａｔａに対応し、かつ、負極側書込に対応したものとなる。
そして、信号ＣsetがＨレベルになるセット期間に、２行目の走査線１１２に供給される走査信号Ｙｓ２がＨレベルになるので、２行目の画素１２０においては、ＴＦＴ１１６のオンによって画素電極１１８に、負極性書込に対応した電圧のデータ信号Ｓ１、Ｓ２、…、Ｓｎが各列において印加されることになる。
【００８３】
以下、同様な動作が、１水平走査期間毎に、繰り返して実行されることになる。すなわち、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルになる１水平走査期間に先んじて、ｉ行１列、ｉ行２列、…、ｉ行ｎ列の画素に対応する階調データＤａｔａが順番に供給されて、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にラッチされ、この後、ラッチパルスＬＡＴの出力により、対応する列の第２のラッチ回路１８０４に一斉にラッチされて、それぞれに対応する列においてＤ／Ａ変換されて、信号ＰＳの論理レベルに対応する極性側のアナログ信号に変換されて、データ信号Ｓ１、Ｓ２、…、Ｓｎとして出力される。
この際、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧は、ｉが奇数であれば、信号ＰＳがＨレベルとなるので、正極性書込に対応したものとなる一方、ｉが偶数であれば、信号ＰＳがＬレベルとなるので、負極性書込に対応したものとなる。
【００８４】
なお、次の垂直走査期間では、同様な動作が実行されるが、信号ＰＳは、同一の水平走査期間についてみた場合、１垂直走査期間毎に反転するので、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧は、ｉが奇数であれば、負極性書込に対応したものとなる一方、ｉが偶数であれば、正極性書込に対応したものとなる。
【００８５】
＜１−４：蓄積容量および液晶容量における動作＞
続いて、上述したようなＹ側およびＸ側の動作が行われた場合に、蓄積容量および液晶容量における動作について説明する。図１３（ａ）、図１３（ｂ）および図１３（ｃ）の各々は、これらの容量における電荷の蓄積動作を説明するための図である。
なお、これらの図の左方における２つの升は、それぞれ蓄積容量および液晶容量を示している。詳細には、升の底面積が、それぞれ蓄積容量Ｃ_stg（１１９）および液晶容量Ｃ_LCの大きさを示し、升に溜められた水が電荷を示し、その高さが電圧を示している。
【００８６】
ここで、説明の便宜上、ｉ行ｊ列に位置する画素１２０において、正極性書込を行う場合を例にとって説明する。まず、走査信号ＹｓｉがＨレベルになると、当該画素のＴＦＴ１１６がオンするので、図１３（ａ）に示されるように、当該画素の蓄積容量Ｃ_stgおよび液晶容量Ｃ_LCには、データ線Ｓｊの電圧に応じた電荷が蓄積される。この際、蓄積容量Ｃ_stgおよび液晶容量Ｃ_LCにおける書込電圧をＶpとする。
【００８７】
次に、走査信号ＹｓｉがＬレベルになると、当該画素のＴＦＴ１１６がオフするとともに、正極性書込では、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉが、上述したように低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する。このため、図１３（ｂ）に示されるように、蓄積容量Ｃ_stgにおける充電電圧が、その遷移分であるＶqだけ底上げされる。ここで、Ｖq＝｛Ｖst(+)−Ｖst(-)｝である。
【００８８】
ただし、蓄積容量Ｃ_stgの一端は、画素電極１１８に接続されているので、図１３（ｃ）に示されるように、電圧が持ち上げられた蓄積容量Ｃ_stgから液晶容量Ｃ_LCに電荷が受け渡される。そして、両容量における電位差がなくなると、電荷の受け渡しが終了するので、両容量における充電電圧は、最終的に電圧Ｖrになる。この電圧Ｖrは、ＴＦＴ１１６のオフ時におけるほとんどの期間において液晶容量Ｃ_LCに印加され続けることになるので、液晶容量Ｃ_LCには、実効的に、ＴＦＴ１１６のオン時から電圧Ｖcが印加されたものとみなすことができる。
【００８９】
この電圧Ｖrは、蓄積容量Ｃ_stgおよび液晶容量Ｃ_LCを用いると、次式(2)のように表すことができる。
Ｖr＝Ｖp＋Ｖq・Ｃ_stg／（Ｃ_stg＋Ｃ_LC） ……(2)
【００９０】
さて、蓄積容量Ｃ_stgが液晶容量Ｃ_LCよりも充分に大きいのであれば、式(2)は、次式(3)のように近似される。
Ｖr＝Ｖp＋Ｖq ……(3)
すなわち、液晶容量Ｃ_LCにおける最終的な充電電圧Ｖrは、初期書込電圧Ｖpから、容量スイング信号Ｙｃｉの持ち上がり分Ｖqだけ高位側にシフトしたものとして簡略化される。
【００９１】
なお、ここでは、図１３（ｂ）および図１３（ｃ）の動作を、簡略化のために別々に説明したが、実際には、両者の動作は同時並行的に行われる。また、ここでは、正極性書込を行う場合について説明したが、負極性書込の場合に、蓄積容量Ｃ_stgが液晶容量Ｃ_LCよりも充分に大きいのであれば、液晶容量Ｃ_LCに最終的に印加される電圧Ｖrは、初期書込電圧Ｖpから容量スイング信号Ｙｃｉの遷移分Ｖpだけ、低位側にシフトすることになる。
【００９２】
すなわち、ｉ行ｊ列の画素１２０における画素電極１１８に印加される電圧Ｐｉｘ（ｉ，ｊ）は、図１４（ｂ）に示されるように、第１に、ＴＦＴ１１６のオン時に、一旦、ｊ列目のデータ線１１４に供給されるデータ信号Ｓｊの電圧になり、第２に、ＴＦＴ１１６のオフ直後に、正極性書込であれば、容量スイング信号Ｙｃｉが低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移することによって、高位側にシフトする一方、負極性書込であれば、容量スイング信号Ｙｃｉが高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移することによって、低位側にシフトすることになる。
【００９３】
実際には、蓄積容量Ｃ_stgを液晶容量Ｃ_LCよりも充分に大きくすることができず、また、液晶容量Ｃ_LCには容量サイズが充電電圧に応じて変化する特性がある。このため、Ｐｉｘ（ｉ，ｊ）は、例えばＴＦＴ１１６のオン時に正極性書込の白レベルに対応する電圧Ｖsw(+)であれば、ＴＦＴ１１６のオフ後において、容量電圧の上昇分に一致して高位にシフトするのではなく、電圧Ｖsw(+)や蓄積容量Ｃ_stg／液晶容量Ｃ_LCの容量比にも依存して、ΔＶwt(+)だけ高位にシフトすることになる。
なお、図１４（ｂ）では、第１に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に正極性書込の黒レベルに対応する電圧Ｖsk(+)であれば、ＴＦＴ１１６のオフ後において、容量電圧の上昇分や、電圧Ｖsk(+)、容量比に依存して、ΔＶbk(+)だけ高位にシフトする点、第２に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に負極性書込の白レベルに対応する電圧Ｖsw(-)であれば、ＴＦＴ１１６のオフ後において、容量電圧の下降分や、電圧Ｖsw(-)、容量比に依存して、ΔＶwt(-)だけ低位にシフトする点、および、第３に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に負極性書込の黒レベルに対応する電圧Ｖsk(-)であれば、ＴＦＴ１１６のオフ後において、容量電圧の下降分や、電圧Ｖsk(-)、容量比に依存して、ΔＶbk(-)だけ高位にシフトする点が別途示されている。
【００９４】
このように、本実施形態によれば、データ線１１４に供給されるデータ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅以上に、画素電極１１８の電圧が変位することになる。すなわち、本実施形態によれば、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅範囲が狭くても、その範囲以上に、液晶容量に印加される電圧実効値が拡大することになる。このため、従来では、データ線１１４への最終段に設けられて、データ信号の電圧を拡大するためのレベルシフタが不要となるので、その分、回路配置に余裕が生じるだけでなく、電圧拡大することに伴って消費されていた電力もなくすことができる。さらに、Ｘ側におけるシフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路をすべて低電圧で駆動することができるので、これらの回路を構成する素子（ＴＦＴ）が小さくて済む。このため、データ線１１４のピッチを、より狭くすることができるので、高精細化を図ることが容易となる。
【００９５】
さらに、本実施形態では、蓄積容量Ｃ_stgの他端を前行の走査線１１２に接続するとともに、走査線を多値で駆動する方法（例えば、特開平２−９１３号公報や、特開平４−１４５４９０号公報に記載の技術参照）と比較すると、次のような利点がある。
すなわち、走査線を多値で駆動する方法では、走査線に蓄積容量が接続される分、負荷が大きくなる。一方、一般に走査線に供給される走査信号の電圧振幅は、データ線に供給されるデータ信号の電圧振幅よりも大きい（図１４（ａ）参照）。このため、走査線を多値で駆動する方法では、負荷が付加された走査線を高電圧振幅することにより消費される電力を考えると、低消費電力化を図ることが困難である。
これに対し、本実施形態では、蓄積容量Ｃ_stg（１１９）の他端を、容量線１１３に供給される容量スイング信号によって持ち上げ、または、持ち下げることで、液晶容量に印加される電圧実効値を拡大しているので、走査線に付加される容量に変更はなく、さらに、データ信号の電圧振幅が小さく抑えられる分、走査信号の電圧振幅を小さくできるので、より低消費電力化も可能になる。
【００９６】
また、本実施形態では、対向電極の電圧を一定の期間（例えば１水平走査期間）毎にシフトする（持ち上げる、または、持ち下げる）方法と比較すると、次のような利点がある。すなわち、対向電極の電圧をシフトすると、当該対向電極に寄生するすべての容量が一斉に影響を受けるので、意外に低消費電力化を図ることができない。
これに対し、本実施形態では、容量線１１３の電圧が１水平走査期間毎に順番にシフトするだけであるので、１水平走査期間でみれば、１本の容量線１１３に寄生する容量だけが影響を受ける。このため、本実施形態によれば、対向電極の電圧をシフトする方法と比較すると、電圧のシフトにより影響を受ける容量が圧倒的に少ないので、低消費電力化において有利である。
【００９７】
くわえて、本実施形態では、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が抑えられるので、Ｄ／Ａ変換の際に必要となる８つの電圧の最大・最小の振幅についても抑えられるので、これらの電圧を生成する電源回路の負担を減らすことが可能となる。
【００９８】
ところで、本実施形態では、正極性書込に対応するＤ／Ａ変換の際、各容量への電荷の蓄積のために、上位ビットＤ３が「０」であれば、電圧Ｖsw (+)からＶcw(+)に、上位ビットＤ３が「１」であれば、電圧Ｖsk(+)からＶck(+)に、それぞれ切り替える必要がある。また、負極性書込に対応するＤ／Ａ変換の際、各容量への電荷の蓄積のために、上位ビットＤ３が「０」であれば、電圧Ｖsw(-)からＶcw(-)に、上位ビットＤ３が「１」であれば、電圧Ｖsk(-)からＶck(-)に、それぞれ切り替える必要がある。
このため単純には、電圧Ｖsw(+)、Ｖcw(+)、Ｖsw(-)、Ｖcw(-)を順に、ある１本の給電線に供給する一方、電圧Ｖsk(+)、Ｖck(+)、Ｖsk(-)、Ｖck(-)を順に、別の１本の給電線に供給しておき、書込極性や上位ビットＤ３に応じて、いすれかを選択して用いる構成が考えられる。
【００９９】
しかしながら、このような構成では、各給電線における電圧変化が大きく、該給電線に寄生する容量によって電力が無駄に消費されることになる。
この点について詳述すると、例えば、蓄積容量１１９の他端をシフトさせない場合に、ある１本の給電線に、電圧Ｖsw(+)、Ｖcw(+)、Ｖsw(-)、Ｖcw(-)を順に給電すると、図１８においてＳで示されるような電圧波形となり、別の１本の給電線に、電圧Ｖsk(+)、Ｖck(+)、Ｖsk(-)、Ｖck(-)を順に給電すると、図１８においてＴで示されるような電圧波形となる。
ここで、電圧波形Ｓでは、Ｄ／Ａ変換の際（信号ＣsetがＨレベルに遷移する際、または、信号ＳsetがＬレベルに遷移する際、すなわち、プリセット期間からセット期間に移行する際）には、図１８または図１９（Ａ）においてｃ、ｄで示されるように、また、極性反転の際（信号ＰＳがＨまたはＬレベルに遷移する際）には、図１８または図１９（Ｂ）においてｇ、ｈで示されるように、電圧変化が大きくなる。同様に、電圧波形Ｔでは、Ｄ／Ａ変換の際には、図１８または図１９（Ａ）においてａ、ｂで示されるように、また、極性反転の際には、図１８または図１９（Ｂ）においてｅ、ｆで示されるように、電圧変化が大きくなる。
【０１００】
これに対して、本実施形態では、Ｄ／Ａ変換の際や極性反転の際に、インバータ１８１２、１８２２、スイッチ１８１４、１８１６、１８２４、１８２６によって、第１の給電線１７５または第２の給電線１７７のいずれか一方から他方に給電を切り替える構成となっているので、両給電線における電圧変化が小さく抑えられる。
詳述すると、本実施形態では、第１の給電線１７５に供給される階調信号Ｖdac１の電圧波形は、Ｄ／Ａ変換の際には、図１０または図１９（Ｃ）においてＢ、Ｄで示されるように、また、極性反転の際には、図１０または図１９（Ｄ）においてＦ、Ｈで示されるように、電圧変化が小さく抑えられる。同様に、第２の給電線１７７に供給される階調信号Ｖdac２の電圧波形は、Ｄ／Ａ変換の際には、図１０または図１９（Ｃ）においてＡ、Ｃで示されるように、また、極性反転の際には、図１０または図１９（Ｄ）においてＥ、Ｇで示されるように、電圧変化が小さく抑えられる。
このため本実施形態によれば、Ｄ／Ａ変換の際に必要となる８つの電圧の最大・最小の振幅について抑えられることとあいまって、Ｄ／Ａ変換の際や極性反転の際に、第１の給電線１７５または第２の給電線１７７のいずれか一方から他方に給電を切り替える構成によって、第１の給電線１７５および第２の給電線１７７における電圧変化が小さく抑えられるので、これらの給電線に寄生する容量によって消費される電力も最小限に抑えられる結果、さらなる低消費電力化が可能になる。
【０１０１】
＜１−５：考察＞
ところで、上述したように、蓄積容量Ｃ_stgが、液晶容量Ｃ_LCよりも充分に大きいのであれば、液晶容量Ｃ_LCに最終的に印加される電圧Ｖ_rは、初期書込電圧Ｖpから、容量スイング信号Ｙｃｉの電圧遷移分（蓄積容量のおける他端の電圧遷移分）だけ、高位側または低位側にシフトしたものとして取り扱うことができる。
ただし、実際には、回路素子や配線等におけるレイアウトの制約により、蓄積容量Ｃ_stgを、液晶容量Ｃ_LCよりも数倍程度とするのが限界であるので、容量スイング信号Ｙｃｉの電圧遷移分（持ち上げまたは持ち下げ分）が、そのまま、画素電極における電圧遷移分にはならない。すなわち、容量スイング信号Ｙｃｉの電圧遷移分が、圧縮されて、画素電極１１８における電圧遷移分として反映されることになる。
【０１０２】
ここで、図１５は、この圧縮率が蓄積容量Ｃ_stg／（黒表示の）液晶容量Ｃ_LCの比率に対してどのように変化するかを、シミュレートした図である。例えば、蓄積容量のおける他端の電圧遷移分が２．０ボルトである場合に、画素電極の電圧シフト分が１．５ボルトであるとき、圧縮率は７５％となる。
この図に示されるように、蓄積容量Ｃ_stg／液晶容量Ｃ_LCの比率が大きくなるにつれて、圧縮率は、大きくなるが、やがて飽和することが判る。特に、蓄積容量Ｃ_stg／液晶容量Ｃ_LCの比率が「４」を越える付近から、圧縮率が８０％強で飽和する。ここで、蓄積容量Ｃ_stg／液晶容量Ｃ_LCの比率が「４」程度であれば、電圧振幅の減少分も約２０％弱と少なく、レイアウト的にも現実的である。
【０１０３】
ところで、電圧振幅の減少分を補償するためには、第１に、データ線１１４に供給するデータ信号の初期書込電圧の振幅を増加させることが考えられるが、これは、本発明における目的と相反することであるから、安易に採用することはできない。特に、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅を越える場合、Ｄ／Ａ変換群１８０の出力段に、その電圧振幅を拡大するためのレベルシフタが列毎に必要になるので、消費電力の大幅な削減が困難になる。換言すれば、図２に示される構成において、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅を越えないことが条件となる。
【０１０４】
一方、電圧振幅の減少分を補償するためには、第２に、容量スイング信号Ｙｃｉの電圧遷移分を大きくすることも考えられる。ただし、その電圧遷移分をむやみに拡大しても、本来の低消費電力化を図る、という目的を達成することができない。
【０１０５】
そこで、本発明者は、容量スイング信号Ｙｃｉの電圧振幅（すなわち、蓄積容量における他端の電圧遷移分）と、Ｄ／Ａ変換したデータ信号の最大出力電圧振幅との関係をシミュレートした。これらのシミュレート結果が、図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１７（ａ）、図１７（ｂ）および図１７（ｃ）のそれぞれに示される。
これらの図のうち、図１６（ａ）、図１６（ｂ）および図１６（ｃ）は、それぞれ、対向電極の電圧に対し最終的に画素電極に印加される電圧を、白レベルについて±１．２ボルトで固定とした場合に、黒レベルについて±２．８ボルト、±３．３ボルト、±３．８ボルトとして変化させたときの図である。
また、図１７（ａ）、図１７（ｂ）および図１７（ｃ）は、それぞれ、対向電極の電圧に対し最終的に画素電極に印加される電圧を、黒レベルについて±３．３ボルトで固定とした場合に、白レベルについて±０．７ボルト、±１．２ボルト、±１．７ボルトとして変化させたときの図である。
なお、これらの図においては、いずれも蓄積容量Ｃ_stgをパラメータとし、また、ノーマリーホワイトモードを想定している。また、このシミュレート対象となる液晶容量としては、画素電極のサイズが５０μｍ×１５０μｍであり、画素電極および対向電極の間の距離（セルギャップ）が４．０μｍであり、液晶の比誘電率が白レベルにおいて４．０であって、黒レベルにおいて１２．０であるものを想定した。
【０１０６】
さて、これらのシミュレート結果のいずれにおいても、データ信号の最大出力電圧振幅は、容量スイング信号Ｙｃｉの電圧振幅に対して最小値を有することが判る。このうち、図１６（ａ）、図１６（ｂ）および図１６（ｃ）では、黒レベルに対応する電圧が大きくなるにつれて、Ｖ字状特性のうち、左側部分の最大出力電圧振幅だけが大きくなっているが、右側部分が変化していないことが判る。一方、図１７（ａ）、図１７（ｂ）および図１７（ｃ）では、白レベルに対応する電圧が大きくなるにつれて、Ｖ字状特性のうち、右側部分の最大出力電圧振幅だけが大きくなっているが、左側部分が変化していないことが判る。
したがって、これらのことから、データ信号の最大出力電圧振幅における最小値は、白／黒レベルに対応する電圧と、蓄積容量Ｃ_stgとで定まることが判る。
【０１０７】
ここで例えば、図１６（ａ）におけるＶ字状特性のうちの左側部分と、図１７（ｃ）におけるＶ字状特性のうちの右側部分とをあわせて考えた場合、容量スイング信号Ｙｃｉの電圧振幅が１．８〜３．５ボルト程度の範囲であれば、データ信号の最大出力電圧振幅を、５．０ボルト以下に抑えることができる。
特に、蓄積容量Ｃ_stgを比較的自由に設計できる場合、蓄積容量Ｃ_stgを６００ｆＦ（ファムト・ファラッド）程度にすると、データ信号の最大出力電圧振幅を、４．０ボルト以下に抑えることもできる。
したがって、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅が５．０ボルトである、という条件によって、データ信号の最大出力電圧振幅が５．０ボルト以内に抑えられても、本実施形態では、液晶容量に対して十分な書き込みを行うことが可能である、ということができる。
【０１０８】
＜１−６：液晶表示装置のまとめ＞
なお、上述した実施形態にあっては、４ビットの階調データＤａｔａを用いて１６階調表示を行うものとしたが、本発明はこれに限られない。例えば、ビット数を多くして、より多階調としても良いし、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成することによって、カラー表示を行うとしても良い。また、実施形態にあっては、液晶容量の電圧無印加状態において最大透過率となるノーマリーホワイトモードとして説明したが、液晶容量の電圧無印加状態において最小透過率となるノーマリーブラックモードとしても良い。
【０１０９】
また、上述した実施形態にあっては、１水平走査期間毎に極性反転を行う、という行反転を例にとって説明したが、例えば、奇数フレームではすべての画素に対して正極性書込を行う一方、偶数フレームではすべての画素に対して負極性書込を行う、というフレーム反転としても良い。
さらに、１行分の走査信号ＹｓｉがＨレベルになったときに、データ信号Ｓ１、Ｓ２、…、Ｓｎを一斉に供給するという線順次構成とはせずに、１行分の走査信号ＹｓｉがＨレベルになったときに、データ信号Ｓ１、Ｓ２、…、Ｓｎを順番に供給するという点順次構成として、各列毎に極性反転すれば、列反転も可能となる。さらに、列反転と行反転とを組み合わせて、隣接する画素のすべてにわたって極性反転する、いわゆる画素反転も可能となる。
【０１１０】
一方、実施形態にあっては、１水平走査期間（１Ｈ）において、データ線１１４にプリセット電圧Ｖs（Ｖsw(+)、Ｖsk(+)、Ｖsw(-)、Ｖsk(-)のいずれか）が印加されることと、走査線１１２が選択されて対応する走査信号がＨレベルになることとは、互いに排他的に実行される構成であった。このような構成としたのは、データ線１１４にプリセット電圧Ｖsを印加する際に、いずれかの走査線１１２が選択されていると、当該選択走査線との交差に対応するＴＦＴ１１６がオンする結果、データ線１１４の容量負荷が増大するので、これを避けるためである。したがって、データ線１１４の容量負荷が問題にならないのであれば、プリセット電圧Ｖsが印加されるプリセット期間においても、走査信号がＨレベルとなる構成としても良い。
【０１１１】
さらに、実施形態にあって、素子基板１０１にガラス基板を用いたが、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。また、素子基板１０１として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このようにシリコン基板を用いると、スイッチング素子として、高速な電界効果型トランジスタを用いることができるので、ＴＦＴよりも高速動作が容易になる。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、反射型として用いる必要がある。
また、実施形態にあっては、データ線１１４と画素電極１１８との間に介挿されるスイッチング素子として、ＴＦＴのような三端子型素子を用いたが、ＴＦＤ（Thin Film Diode：薄膜ダイオード）のような二端子型素子を用いても良い。
【０１１２】
さらに、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
【０１１３】
＜２：電子機器＞
次に、上述した実施形態に係る液晶表示装置を用いた電子機器のいくつかについて説明する。
【０１１４】
＜２−１：プロジェクタ＞
まず、上述した液晶表示装置１００をライトバルブとして用いたプロジェクタについて説明する。図２０は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
【０１１５】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態に係る液晶表示装置１００と基本的には同様である。すなわち、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂは、それぞれＲＧＢの各原色画像を生成する光変調器として機能するものである。
また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【０１１６】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム１１１２に３方向から入射する。そして、このダイクロイックプリズム１１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ１１１４を介して、スクリーン１１２０に投射されることになる。
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１０８によって、ＲＧＢの各原色に対応する光が入射するので、直視型パネルのようにカラーフィルタを設ける必要がない。
【０１１７】
＜２−２：パーソナルコンピュータ＞
次に、上述した液晶表示装置１００を、マルチメディア対応のパーソナルコンピュータに適用した例について説明する。図２１は、このパーソナルコンピュータの構成を示す斜視図である。
この図に示されるように、コンピュータ１２００の本体１２１０には、表示部として用いられる液晶表示装置１００や、光学ディスクの読取・書込ドライブ１２１２、磁気ディスクの読取・書込ドライブ１２１４、ステレオ用スピーカ１２１６などが備えられる。また、キーボード１２２２およびポインティングデバイス（マウス）１２２４は、本体１２１０とは入力信号・制御信号等の授受を、赤外線等を介してワイヤレスで行う構成となっている。
この液晶表示装置１００は、直視型として用いられるので、ＲＧＢの３画素で１ドットが構成されるとともに、各画素に応じてカラーフィルタが設けられる。また、液晶表示装置１００の背面には、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。
【０１１８】
＜２−３：携帯電話＞
さらに、上述した液晶表示装置１００を、携帯電話の表示部に適用した例について説明する。図２２は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、上述した液晶表示装置１００を備えるものである。なお、この液晶表示装置１００の背面にも、上述したパーソナルコンピュータと同様に、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。
【０１１９】
＜２−４：電子機器のまとめ＞
なお、電子機器としては、図２０、図２１および図２２を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用・変形例に係る液晶表示装置が適用可能なのは言うまでもない。
【０１２０】
【発明の効果】
以上説明したように本発明によれば、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅が小さく抑えられるので、低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】 （ａ）は、本発明の実施形態に係る液晶表示装置の外観構成を示す斜視図であり、（ｂ）は、その線Ａ−Ａ’についての断面図である。
【図２】 同液晶表示装置の電気的な構成を示すブロック図である。
【図３】 （ａ）は、信号ＰＳおよび信号Ｃsetに対する信号Ｃsetlの論理レベルを示す真理値表であり、（ｂ）は、信号ＰＳおよび信号Ｃsetに対する信号／Ｃsetlの論理レベルを示す真理値表である。
【図４】 同液晶表示装置における第２のデコーダのデコード結果を示す真理値である。
【図５】 同液晶表示装置における第３のデコーダのデコード結果を示す真理値である。
【図６】 同液晶表示装置におけるＤ／Ａ変換器群の構成を示すブロック図である。
【図７】 同液晶表示装置におけるＤ／Ａ変換における入出力特性を示す図である。
【図８】 同液晶表示装置におけるＹ側の動作を説明するためのタイミングチャートである。
【図９】 同液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。
【図１０】 同液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。
【図１１】 （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置におけるＤ／Ａ変換の動作を説明するための図である。
【図１２】 （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置におけるＤ／Ａ変換の動作を説明するための図である。
【図１３】 （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置の画素における動作を説明するための図である。
【図１４】 （ａ）は、同液晶表示装置における走査信号と容量スイング信号との電圧波形を示す図であり、（ｂ）は、同液晶表示装置において画素電極に印加される電圧波形を示す図である。
【図１５】 同液晶表示装置において、液晶容量に対する蓄積容量の比と出力電圧の圧縮率との関係を示す図である。
【図１６】 （ａ）、（ｂ）および（ｃ）は、それぞれ蓄積容量の他端における電圧シフト量とデータ線の最大出力電圧振幅との関係を示す図である。
【図１７】 （ａ）、（ｂ）および（ｃ）は、それぞれ蓄積容量の他端における電圧シフト量とデータ線の最大出力電圧振幅との関係を示す図である。
【図１８】 本実施形態と比較するために、蓄積容量の他端の電位をシフトさせず、かつ、電圧切り替えを行わない場合における電圧遷移を示す図である。
【図１９】 （Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、電圧遷移を示す図である。
【図２０】 実施形態に係る液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２１】 実施形態に係る液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２２】 実施形態に係る液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００…液晶表示装置
１０５…液晶
１０８…対向電極
１１２…走査線
１１３…容量線
１１４…データ線
１１６…ＴＦＴ（スイッチング素子）
１１８…画素電極
１１９…蓄積容量
１２０…画素
１３０…シフトレジスタ（走査線駆動回路）
１３２…フリップフロップ
１３４…セレクタ
１５０…シフトレジスタ
１６０、１７２、１７４…デコーダ
１７５…第１の給電線
１７７…第２の給電線
１８０…Ｄ／Ａ変換器群（１５０、１５２、１８０によりデータ線駆動回路）
１８１２、１８２２…インバータ
１８１４、１８１６、１８２４、１８２６…スイッチ（１８１２、１８１４、１８１６、１８２２、１８２４、１８２６によりセレクタ）
１８３０〜１８３２…ビット容量
ＳＷ３…スイッチ（第１のスイッチ）
ＳＷ０、ＳＷ１、ＳＷ２…スイッチ（第２のスイッチ）
１１００…プロジェクタ
１２００…パーソナルコンピュータ
１３００…携帯電話

Claims (9)

1. 複数の走査線と、
   複数のデータ線と、
   対向電極と画素電極とによって液晶が挟持された液晶容量と、
   前記液晶容量への書込極性に対応した電圧を前記データ線に印加するＤ／Ａ変換器と、
   一端が前記画素電極に接続される蓄積容量と、
   前記書込極性に応じて所定の電圧が給電される第１の給電線と、
   前記書込極性に応じて前記第１の給電線とは異なる電圧が給電される第２の給電線と、
   前記書込極性に応じて、プリセット期間では、第１の給電線または第２の給電線のいずれか一方を選択する一方、前記プリセット期間後のセット期間では、前記第１の給電線または第２の給電線のいずれか他方を選択するセレクタと
   を備え、
   前記Ｄ／Ａ変換器は、前記プリセット期間および前記セット期間において、前記セレクタによりそれぞれ選択された電圧を用いて、前記データ線への印加電圧を生成し、
   前記書込極性が、正極性書込または負極性書込のいずれか一方である場合に、
   前記第１の給電線には、前記プリセット期間において第１の電圧が給電されるとともに、前記セット期間において前記第１の電圧よりも高位の第２の電圧が給電される一方、
   前記第２の給電線には、前記プリセット期間において、前記第２の電圧よりも高位の第３の電圧が給電されるとともに、前記セット期間では、前記第３の電圧よりも低位であって、前記第２の電圧よりも高位である第４の電圧が給電される
   ことを特徴とする液晶表示装置。
2. 前記書込極性が、正極性書込または負極性書込のいずれか他方である場合に、
   前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第５の電圧よりも高位の第６の電圧が給電される一方、
   前記第２の給電線には、前記プリセット期間において、前記第６の電圧よりも高位の第７の電圧が給電されるとともに、前記セット期間では、前記第７の電圧よりも低位であって、前記第６の電圧よりも高位である第８の電圧が給電される
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記Ｄ／Ａ変換器は、
   前記書込極性が正極性書込または負極性書込のいずれか一方である場合に、
   前記階調データの上位ビットに応じて、第１の電圧または前記第１の電圧よりも高位の第３の電圧のいずれか一方を、プリセット期間において前記データ線に印加する第１のスイッチと、
   前記階調データの上位ビットを除いた下位ビットに対応する容量値を有する容量であって、前記データ線に前記第１の電圧が印加されたのであれば、前記第１の電圧よりも高位であって、前記第３の電圧よりも低位である第４の電圧が一端に印加される一方、前記データ線に前記第３の電圧が印加されたのであれば、前記第１の電圧よりも高位であって、前記第４の電圧よりも低位である第２の電圧が一端に印加され、その他端が、前記プリセット期間の後のセット期間において前記データ線に接続される容量と
   を含むことを特徴とする請求項１に記載の液晶表示装置。
4. 前記容量は、
   前記下位ビットの重みに対応するビット容量と、
   前記ビット容量に対応して設けられるとともに、前記下位ビットにしたがってオンまたはオフする第２のスイッチと
   からなることを特徴とする請求項３に記載の液晶表示装置。
5. 前記プリセット期間では、前記第１の電圧が給電されるとともに、前記セット期間では、前記第２の電圧が給電される第１の給電線と、
   前記プリセット期間では、前記第３の電圧が給電されるとともに、前記セット期間では、前記第４の電圧が給電される第２の給電線と、
   前記プリセット期間では、前記第１または第２の給電線のいずれか一方を、前記上位ビットに応じて選択し、選択した給電線に給電されている電圧を前記第１のスイッチの入力端に供給するとともに、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択し、選択した給電線に給電された電圧を前記容量の一端に供給するセレクタと
   を備えることを特徴とする請求項３に記載の液晶表示装置。
6. 前記書込極性が正極性書込または負極性書込のいずれか他方である場合に、
   前記第１のスイッチは、前記階調データの上位ビットに応じて、第５の電圧または前記第５の電圧よりも高位の第７の電圧のいずれか一方を、プリセット期間において前記データ線に印加し、
   前記容量の一端には、前記データ線に前記第５の電圧が印加されたのであれば、前記第５の電圧よりも高位であって、前記第７の電圧よりも低位である第８の電圧が一端に印加される一方、前記データ線に前記第７の電圧が印加されたのであれば、前記第５の電圧よりも高位であって、前記第８の電圧よりも低位である第６の電圧が一端に印加される
   ことを特徴とする請求項３に記載の液晶表示装置。
7. 前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第６の電圧が給電される一方、
   前記第２の給電線には、前記プリセット期間において、前記第７の電圧が給電されるとともに、前記セット期間では、前記第８の電圧が給電される
   ことを特徴とする請求項６に記載の液晶表示装置。
8. 前記蓄積容量の他端は、容量線を介して行毎に共通接続されることを特徴とする請求項１に記載の液晶表示装置。
9. 請求項１乃至８のいずれかに記載の液晶表示装置を備えることを特徴とする電子機器。

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