JP4850452B2 - 画像表示装置 - Google Patents

Description

本発明は、実装部品が少なく、低価格で、かつ高精度の表示が可能な画像表示装置に関する。

以下に図１２、図１３を用いて、従来の技術に関して説明する。
始めに第１の従来例の構造について図１２を用いて説明する。図１２は、従来の技術を用いた液晶ディスプレイの回路構成図である。表示部２０３を構成する各画素は、画素スイッチ２０２及び液晶容量２０１より構成されており、液晶容量２０１の対向電極は共通に接続されている。また画素スイッチ２０２のゲートは、ゲート線２０４を介してゲート線ドライバＩＣ（Integrated Circuit）２０７に接続され、画素スイッチ２０２の一端は信号線２０５を介してＤＡ変換回路を有する液晶ドライバＩＣ２０８に接続されている。

なおここで、表示部２０３、ゲート線２０４、及び信号線２０５は、ガラス基板２０６上に構成されている。能動素子である画素スイッチ２０２には、アモルファスＳｉ−ＴＦＴ（Thin Film Transistor）が用いられている。

次に本従来例の動作について説明する。
入力されたデジタル画像データに基づき、液晶ドライバＩＣ２０８がアナログ信号電圧を信号線２０５に印加すると、これと同期させてゲート線ドライバＩＣ２０７が、所定のゲート線２０４を選択して対応する行の画素スイッチ２０２をオンする。これによって液晶ドライバＩＣ２０８が出力したアナログ信号電圧は選択された画素の液晶容量２０１に書込まれ、光学的に画像表示を行う。

このような従来技術によれば、入力したデジタル画像データに基づき画像表示を行うことが可能であり、アモルファスＳｉ−ＴＦＴを用いた液晶ディスプレイとして、現在広く一般に活用されている。

また一方で上記とは異なる、多結晶Ｓｉ−ＴＦＴを用いた液晶ディスプレイに関する技術も良く知られており、以下このような第２の従来例の構造について図１３を用いて説明する。

図１３は、第２の従来例を示す液晶ディスプレイの回路構成図である。表示部２０３を構成する各画素は、画素スイッチ２０２及び液晶容量２０１より構成されており、液晶容量２０１の対向電極は共通に接続されている。また画素スイッチ２０２のゲートはゲート線２０４を介して垂直走査回路２１０に接続され、画素スイッチ２０２の一端は信号線２０５を介してＤＡ変換回路２１１に接続されている。

なおここで、表示部２０３及びゲート線２０４、信号線２０５、垂直走査回路２１０、ＤＡ変換回路２１１はガラス基板２０６上に構成されており、能動素子である画素スイッチ２０２や、垂直走査回路２１０及びＤＡ変換回路２１１の構成要素には、多結晶Ｓｉ−ＴＦＴが用いられている。

次に、第２の従来例の動作について説明する。
入力されたデジタル画像データに基づき、ＤＡ変換回路２１１がアナログ信号電圧を信号線２０５に印加すると、これと同期させて垂直走査回路２１０が、所定のゲート線２０４を選択して対応する行の画素スイッチ２０２をオンする。これによってＤＡ変換回路２１１が出力したアナログ信号電圧は、選択された画素の液晶容量２０１に書込まれ、光学的に画像表示を行う。

このような第２の従来技術によれば、入力されたデジタル画像データに基づき画像表示を行うことが可能であり、このような従来技術は例えば特開２００３−００５７１６号公報などに詳しく記載されている。

特開２００３−００５７１６号公報

上記第１の従来例による液晶ディスプレイには、ゲート線ドライバＩＣや液晶ドライバＩＣを実装する必要があるため、実装部品点数が増加するとうい課題があった。またゲート線ドライバＩＣや液晶ドライバＩＣの出力は液晶容量へ十分な電圧を書込む必要があるため、低電圧化が困難であり、より高価格な高耐圧ＬＳＩプロセスを適用する必要があった。

上記第２の従来例による液晶ディスプレイは上記課題を解決するために考えられたものであり、実装部品が少なく低価格であるという長所を有する。しかしながら、アナログ信号電圧を生成するＤＡ変換器を構成する多結晶Ｓｉ−ＴＦＴは、一般のＩＣに用いられるＳｉ基板上に設けられたトランジスタ素子よりも特性のばらつきが大きいため、高精度なＤＡ変換回路を構成するのが困難であるという、新たな課題を有していた。

そこで、本発明の目的は、実装部品が少なく低価格で、かつ高精度の表示が可能な画像表示装置を提供することにある。

前述した本発明の目的を達成する代表的な手段の一例を示せば、次の通りである。すなわち、本発明に係る画像表示装置は、デジタル画像信号発生手段と、前記デジタル画像信号発生手段が生成したデジタル画像信号をアナログ信号に変換するＤＡ変換手段と、ＤＡ変換手段が生成したアナログ信号に基づいて画像を表示するために絶縁基板上に設けられた複数の画素と、アナログ信号を所定の画素に書込むためのアナログ信号書込み手段を有する画像表示装置において、ＤＡ変換手段は異なる構成を有する第１のＤＡ変換手段と第２のＤＡ変換手段から構成されており、第２のＤＡ変換手段の出力するアナログ信号振幅範囲は、第１のＤＡ変換手段の出力するアナログ信号振幅範囲と異なり、アナログ信号書込み手段は、第２のＤＡ変換手段の出力するアナログ信号と、第１のＤＡ変換手段の出力するアナログ信号のいずれか一方を、デジタル画像信号の値によって選択するアナログ信号選択手段を含み、第１のＤＡ変換手段と第２のＤＡ変換手段とは異なる基板上に設けられていることを特徴とするものである。

本発明によれば実装部品が少なく低価格で、かつ高精度の表示が可能な画像表示装置を提供できる。

以下、添付図面を参照しながら本発明に係る画像表示装置の好適な実施例について詳細に説明する。

図１〜図５を用いて、本発明に係る画像表示装置の第１の実施例の構成および動作について、以下順次説明する。

図１は、第１の実施例である液晶ディスプレイの回路構成図である。表示部３を構成する各画素は、画素スイッチ２及び液晶容量１で構成されており、液晶容量１の対向電極は共通に接続されている。また画素スイッチ２のゲートは、ゲート線４を介して垂直走査回路１０に接続され、画素スイッチ２の一端は信号線５を介してアナログ選択スイッチ１３に接続されている。アナログ選択スイッチ１３には第２ＤＡ変換回路（ＤＡＣ２）、第１ＤＡ変換回路（ＤＡＣ１）、及び選択スイッチ制御回路（ＣＴＲＬ）１６からの出力２３、２２、２１が入力されている。また垂直走査回路１０、ＤＡＣ２には、それぞれ垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路１５からの入力２５、２４が接続されている。

なおここで、表示部３及びゲート線４、信号線５、アナログ選択スイッチ１３、ＤＡＣ２、垂直走査回路１０は、ガラス基板６上に、多結晶Ｓｉ−ＴＦＴを用いて構成されている。またＤＡＣ１、選択スイッチ制御回路１６、垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路１５、及びフレームメモリ（ＦＭ）１８、デジタル入力端子２６を有するインタフェース回路（Ｉ／Ｆ）１９は、制御ＩＣ２０上に設けられている。

次に、本実施例の動作について以下に簡単に説明する。
デジタル入力端子２６に入力され、フレームメモリ１８に記憶されたデジタル画像データに基づき、制御ＩＣ２０はＤＡＣ１、選択スイッチ制御回路１６、ＤＡＣ２、垂直走査回路１０を駆動する。詳細は後述するが、ＤＡＣ１またはＤＡＣ２は、アナログ選択スイッチ１３を介して信号線５にアナログ信号電圧を印加し、垂直走査回路１０はこれと同期させて所定のゲート線４を選択して対応する行の画素スイッチ２をオンする。これによってＤＡＣ１またはＤＡＣ２が出力したアナログ信号電圧は、選択された画素の液晶容量１に書込まれ、光学的に画像表示を行う。このときＤＡＣ１またはＤＡＣ２を二者択一的に信号線５に接続するのがアナログ選択スイッチ１３の役目であり、アナログ選択スイッチ１３を各列毎に個々に制御するのが選択スイッチ制御回路１６の役割である。

ここで、ＤＡＣ１及びＤＡＣ２の選択動作に関して説明する。図２は、各画素における液晶容量１の有するアナログ信号電圧−表示輝度特性を示した図である。横軸はアナログ信号電圧Ｖｓｉｇ（Ｖ）であり、縦軸は輝度ＢＲＴ（％）である。一般に知られているように、液晶容量の光透過特性は図２に示すようなＳ字カーブを描き、中央電圧近傍で最も急峻な特性を示す。

図２に示した本実施例では、アナログ信号電圧は０〜８Ｖで動作するが、図中に“Ａ”で示した３〜５Ｖの範囲内では、非常に特性の傾きが大きくなっている。即ちアナログ信号電圧が図中に“Ａ”で示した３〜５Ｖの範囲内では、非常に高精度なアナログ信号電圧制御が必要である。この一方で、アナログ信号電圧が図中に“Ｂ”で示した０〜３Ｖ、及び５〜８Ｖの範囲内では、アナログ信号電圧の制御範囲は大きいものの、それほど精度の高いアナログ信号電圧制御は必要ないことが判る。

そこで本実施例においては、図中に“Ａ”で示したアナログ信号電圧範囲は、ＤＡＣ１を用いてばらつき電圧±５ｍＶ以下の高精度書き込みを行い、図中に“Ｂ”で示したアナログ信号電圧範囲は、ＤＡＣ２を用いて±５０ｍＶの電圧精度で書込むこととした。このときＤＡＣ１の出力信号電圧振幅は２Ｖｐｐで良く、最大耐圧３．３Ｖの低コストな低耐圧ＩＣで実現することができる。なお、ここでは汎用技術の説明であるために詳細な記述は省略するが、液晶の共通対向電極は０Ｖ／８Ｖの交流駆動としている。

次に、図３を用いて、ＤＡＣ２及びアナログ選択スイッチ13の構成に関して、より詳細に説明する。

図３は、ＤＡＣ２及びアナログ選択スイッチ１３の構成図である。ＤＡＣ２用データ入力回路１５の出力２４は、デコーダ回路３２に入力されており、デコーダ回路３２からはデコードされたデジタル信号データによって選択されるデコード信号線３３が出力されている。デコード信号線３３にはＴＦＴスイッチ３５、３７及び記憶容量３６によって構成されるセレクタ回路がマトリクス状に接続されている。シフトレジスタ回路（Ｓ／Ｒ）３１から制御されるＴＦＴスイッチ３５の入力は、記憶容量３６とＴＦＴスイッチ３７のゲートに入力されている。記憶容量３６の他端とＴＦＴスイッチ３７の一端はアナログ電圧生成用ラダー抵抗３０から伸びた階調電圧線３４に接続され、ＴＦＴスイッチ３７の他端は第２アナログ出力線２３に接続されてアナログ選択スイッチ１３に入力されている。

アナログ選択スイッチ１３には、上記第２アナログ出力線２３の他に、ＤＡＣ１からの出力である第１アナログ出力線２２と、選択スイッチ制御回路１６からの出力である制御線２１が入力されている。

アナログ選択スイッチ１３の中で第１アナログ出力線２２と第２アナログ出力線２３とは二者択一的にオンされるＣＭＯＳ（Complementary Metal Oxide Semiconductor）アナログスイッチ４１、４２、４３、４４を介して信号線５に接続されている。このＣＭＯＳアナログスイッチ４１〜４４は、制御線２１と、制御線２１が入力されるインバータ回路３８によって制御される。

次に、図４を用いて、ＤＡＣ２及びアナログ選択スイッチ１３の動作に関して、より詳細に説明する。

図４は、シフトレジスタ回路（Ｓ／Ｒ）３１のクロックでもある水平ドットクロックＣＬＫと、１列目、ｎ列目、ｋ列目（図では、それぞれ（１）、（ｎ）、（ｋ）で示してある）の第１アナログ出力線２２、第２アナログ出力線２３、制御線２１の動作タイミングチャートである。ここでは、１水平走査期間（１Ｈ）に相当する期間が示してある。１水平走査期間（１Ｈ）の初めに水平ブランキング期間ＢＬＫが終了すると、各列毎に制御線２１はオンまたはオフし、第１アナログ出力線２２と第２アナログ出力線２３のいずれを信号線５に接続させるか指示する。

ここでは、ＯＦＦは第１アナログ出力線２２を、ＯＮは第２アナログ出力線２３を信号線５に接続させることを意味する。このときアナログ選択スイッチ１３の働きによって、制御線２１がＯＦＦした列では、第１アナログ出力線２２に出力されたアナログ信号電圧が信号線５に入力され、制御線２１がＯＮした列では、第２アナログ出力線２３に出力されたアナログ信号電圧が信号線５に入力される。

なおこのとき水平ドットクロックＣＬＫに合せて、ＤＡＣ２のデコーダ３２には、デジタル信号電圧が順次書き込まれる。このときデコーダ３２は、やはり水平ドットクロックＣＬＫに合せて、デコードされた信号に応じていずれかのデコード信号線３３をオンする。このデコードデータは、水平ドットクロックＣＬＫで制御されるシフトレジスタ回路３１に接続されたＴＦＴスイッチ３５によって、所定の記憶容量３６にサンプリングされ、このサンプリング信号がアナログ電圧生成用ラダー抵抗３０から伸びた対応する階調電圧線３４をＴＦＴスイッチ３７を介して第２アナログ出力線２３に接続させる。以上の動作によって、ＤＡＣ２はｎ番目のクロックによって、ｎ列目の第２アナログ出力線２３にアナログ信号電圧を出力する。

なお、このようなＤＡＣ２の単体の構成回路に関しては、先に述べた従来例である特開２００３−００５７１６号公報に詳しく記載されている。

さて先に、表示部３及びゲート線４、信号線５、アナログ選択スイッチ１３、ＤＡＣ２垂直走査回路１０はガラス基板６上に、多結晶Ｓｉ−ＴＦＴを用いて構成されいる。一方、ＤＡＣ１、選択スイッチ制御回路１６、垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路１５、及びフレームメモリ１８、デジタル入力端子２６を有するインタフェース回路１９は、制御ＩＣ２０上に設けられていると記したが、ガラス基板６上に設けられた多結晶Ｓｉ−ＴＦＴ及び制御ＩＣ２０上に設けられたＭＯＳトランジスタに関して、図５を用いて更に説明する。

図５（ａ）は前者の制御ＩＣ２０上に設けられたＭＯＳトランジスタの断面構造図、図５（ｂ）は後者のガラス基板６上に設けられた多結晶Ｓｉ−ＴＦＴの断面構造図である。ＭＯＳトランジスタはＳｉ基板５０上に不純物拡散層５１、ゲート電極５２、絶縁膜５３で構成されており、更に電極５４、保護膜５５が形成されている。

一方、多結晶Ｓｉ−ＴＦＴはガラス基板上６０上に設けられた多結晶Ｓｉ薄膜に高濃度不純物拡散領域６１とチャネル領域６６、ゲート電極６２、絶縁膜６３で構成されており、更に電極６４、保護膜６５が形成されている。既に述べたように、ＭＯＳトランジスタはゲート電極５２を縮小すると同時にゲート電極下の絶縁膜を薄くすることにより、省面積化による低価格化、トランジスタの高性能化が可能である反面、大電圧に対する耐圧は小さくなる。本実施例では低価格化のために３．３Ｖ耐圧プロセスを適用している。

一方で多結晶Ｓｉ−ＴＦＴは大型ガラス基板プロセスであるためにゲート電極６２の縮小は困難であると共に、特性のばらつきも比較的大きいために高精度なＤＡ変換器を作成するのは困難である半面、ゲート電極下の絶縁膜を厚くすることにより、大電圧に対する耐圧を大きくできる。本実施例でも、多結晶Ｓｉ−ＴＦＴは１０Ｖ以上の高耐圧を実現している。

なお、上記第１の実施例では、高耐圧トランジスタとしてガラス基板上の多結晶Ｓｉ−ＴＦＴを用いたが、多結晶Ｓｉに拘らずに、絶縁基板上のその他の有機／無機半導体薄膜をトランジスタに用いることも可能である。

また本実施例において、第２ＤＡ変換回路（ＤＡＣ２）は多結晶Ｓｉ−ＴＦＴで構成したが、例えばデコーダ回路３２のようなその一部を制御ＩＣ２０上に設けることも、最適設計の一部として可能である。

図６〜図８を用いて、本発明に係る画像表示装置の第２の実施例に関して説明する。
図６は、第２の実施例である液晶ディスプレイの回路構成図である。表示部３を構成する各画素は画素スイッチ２及び液晶容量１で構成されており、液晶容量１の対向電極は共通に接続されている。また、画素スイッチ２のゲートはゲート線４を介して垂直走査回路１０に接続され、画素スイッチ２の一端は信号線５を介してアナログ選択スイッチ１３に接続されている。アナログ選択スイッチ１３にはＤＡＣ２、ＤＡＣ１、及び選択スイッチ制御回路（ＣＴＲＬ）１６からの出力２３、２２、２１が入力されている。また、垂直走査回路１０、ＤＡＣ２にはそれぞれ垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路（ＤＡＴＡ）７１からの入力２５、２４が接続されている。

なおここで、表示部３及びゲート線４、信号線５、アナログ選択スイッチ１３、ＤＡＣ２、及び垂直走査回路１０は、ガラス基板６上に多結晶Ｓｉ−ＴＦＴを用いて構成されている。またＤＡＣ１、選択スイッチ制御回路１６、垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路（ＤＡＴＡ）７１、及びフレームメモリ（ＦＭ）１８、デジタル入力端子２６を有するインタフェース回路（Ｉ／Ｆ）１９は、制御ＩＣ７０上に設けられている。

次に本実施例の動作について、以下簡単に説明する。
デジタル入力端子２６に入力され、フレームメモリ１８に記憶されたデジタル画像データに基づき、制御ＩＣ７０は、ＤＡＣ１、選択スイッチ制御回路１６、ＤＡＣ２、垂直走査回路１０を駆動する。詳細は後述するが、ＤＡＣ１またはＤＡＣ２はアナログ選択スイッチ１３を介して信号線５にアナログ信号電圧を印加し、垂直走査回路１０はこれと同期させて所定のゲート線４を選択して対応する行の画素スイッチ２をオンにする。これによってＤＡＣ１またはＤＡＣ２が出力したアナログ信号電圧は選択された画素の液晶容量１に書込まれ、光学的に画像表示を行う。

このときＤＡＣ１またはＤＡＣ２を二者択一的に信号線５に接続するのがアナログ選択スイッチ１３の役目であり、アナログ選択スイッチ１３を各列毎に個々に制御するのが選択スイッチ制御回路１６の役割である。

ここで、ＤＡＣ１及びＤＡＣ２のアナログ信号電圧分担に関しては、既に第１の実施例において、図２を用いて説明した内容と同一であるため、ここでは説明は省力する。

次に図７を用いて、ＤＡＣ２及びアナログ選択スイッチ１３の構成に関して、より詳細に説明する。
図７は、本実施例のＤＡＣ２及びアナログ選択スイッチ１３の構成図である。ＤＡＣ２用データ入力回路７１の出力２４は、並列ラッチ回路７８に入力されている。並列ラッチ回路７８からは、ラッチされたデジタル信号データが出力されるラッチ信号線７５に出力されている。ラッチ信号線７５が入力されるＴＦＴスイッチ群７６は、デコード回路を構成している。このデコード回路は、アナログ電圧生成用ラダー抵抗３０から伸びた階調電圧線３４を選択し、選択された階調電圧をアナログ信号出力として第２アナログ出力線２３に接続されたアナログ選択スイッチ１３に入力している。

アナログ選択スイッチ１３には、上記第２アナログ出力線２３の他に、ＤＡＣ１からの出力である第１アナログ出力線２２と、選択スイッチ制御回路１６からの出力である制御線２１が入力されているが、アナログ選択スイッチ１３の構成と動作は、先に述べた第１の実施例と同様であるため、ここではその説明は省略する。

次に図８を用いて、ＤＡＣ２及びアナログ選択スイッチ１３の動作に関して、より詳細に説明する。

図８は、水平ドットクロックＣＬＫと、１列目（１）、ｎ列目（ｎ）、ｋ列目（ｋ）の第１アナログ出力線２２、第２アナログ出力線２３、制御線２１の動作タイミングチャートであり、ここでは１水平走査期間（１Ｈ）に相当する期間を示してある。１水平走査期間（１Ｈ）の初期に水平ブランキング期間ＢＬＫが終了すると、各列毎に制御線２１はオンまたはオフし、第１アナログ出力線２２と第２アナログ出力線２３のいずれを信号線５に接続させるか指示する。ここでは、ＯＦＦは第１アナログ出力線２２を、ＯＮは第２アナログ出力線２３を信号線５に接続させることを意味する。このときアナログ選択スイッチ１３の働きによって、制御線２１がＯＦＦした列では、第１アナログ出力線２２に出力されたアナログ信号電圧が信号線５に入力され、制御線２１がＯＮした列では、第２アナログ出力線２３に出力されたアナログ信号電圧が信号線５に入力される。

このとき制御線２１がＯＮした列では、ＤＡＣ２用データ入力回路（ＤＡＴＡ）７１の出力２４が並列ラッチ回路７８に入力され、ＤＡＣ２はＴＦＴスイッチ群７６によってデコードされたアナログ信号電圧を、アナログ出力線２３に出力する。

なお本実施例においても、表示部３及びゲート線４、信号線５、アナログ選択スイッチ１３、ＤＡＣ２、垂直走査回路１０は、ガラス基板６上に多結晶Ｓｉ−ＴＦＴを用いて構成されている。またＤＡＣ１、選択スイッチ制御回路１６、垂直走査回路用制御回路１７、ＤＡＣ２用データ入力回路７１、フレームメモリ１８、デジタル入力端子２６を有するインタフェース回路１９は、制御ＩＣ７０上に設けられているが、ガラス基板６上に設けられた多結晶Ｓｉ−ＴＦＴ及び制御ＩＣ７０上に設けられたＭＯＳトランジスタに関しては、図５を用いて説明した第１の実施例と同様であるため、説明は省略する。

第２の実施例においては、以上の動作によって所定の表示機能を実現することができるが、特に第１の実施例と異なりＤＡＣ２の動作期間が１水平走査期間（１Ｈ）と長いため、信号線容量の大きい大型のディスプレイを実現することができる。また特に更に大型のディスプレイを実現する場合には、第２アナログ出力線２３にバッファアンプ回路を挿入してインピーダンス変換すれば良い。

図９、図１０を用いて、本発明に係る画像表示装置の第３の実施例に関して説明する。
本実施例の液晶ディスプレイの構成および動作は、基本的には第１の実施例と同様である。第１の実施例と比較した場合の相違点は、制御ＩＣ８５に、プリチャージ電源線８０及びプリチャージスイッチ８１が設けてある点であるため、以下これについて説明する。

図９は、本実施例の液晶ディスプレイの回路構成図である。本実施例においては、制御ＩＣ８５内の各第１アナログ出力線２２に対して、プリチャージ電源線８０及びプリチャージスイッチ８１が設けてある。これによって、１水平走査期間（１Ｈ）の初期に、アナログ選択スイッチ１３と第１アナログ出力線２２を介して、信号線５上に残留していた前の水平走査期間に書き込んだアナログ信号電圧をリセットまたはプリチャージすることが可能である。

次に図１０を用いて、ＤＡＣ１を用いたプリチャージ動作に関して、より詳細に説明する。

図１０は水平ドットクロックＣＬＫと、１列目（１）、ｎ列目（ｎ）、ｋ列目（ｋ）の第１アナログ出力線２２、第２アナログ出力線２３、制御線２１と、プリチャージスイッチ８１の動作タイミングチャートである。ここでは、１水平走査期間（１Ｈ）に相当する期間が示してある。１水平走査期間（１Ｈ）の初期に、水平ブランキング期間ＢＬＫ内で制御線２１が一斉にオフになると同時に、プリチャージスイッチ８１が一斉にオンになり、アナログ選択スイッチ１３と第１アナログ出力線２２を介して、信号線５上に残留していた前の水平走査期間に書き込んだアナログ信号電圧をプリチャージ電源線８０の電圧にリセットまたはプリチャージする。

ここでリセットまたはプリチャージする電圧を、ＤＡＣ１の出力ダイナミックレンジの中央値とすれば、これによって本実施例では前の行の残留信号に起因するクロストークを回避すると同時に、信号線５への書込み速度を高速化することができる。

上記プリチャージ以外の動作に関しては、既に第１の実施例で述べた動作と同様であるため、ここではその説明は省略する。
なお本実施例においては、プリチャージ回路を制御ＩＣ８５内に設けたが、ガラス基板上に多結晶Ｓｉ−ＴＦＴ回路で実現することも同様に可能である。

図１１を用いて、本発明に係る画像表示装置の第４の実施例に関して説明する。
図１１は、本実施例のＴＶ画像表示装置１００の構成図である。地上波デジタル信号等を受信する無線インターフェース（Ｉ／Ｆ）回路１０２には、圧縮された画像データ等が外部から無線データとして入力され、無線Ｉ／Ｆ回路の出力は入出力回路（Ｉ／Ｏ）１０３を介してデータバス１０８に接続される。データバス１０８には、この他にマイクロプロセサ（ＭＰＵ）１０４、表示パネルコントローラ１０６、フレームメモリ１０７等が接続されている。更に表示パネルコントローラ１０６の出力は、液晶表示ディスプレイ１０１に入力されている。ＴＶ画像表示装置１００内には更に、パネル外１０Ｖ生成回路（ＰＷＲ＿１０Ｖ）及びパネル外３Ｖ生成回路（ＰＷＲ＿３Ｖ）が設けられている。なおここで、液晶表示ディスプレイ１０１は、先に延べた第１の実施例と基本的には同一の構成および動作を有しているので、その内部の構成及び動作の詳細な記載はここでは省略する。また、図示はしないが、第１の実施例と同じ構成部分には同じ参照符号を用いて説明している。

以下に、本実施例の動作を説明する。始めに無線Ｉ／Ｆ回路１０２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路を介してマイクロプロセサ１０４及びフレームメモリ１０７に転送する。マイクロプロセサ１０４はユーザからの命令操作を受けて、必要に応じて画像表示端末１００全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。信号処理された画像データは、フレームメモリ１０７に一時的に蓄積が可能である。

ここでマイクロプロセサ１０４が表示命令を出した場合には、その指示に従ってフレームメモリ１０７から表示パネルコントローラ１０６を介して液晶表示ディスプレイ１０１に画像データが入力され、液晶表示ディスプレイ１０１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ１０６が同時に画像を表示するために必要な所定のタイミングパルスを出力すると共に、パネル外１０Ｖ生成回路ＰＷＲ＿１０Ｖ及びパネル外３Ｖ生成回路ＰＷＲ＿３Ｖは、所定の電源電圧を液晶表示ディスプレイ１０１に供給する。ここでパネル外１０Ｖ生成回路ＰＷＲ＿１０Ｖの出力はガラス基板上の多結晶Ｓｉ−ＴＦＴ回路に入力されており、パネル外３Ｖ生成回路ＰＷＲ＿３Ｖの出力は不図示の制御ＩＣ２０に入力されている。なお液晶表示ディスプレイ１０１は画像データが入力されない場合でも、内部に設けられた不図示のフレームメモリ１８によって予め書込まれていた映像を表示する。なお本ＴＶ画像表示装置１００には別途二次電池が含まれており、これらのＴＶ画像表示装置１００全体を駆動する電力を供給するが、これに関しては本発明の本質ではないため説明を省略する。

本実施例によれば、液晶表示ディスプレイ１０１周辺の実装部品が少ないため、コンパクト性及びデザイン性に優れ、かつ低価格で、高精度の表示が可能なＴＶ画像表示装置１００を提供することができる。

なお、本実施例では画像表示デバイスとして、第１の実施例で説明した液晶表示ディスプレイを用いたが、これ以外にも本発明の主旨を満足するその他の構造を有する表示パネルを用いることも明らかに可能である。

本発明に係る画像表示装置の第１の実施例を示す液晶ディスプレイの回路構成図。 第１の実施例における液晶容量のアナログ信号電圧−表示輝度特性図。 第１の実施例における第２ＤＡ変換回路及びアナログ選択スイッチの構成図。 第１の実施例における動作タイミングチャート。 第１の実施例におけるトランジスタの断面構造図であり、（ａ）は制御ＩＣ上に設けられたＭＯＳトランジスタ、（ｂ）はガラス基板上に設けられた多結晶Ｓｉ−ＴＦＴ。 本発明に係る画像表示装置の第２の実施例を示す液晶ディスプレイの回路構成図。 第２の実施例における第２ＤＡ変換回路及びアナログ選択スイッチの構成図。 第２の実施例における動作タイミングチャート。 本発明に係る画像表示装置の第３の実施例を示す液晶ディスプレイの回路構成図。 第３の実施例における動作タイミングチャート。 本発明に係る画像表示装置の第４の実施例を示すＴＶ画像表示装置の構成図。 第１の従来例を示す液晶ディスプレイの回路構成図。 第２の従来例を示す液晶ディスプレイの回路構成図。

符号の説明

１…液晶容量、２…画素スイッチ、４…ゲート線、５…信号線、６…ガラス基板、１０…垂直走査回路、１２…第二ＤＡ変換回路（ＤＡＣ２）、１３…アナログ選択スイッチ、１４…第一ＤＡ変換回路（ＤＡＣ１）、１５…ＤＡＣ２用データ入力回路、１６…選択スイッチ制御回路（ＣＴＲＬ）、１７…垂直走査回路用制御回路、１０７…フレームメモリ、２０，７０，８５…制御ＩＣ。

Claims (16)

1. デジタル画像信号発生手段と、
   該デジタル画像信号発生手段が生成したデジタル画像信号をアナログ信号に変換するＤＡ変換手段と、
   該ＤＡ変換手段が生成したアナログ信号に基づいて画像を表示するために絶縁基板上に設けられた複数の画素と、
   前記アナログ信号を所定の画素に書込むためのアナログ信号書込み手段とを有する画像表示装置において、
   前記ＤＡ変換手段は異なる構成を有する第１のＤＡ変換手段と第２のＤＡ変換手段から構成され、
   該第２のＤＡ変換手段の出力するアナログ信号振幅範囲は、前記第１のＤＡ変換手段の出力するアナログ信号振幅範囲と異なり、
   前記アナログ信号書込み手段は、前記第２のＤＡ変換手段の出力するアナログ信号と、前記第１のＤＡ変換手段の出力するアナログ信号とのいずれか一方を、前記デジタル画像信号の値により選択するアナログ信号選択手段とを含み、
   前記第１のＤＡ変換手段と前記第２のＤＡ変換手段とは異なる基板上に設けられていることを特徴とする画像表示装置。
2. 請求項１に記載の画像表示装置において、
   前記第１のＤＡ変換手段は半導体基板上に設けられ、前記第２のＤＡ変換手段は前記絶縁基板上に設けられていることを特徴とする画像表示装置。
3. 請求項１記載の画像表示装置において、
   前記第１のＤＡ変換手段はＭＯＳトランジスタ素子がその構成要素に用いられ、
   前記第２のＤＡ変換手段はＴＦＴ素子がその構成要素に用いられることを特徴とする画像表示装置。
4. 請求項１記載の画像表示装置において、
   前記画素は液晶セルと電界印加用の電極とを有することを特徴とする画像表示装置。
5. 請求項１記載の画像表示装置において、
   前記第１のＤＡ変換手段は、並列に配列されたＤＡ変換回路を有することを特徴とする画像表示装置。
6. 請求項１記載の画像表示装置において、
   前記第１のＤＡ変換手段は同一基板上に前記アナログ信号選択手段の制御回路を有していることを特徴とする画像表示装置。
7. 請求項１記載の画像表示装置において、
   前記第１のＤＡ変換手段は同一基板上に前記デジタル画像信号を記憶するためのフレームメモリを有することを特徴とする画像表示装置。
8. 請求項１記載の画像表示装置において、
   前記アナログ信号書込み手段は各画素にアナログ信号を伝達するための信号線を有し、
   前記第１のＤＡ変換手段は前記信号線に対するプリチャージ機能を有することを特徴とする画像表示装置。
9. 請求項１記載の画像表示装置において、
   前記第２のＤＡ変換手段は、デコーダ回路と選択スイッチマトリクスと、基準電圧生成回路とを有することを特徴とする画像表示装置。
10. 請求項９記載の画像表示装置において、
    前記デコーダ回路は、前記第１のＤＡ変換手段と同一基板上に設けられていることを特徴とする画像表示装置。
11. 請求項１記載の画像表示装置において、
    前記第２のＤＡ変換手段は、並列に構成されたデコーダ回路と選択スイッチマトリクスと、基準電圧生成回路とを有することを特徴とする画像表示装置。
12. 請求項１記載の画像表示装置において、
    前記第２のＤＡ変換手段が出力するアナログ信号のダイナミックレンジは、前記第１のＤＡ変換手段が出力するアナログ信号のダイナミックレンジよりも広いことを特徴とする画像表示装置。
13. 請求項１記載の画像表示装置において、
    前記第１のＤＡ変換手段が出力するアナログ信号のばらつき誤差は、前記第２のＤＡ変換手段が出力するアナログ信号のばらつき誤差よりも小さいことを特徴とする画像表示装置。
14. 請求項１記載の画像表示装置において、
    前記第１のＤＡ変換手段を構成するトランジスタ素子の加工寸法は、前記第２のＤＡ変換手段を構成するトランジスタ素子の加工寸法よりも小さいことを特徴とする画像表示装置。
15. 請求項１記載の画像表示装置において、
    前記第１のＤＡ変換手段を構成するトランジスタ素子の耐圧は、前記第２のＤＡ変換手段を構成するトランジスタ素子の耐圧よりも小さいことを特徴とする画像表示装置。
16. 請求項１記載の画像表示装置において、
    前記デジタル画像信号発生手段は、無線インタフェースを含むことを特徴とする画像表示装置。

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