JP3874649B2 - 平衡回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、差動信号を取り扱う平衡回路に関し、より詳しくは差動信号の正負の信号を各々伝達するカレントミラー回路の周波数特性改善に関する。
【０００２】
【従来の技術】
集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化によりトランジスタ単体の性能は上がるものの耐圧が低くなってきている。このため、印加できる電源電圧が下がっている。電源電圧が下がると回路中、電圧で扱える信号振幅は小さくなってしまい所望の信号対雑音比（S／N）を実現するのが困難となる。これを解決するために従来単相で扱ってきた電圧信号を差動で扱う平衡回路により、単相の倍の電圧信号振幅を実現してきた。平衡回路とは、差動成分と同相成分を有する電圧信号を増幅するための増幅器であり、同相成分を抑圧し、差動成分を増幅する機能を有する。
【０００３】
そして、差動入力・差動出力を扱う平衡回路では同相信号を抑圧する必要があり、これを実現するためにコモンモードフィードバックを備えていた。このコモンモードフィードバック回路の設計において、差動電圧入力・差動電圧出力の差動回路（以下、単に差動出力の差動回路という）は差動電圧入力（前段にトランスコンダクタを設ける場合は差動電流入力）・単相電流出力の差動回路（以下、単に単相出力の差動回路という）に比べ煩雑なため、発振などの不具合を起こしやすかった。
【０００４】
これを避けるため、複数の差動入力端子を有し、単相出力の差動回路を二組用いた同相除去機能を有する平衡構成が特開平11-17466号公報に開示されている。この構成は、単相出力の差動回路を基本としているのでコモンモードフィードバック回路の設計が容易であるが、差動入力から単相出力への変換に用いるカレントミラー回路を必要とする。
【０００５】
説明の簡略化のため、同相成分除去に関わるコモンモードフィードバック部を省略した単相出力の差動回路を二組用いる平衡型トランスコンダクタ回路を図７に示す。
【０００６】
まず、信号の流れについて第１の単相出力(Single End)の差動回路SE-1を用いて説明する。プラス入力端子In+からの電圧信号はトランジスタMN11で電流信号に変換される。変換された電流信号は、トランジスタMN15を経由して、カレントミラー回路の入力トランジスタMP13に入力され、カレントミラー回路の出力トランジスタMP14で複製される。一方、マイナス入力端子In-からの電圧信号はトランジスタMN12で電流信号に変換される。変換された電流信号はトランジスタMN16を経由する。そして、差動回路SE-1の単相出力端子であるOut+には、MP14から出力された電流信号からMN16に入力される電流信号を引いた分が流れる。ここで、トランジスタMN15、MN16と反転増幅器A11,A12でインピーダンス変換回路であるレギュレーティッドカスコード回路(Regulated Cascode Circuit)RGC1を構成している。そして、第２の単相出力の差動回路SE-2も同様である。
【０００７】
次に、図７の回路の問題点を説明する。例えば第１の単相出力の差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、対応するトランジスタMN11とMN15だけでなくカレントミラーを構成するトランジスタMP13とMP14も通過することになる。トランジスタMP13やMP14の通過時間だけでなく、トランジスタMP13とMP14のゲート-ソース間容量（以下、ゲート容量という）とゲートでのインピーダンス（この場合は、およそトランジスタMP13のトランスコンダクタンスの逆数となる）で構成される寄生の１次の低域通過フィルタにより、さらに伝達時間がかかる。よって、マイナス入力端子から入力される信号とプラス入力端子から入力される信号が出力端子Out+に伝達される時間が異なるため、同じ遅延時間で加算されない。特に周波数の高い成分では、この遅延時間差による移相が顕著になるため、周波数特性の劣化を引き起こすという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたもので、その目的とするところは、カレントミラー回路を有する平衡回路の周波数特性を改善することにある。
【０００９】
【課題を解決するための手段】
第１の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第１カレントミラー回路と、前記第１カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第１短絡経路を形成する第１抵抗素子と、前記第１カレントミラー回路の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第２カレントミラー回路と、前記第２カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第２短絡経路を形成する第２抵抗素子と、前記第２カレントミラー回路の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１カレントミラー回路の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２カレントミラー回路の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１０】
第２の発明は、前記第１抵抗素子は前記第１カレントミラー回路のトランジスタのゲート寄生容量と共に第１の低域通過フィルタを構成し、前記第２抵抗素子は前記第２カレントミラー回路のトランジスタのゲート寄生容量と共に第２の低域通過フィルタを構成する平衡回路である。
【００１１】
第３の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、第１の出力トランジスタ、及び一端が前記第１の入力トランジスタのドレインに接続し他端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、第２の出力トランジスタ、及び一端が前記第２の入力トランジスタのドレインに接続し他端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１２】
第４の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、一端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子、および、前記第１抵抗素子の他端と前記第１の入力トランジスタのドレインとにゲートが接続する第１出力トランジスタ、を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、一端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子、および、前記第２抵抗素子の他端と前記第２の入力トランジスタのドレインとにゲートに接続第２の出力トランジスタ、を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１３】
第５の発明は、前記第１カスコードトランジスタのソースとゲートとの間に設けられた第１反転増幅器と、前記第２カスコードトランジスタのソースとゲートとの間に設けられた第２反転増幅器と、をさらに備える平衡回路である。
【００１４】
本発明の平衡回路によれば、カレントミラー回路内に抵抗素子を設けることによって低周波成分だけカレントミラー動作させる周波数依存型カレントミラーになり、高周波成分はカレントミラー回路の後段のカスコードトランジスタのソースに直接伝達され、カレントミラー回路を通過しないので、カレントミラー回路を構成するトランジスタのゲート容量で形成される寄生の低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の発明の実施形態では全て電界効果トランジスタ(FET)を用いた例について説明する。
【００１６】
（第１の実施形態）
図１は第1の実施形態に係る平衡回路のブロック図である。この平衡回路は、単相出力の差動回路SE-1とSE-2より構成されている。差動回路SE-1とSE-2は単相出力するためのカレントミラー回路(MP13,MP14とMP23,MP24)をそれぞれ有しており、さらに、各カレントミラー回路の出力トランジスタ（MP14,MP24）の後段にはカスコードトランジスタ（MP16,MP26）がそれぞれ接続されている。差動回路SE-1とSE-2の入力端子In+、In-には差動電圧信号が入力される。差動回路SE-1のノードＡ（カレントミラー回路の入力トランジスタMP13のドレイン側に設けられ、MP13のドレインとゲートを短絡させるためのノード）ならびに出力端子Out+が接続されるノードに、入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流i11、i12が流れる。同様に、差動回路SE-2のノードＢ（カレントミラー回路の入力トランジスタMP23のドレイン側に設けられ、MP23のドレインとゲートを短絡させるためのノード）ならびに出力端子Out-が接続されるノードに入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流信号i21、i22が流れる。ここで、各々の電流信号は、i11=i22, i21=i12, i12=-i11の関係が成り立っている。ここでは説明を簡単にするため、おのおの信号電流に含まれる同相成分はゼロとしている。
【００１７】
さらに、差動回路SE-1のノードＡと,差動回路SE-2のMP24とMP26との間のノードＸと,を高周波的に接続する容量素子Cf1がある。同様に、差動回路SE-2のノードＢと,差動回路SE-1のMP14とMP16との間のノードＺと,を高周波的に接続する容量素子Cf2がある。また、MP16のドレインは出力端子Out+と接続し、同様に、MP26のドレインは出力端子Out-と接続している。
【００１８】
次に、電流の流れを説明する。まず、差動回路SE-1において、カレントミラー回路を構成するトランジスタMP13のゲート・ドレイン間には低域通過フィルタLPF1が接続されているので、電流信号の周波数が低い時は通常のカレントミラー回路として動作するが、低域通過フィルタLPF1のカットオフ周波数より高い周波数では、電流信号はトランジスタMP13のゲートに伝わらないため、カレントミラー回路としては動作せず、トランジスタMP13は定電流源として動作する。尚、低域通過フィルタLPF1としては1次型RCローパスフィルタを用いればよい。
【００１９】
このため、カレントミラー回路の入力インピーダンスは、低周波ではトランジスタMP13のトランスコンダクタンスの逆数となり、低域通過フィルタLPF1のカットオフ周波数より高い高周波ではトランジスタMP13の出力抵抗となる。このように、トランジスタMP13,MP14、ならびに低域通過フィルタLPF1により周波数依存カレントミラー回路を構成している。
【００２０】
よって、電流信号i11の低周波成分は、カレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製される。そして、容量素子Cf2を介して別の差動回路SE-2から伝達される電流信号 -i21(=-i12=i11) の高周波成分とともにカスコードトランジスタMP16を経由して、Iout+ =i11-i12 =i11-(-i11) =2i11 が出力端子Out+に出力される。
【００２１】
同様に、差動回路SE-2において、電流信号i21の低周波成分は、カレントミラー回路の入力トランジスタMP23に入力され、出力トランジスタMP24で複製され、i21の低周波成分となる。そして、容量素子Cf1を介して別の差動回路SE-1から伝達されるi21(=-i11)の高周波成分とともにカスコードトランジスタMP26を経由するので、出力端子Out-の電流信号はIout- =i21-i22 =i21-(-i21) =2i21となる。このような構成をとることにより、一方の差動信号電流の高周波成分をカレントミラー回路を介さずに他方の差動信号電流と合成して出力できるため、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２２】
図２は、図１の具体的構成を示した回路図である。差動回路SE-1の低域通過フィルタLPF1は、入力トランジスタMP13のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＡとＡ’の間）に設けられた抵抗素子R1と、トランジスタMP13とMP14の（寄生の）ゲート容量C11とC12によりＲＣ一次の低域通過フィルタを構成している。同様に、差動回路SE-2の低域通過フィルタLPF2は、入力トランジスタM23のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＢとＢ’の間）に設けられた抵抗素子R2と、トランジスタMP23とMP24の（寄生の）ゲート容量C21とC22で構成されている。
【００２３】
同図では、低域通過フィルタの構成例として、トランジスタの（寄生の）ゲート容量を用いた場合を示したが、別途、（寄生の）ゲート容量に並列に容量素子を接続する構成にしても良い。
【００２４】
（第２の実施形態）
図３は第２の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、カスコードトランジスタをカレントミラー回路を構成するトランジスタと同じ導電型（P型）のトランジスタを用いているが、第２の実施形態では、カレントミラー回路を構成するトランジスタと異なる導電型（N型）のトランジスタMN16,MN26をカスコードトランジスタに用いている。この場合、出力端子Out+はMP14とMN16の間にあり、同様に、出力端子Out-はMP24とMN26の間にある。また、Cf1によってノードＡと高周波的に接続されているノードＸ’はMN26のソース側にあり、同様に、Cf2によってノードＢと高周波的に接続されているノードＺ’はMN16のソース側にある。
【００２５】
本実施形態でも、第1の実施形態と同様、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２６】
図４は、図３に示した第２の実施形態に係る平衡回路の具体的な構成を示す回路図であり、さらにトランスコンダクタ回路とRGC回路を追加している。トランジスタMN11やMN12（トランジスタMN21やMN22）がトランスコンダクタとして動作し、このトランスコンダクタの電流バッファとして動作するRGC1（RGC2）は、トランジスタMN15と反転増幅器A11（トランジスタMN25と反転増幅器A21）、及びトランジスタMN16と反転増幅器A12（トランジスタMN26と反転増幅器A22）で構成されている。ここで、RGC1（RGC2）を出力インピーダンスを低くするために出力バッファとして用いている。この出力バッファのためだけであれば、トランジスタMN16と反転増幅器A12（トランジスタM26と反転増幅器A22）さえあれば十分であるが、本平衡回路では、カスコードトランジスタも差動回路（MN15とMN16、又はMN25とMN26）で構成しているので、RGC1(RGC2)も差動化させているに過ぎない。差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN11にて電流に変換された信号の低周波成分はカレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製され出力端子Out+に出力される。この低周波成分は、カレントミラー回路を構成するトランジスタMP13やMP14を通過する時間分、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に信号が伝達する時間より多くかかるが周波数が低いので、この遅延時間差による位相差は少ない。
【００２７】
一方、本来（周波数依存性のない通常のカレントミラー回路の場合）トランジスタMP13を介し、MP14にて複製されプラス出力端子Out+に出力されるべき高周波成分は、差動回路SE-2のマイナス入力端子からトランジスタMN25介して電流に変換された信号の高周波成分と等しく、この高周波成分を容量Cf2とカスコードトランジスタMN16を介してプラス出力端子Out+に加算出力される
これにより、高周波成分がカレントミラー回路を通過するのを避けることができ、つまり、カレントミラー回路で生じる遅延時間による移相を避けることができるので、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に出力される高周波成分との位相差を低減でき、平衡トランスコンダクタ回路の周波数特性を改善できる。また、差動回路SE-2は差動回路SE-1と対称の構成となっており、その動作はSE-1と同じである。
【００２８】
（第３の実施形態）
図５は第３の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、低域通過フィルタLPF1(LPF2)をMP13とMP14（MP23とMP24）の共通ゲート（ノードＡとＡ’の間）に配してあるが、本実施形態では、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に低域通過フィルタLPF3(LPF4)を配する構成となっている。LPF3(LPF4)としては、図２のLPF1(LPF2)と同様に寄生容量と抵抗素子によるRCローパスフィルタで良い。
【００２９】
本実施形態でも、カレントミラーの入力インピーダンスは、低周波ではトランジスタMP13（MP23）のトランスコンダクタンスの逆数となり、低域通過フィルタLPF3(LPF4)のカットオフ周波数より高い高周波ではトランジスタMP13（MP23）の出力抵抗となり、第１の実施形態と同様の効果が得られる。
【００３０】
尚、図１の場合（すなわち、ノードＡとＡ’の間にLPF1を（ノードＢとＢ’の間にLPF2を）設けた場合）は、等価的には、ノードＡ’とMP13のゲートとの間及びノードＡ’とMP14のゲートとの間に（ノードＢ’とMP23のゲートとの間及びノードＢ’とMP24のゲートとの間に）低域通過フィルタが設けられているのと同じである。したがって、図５の場合にも、LPF3及びLPF4の他に、ノードＡ’とMP14のゲートとの間、及び、ノードＢ’とMP24のゲートとの間に別の低域通過フィルタを設けても良い。
【００３１】
図６は、図５の具体的な構成を示す回路図である。差動回路SE-1(SE-2)の低域通過フィルタLPF3(LPF4)は、入力トランジスタMP13(MP23)のドレインとゲートを短絡させる経路であって、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に設けられた抵抗素子R3(R4)と、トランジスタMP13(MP23)の（寄生の）ゲート容量C11(C21)によりＲＣ一次の低域通過フィルタを構成している。
【００３２】
（その他の実施形態）
以上第１〜第３の実施形態を説明したが、これらは適宜組み合わせることができるのは言うまでもない。また、使用するトランジスタとしてはFETを用いて説明したが、バイポーラトランジスタを用いても良い。この場合、pチャネルFETの代わりにpnp形バイポーラを、nチャネルFETの代わりにnpn形バイポーラを用いればよい。
【００３３】
【発明の効果】
以上説明してきたように、本発明の平衡回路によれば、カレントミラー回路を構成するトランジスタのゲート或いはベース容量で形成される低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【図面の簡単な説明】
【図１】 第1の実施形態に係る平衡回路のブロック図。
【図２】 第1の実施形態に係る平衡回路の具体的な回路図。
【図３】 第２の実施形態に係る平衡回路のブロック図。
【図４】 第２の実施形態に係る平衡回路の具体的な回路図。
【図５】 第３の実施形態に係る平衡回路のブロック図。
【図６】 第３の実施形態に係る平衡回路の具体的な回路図。
【図７】 従来の平衡回路の回路図。
【符号の説明】
In+,In- 入力端子
Out+,Out- 出力端子
LPF 低域通過フィルタ
A11,A12,A21,A22 反転増幅器
MP Pチャネルトランジスタ
MN Nチャネルトランジスタ
Vdd 第1の電源電位点
Vss 第2の電源電位点
Cf1,Cf2 容量素子
C11,C12,C21,C22 寄生容量
R 抵抗素子
SE 差動入力、単相出力回路
【発明の属する技術分野】
本発明は、差動信号を取り扱う平衡回路に関し、より詳しくは差動信号の正負の信号を各々伝達するカレントミラー回路の周波数特性改善に関する。
【０００２】
【従来の技術】
集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化によりトランジスタ単体の性能は上がるものの耐圧が低くなってきている。このため、印加できる電源電圧が下がっている。電源電圧が下がると回路中、電圧で扱える信号振幅は小さくなってしまい所望の信号対雑音比（S／N）を実現するのが困難となる。これを解決するために従来単相で扱ってきた電圧信号を差動で扱う平衡回路により、単相の倍の電圧信号振幅を実現してきた。平衡回路とは、差動成分と同相成分を有する電圧信号を増幅するための増幅器であり、同相成分を抑圧し、差動成分を増幅する機能を有する。
【０００３】
そして、差動入力・差動出力を扱う平衡回路では同相信号を抑圧する必要があり、これを実現するためにコモンモードフィードバックを備えていた。このコモンモードフィードバック回路の設計において、差動電圧入力・差動電圧出力の差動回路（以下、単に差動出力の差動回路という）は差動電圧入力（前段にトランスコンダクタを設ける場合は差動電流入力）・単相電流出力の差動回路（以下、単に単相出力の差動回路という）に比べ煩雑なため、発振などの不具合を起こしやすかった。
【０００４】
これを避けるため、複数の差動入力端子を有し、単相出力の差動回路を二組用いた同相除去機能を有する平衡構成が特開平11-17466号公報に開示されている。この構成は、単相出力の差動回路を基本としているのでコモンモードフィードバック回路の設計が容易であるが、差動入力から単相出力への変換に用いるカレントミラー回路を必要とする。
【０００５】
説明の簡略化のため、同相成分除去に関わるコモンモードフィードバック部を省略した単相出力の差動回路を二組用いる平衡型トランスコンダクタ回路を図７に示す。
【０００６】
まず、信号の流れについて第１の単相出力(Single End)の差動回路SE-1を用いて説明する。プラス入力端子In+からの電圧信号はトランジスタMN11で電流信号に変換される。変換された電流信号は、トランジスタMN15を経由して、カレントミラー回路の入力トランジスタMP13に入力され、カレントミラー回路の出力トランジスタMP14で複製される。一方、マイナス入力端子In-からの電圧信号はトランジスタMN12で電流信号に変換される。変換された電流信号はトランジスタMN16を経由する。そして、差動回路SE-1の単相出力端子であるOut+には、MP14から出力された電流信号からMN16に入力される電流信号を引いた分が流れる。ここで、トランジスタMN15、MN16と反転増幅器A11,A12でインピーダンス変換回路であるレギュレーティッドカスコード回路(Regulated Cascode Circuit)RGC1を構成している。そして、第２の単相出力の差動回路SE-2も同様である。
【０００７】
次に、図７の回路の問題点を説明する。例えば第１の単相出力の差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、対応するトランジスタMN11とMN15だけでなくカレントミラーを構成するトランジスタMP13とMP14も通過することになる。トランジスタMP13やMP14の通過時間だけでなく、トランジスタMP13とMP14のゲート-ソース間容量（以下、ゲート容量という）とゲートでのインピーダンス（この場合は、およそトランジスタMP13のトランスコンダクタンスの逆数となる）で構成される寄生の１次の低域通過フィルタにより、さらに伝達時間がかかる。よって、マイナス入力端子から入力される信号とプラス入力端子から入力される信号が出力端子Out+に伝達される時間が異なるため、同じ遅延時間で加算されない。特に周波数の高い成分では、この遅延時間差による移相が顕著になるため、周波数特性の劣化を引き起こすという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたもので、その目的とするところは、カレントミラー回路を有する平衡回路の周波数特性を改善することにある。
【０００９】
【課題を解決するための手段】
第１の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第１カレントミラー回路と、前記第１カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第１短絡経路を形成する第１抵抗素子と、前記第１カレントミラー回路の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第２カレントミラー回路と、前記第２カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第２短絡経路を形成する第２抵抗素子と、前記第２カレントミラー回路の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１カレントミラー回路の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２カレントミラー回路の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１０】
第２の発明は、前記第１抵抗素子は前記第１カレントミラー回路のトランジスタのゲート寄生容量と共に第１の低域通過フィルタを構成し、前記第２抵抗素子は前記第２カレントミラー回路のトランジスタのゲート寄生容量と共に第２の低域通過フィルタを構成する平衡回路である。
【００１１】
第３の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、第１の出力トランジスタ、及び一端が前記第１の入力トランジスタのドレインに接続し他端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、第２の出力トランジスタ、及び一端が前記第２の入力トランジスタのドレインに接続し他端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１２】
第４の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、一端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子、および、前記第１抵抗素子の他端と前記第１の入力トランジスタのドレインとにゲートが接続する第１出力トランジスタ、を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、一端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子、および、前記第２抵抗素子の他端と前記第２の入力トランジスタのドレインとにゲートに接続第２の出力トランジスタ、を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１３】
第５の発明は、前記第１カスコードトランジスタのソースとゲートとの間に設けられた第１反転増幅器と、前記第２カスコードトランジスタのソースとゲートとの間に設けられた第２反転増幅器と、をさらに備える平衡回路である。
【００１４】
本発明の平衡回路によれば、カレントミラー回路内に抵抗素子を設けることによって低周波成分だけカレントミラー動作させる周波数依存型カレントミラーになり、高周波成分はカレントミラー回路の後段のカスコードトランジスタのソースに直接伝達され、カレントミラー回路を通過しないので、カレントミラー回路を構成するトランジスタのゲート容量で形成される寄生の低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の発明の実施形態では全て電界効果トランジスタ(FET)を用いた例について説明する。
【００１６】
（第１の実施形態）
図１は第1の実施形態に係る平衡回路のブロック図である。この平衡回路は、単相出力の差動回路SE-1とSE-2より構成されている。差動回路SE-1とSE-2は単相出力するためのカレントミラー回路(MP13,MP14とMP23,MP24)をそれぞれ有しており、さらに、各カレントミラー回路の出力トランジスタ（MP14,MP24）の後段にはカスコードトランジスタ（MP16,MP26）がそれぞれ接続されている。差動回路SE-1とSE-2の入力端子In+、In-には差動電圧信号が入力される。差動回路SE-1のノードＡ（カレントミラー回路の入力トランジスタMP13のドレイン側に設けられ、MP13のドレインとゲートを短絡させるためのノード）ならびに出力端子Out+が接続されるノードに、入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流i11、i12が流れる。同様に、差動回路SE-2のノードＢ（カレントミラー回路の入力トランジスタMP23のドレイン側に設けられ、MP23のドレインとゲートを短絡させるためのノード）ならびに出力端子Out-が接続されるノードに入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流信号i21、i22が流れる。ここで、各々の電流信号は、i11=i22, i21=i12, i12=-i11の関係が成り立っている。ここでは説明を簡単にするため、おのおの信号電流に含まれる同相成分はゼロとしている。
【００１７】
さらに、差動回路SE-1のノードＡと,差動回路SE-2のMP24とMP26との間のノードＸと,を高周波的に接続する容量素子Cf1がある。同様に、差動回路SE-2のノードＢと,差動回路SE-1のMP14とMP16との間のノードＺと,を高周波的に接続する容量素子Cf2がある。また、MP16のドレインは出力端子Out+と接続し、同様に、MP26のドレインは出力端子Out-と接続している。
【００１８】
次に、電流の流れを説明する。まず、差動回路SE-1において、カレントミラー回路を構成するトランジスタMP13のゲート・ドレイン間には低域通過フィルタLPF1が接続されているので、電流信号の周波数が低い時は通常のカレントミラー回路として動作するが、低域通過フィルタLPF1のカットオフ周波数より高い周波数では、電流信号はトランジスタMP13のゲートに伝わらないため、カレントミラー回路としては動作せず、トランジスタMP13は定電流源として動作する。尚、低域通過フィルタLPF1としては1次型RCローパスフィルタを用いればよい。
【００１９】
このため、カレントミラー回路の入力インピーダンスは、低周波ではトランジスタMP13のトランスコンダクタンスの逆数となり、低域通過フィルタLPF1のカットオフ周波数より高い高周波ではトランジスタMP13の出力抵抗となる。このように、トランジスタMP13,MP14、ならびに低域通過フィルタLPF1により周波数依存カレントミラー回路を構成している。
【００２０】
よって、電流信号i11の低周波成分は、カレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製される。そして、容量素子Cf2を介して別の差動回路SE-2から伝達される電流信号 -i21(=-i12=i11) の高周波成分とともにカスコードトランジスタMP16を経由して、Iout+ =i11-i12 =i11-(-i11) =2i11 が出力端子Out+に出力される。
【００２１】
同様に、差動回路SE-2において、電流信号i21の低周波成分は、カレントミラー回路の入力トランジスタMP23に入力され、出力トランジスタMP24で複製され、i21の低周波成分となる。そして、容量素子Cf1を介して別の差動回路SE-1から伝達されるi21(=-i11)の高周波成分とともにカスコードトランジスタMP26を経由するので、出力端子Out-の電流信号はIout- =i21-i22 =i21-(-i21) =2i21となる。このような構成をとることにより、一方の差動信号電流の高周波成分をカレントミラー回路を介さずに他方の差動信号電流と合成して出力できるため、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２２】
図２は、図１の具体的構成を示した回路図である。差動回路SE-1の低域通過フィルタLPF1は、入力トランジスタMP13のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＡとＡ’の間）に設けられた抵抗素子R1と、トランジスタMP13とMP14の（寄生の）ゲート容量C11とC12によりＲＣ一次の低域通過フィルタを構成している。同様に、差動回路SE-2の低域通過フィルタLPF2は、入力トランジスタM23のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＢとＢ’の間）に設けられた抵抗素子R2と、トランジスタMP23とMP24の（寄生の）ゲート容量C21とC22で構成されている。
【００２３】
同図では、低域通過フィルタの構成例として、トランジスタの（寄生の）ゲート容量を用いた場合を示したが、別途、（寄生の）ゲート容量に並列に容量素子を接続する構成にしても良い。
【００２４】
（第２の実施形態）
図３は第２の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、カスコードトランジスタをカレントミラー回路を構成するトランジスタと同じ導電型（P型）のトランジスタを用いているが、第２の実施形態では、カレントミラー回路を構成するトランジスタと異なる導電型（N型）のトランジスタMN16,MN26をカスコードトランジスタに用いている。この場合、出力端子Out+はMP14とMN16の間にあり、同様に、出力端子Out-はMP24とMN26の間にある。また、Cf1によってノードＡと高周波的に接続されているノードＸ’はMN26のソース側にあり、同様に、Cf2によってノードＢと高周波的に接続されているノードＺ’はMN16のソース側にある。
【００２５】
本実施形態でも、第1の実施形態と同様、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２６】
図４は、図３に示した第２の実施形態に係る平衡回路の具体的な構成を示す回路図であり、さらにトランスコンダクタ回路とRGC回路を追加している。トランジスタMN11やMN12（トランジスタMN21やMN22）がトランスコンダクタとして動作し、このトランスコンダクタの電流バッファとして動作するRGC1（RGC2）は、トランジスタMN15と反転増幅器A11（トランジスタMN25と反転増幅器A21）、及びトランジスタMN16と反転増幅器A12（トランジスタMN26と反転増幅器A22）で構成されている。ここで、RGC1（RGC2）を出力インピーダンスを低くするために出力バッファとして用いている。この出力バッファのためだけであれば、トランジスタMN16と反転増幅器A12（トランジスタM26と反転増幅器A22）さえあれば十分であるが、本平衡回路では、カスコードトランジスタも差動回路（MN15とMN16、又はMN25とMN26）で構成しているので、RGC1(RGC2)も差動化させているに過ぎない。差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN11にて電流に変換された信号の低周波成分はカレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製され出力端子Out+に出力される。この低周波成分は、カレントミラー回路を構成するトランジスタMP13やMP14を通過する時間分、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に信号が伝達する時間より多くかかるが周波数が低いので、この遅延時間差による位相差は少ない。
【００２７】
一方、本来（周波数依存性のない通常のカレントミラー回路の場合）トランジスタMP13を介し、MP14にて複製されプラス出力端子Out+に出力されるべき高周波成分は、差動回路SE-2のマイナス入力端子からトランジスタMN25介して電流に変換された信号の高周波成分と等しく、この高周波成分を容量Cf2とカスコードトランジスタMN16を介してプラス出力端子Out+に加算出力される
これにより、高周波成分がカレントミラー回路を通過するのを避けることができ、つまり、カレントミラー回路で生じる遅延時間による移相を避けることができるので、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に出力される高周波成分との位相差を低減でき、平衡トランスコンダクタ回路の周波数特性を改善できる。また、差動回路SE-2は差動回路SE-1と対称の構成となっており、その動作はSE-1と同じである。
【００２８】
（第３の実施形態）
図５は第３の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、低域通過フィルタLPF1(LPF2)をMP13とMP14（MP23とMP24）の共通ゲート（ノードＡとＡ’の間）に配してあるが、本実施形態では、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に低域通過フィルタLPF3(LPF4)を配する構成となっている。LPF3(LPF4)としては、図２のLPF1(LPF2)と同様に寄生容量と抵抗素子によるRCローパスフィルタで良い。
【００２９】
本実施形態でも、カレントミラーの入力インピーダンスは、低周波ではトランジスタMP13（MP23）のトランスコンダクタンスの逆数となり、低域通過フィルタLPF3(LPF4)のカットオフ周波数より高い高周波ではトランジスタMP13（MP23）の出力抵抗となり、第１の実施形態と同様の効果が得られる。
【００３０】
尚、図１の場合（すなわち、ノードＡとＡ’の間にLPF1を（ノードＢとＢ’の間にLPF2を）設けた場合）は、等価的には、ノードＡ’とMP13のゲートとの間及びノードＡ’とMP14のゲートとの間に（ノードＢ’とMP23のゲートとの間及びノードＢ’とMP24のゲートとの間に）低域通過フィルタが設けられているのと同じである。したがって、図５の場合にも、LPF3及びLPF4の他に、ノードＡ’とMP14のゲートとの間、及び、ノードＢ’とMP24のゲートとの間に別の低域通過フィルタを設けても良い。
【００３１】
図６は、図５の具体的な構成を示す回路図である。差動回路SE-1(SE-2)の低域通過フィルタLPF3(LPF4)は、入力トランジスタMP13(MP23)のドレインとゲートを短絡させる経路であって、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に設けられた抵抗素子R3(R4)と、トランジスタMP13(MP23)の（寄生の）ゲート容量C11(C21)によりＲＣ一次の低域通過フィルタを構成している。
【００３２】
（その他の実施形態）
以上第１〜第３の実施形態を説明したが、これらは適宜組み合わせることができるのは言うまでもない。また、使用するトランジスタとしてはFETを用いて説明したが、バイポーラトランジスタを用いても良い。この場合、pチャネルFETの代わりにpnp形バイポーラを、nチャネルFETの代わりにnpn形バイポーラを用いればよい。
【００３３】
【発明の効果】
以上説明してきたように、本発明の平衡回路によれば、カレントミラー回路を構成するトランジスタのゲート或いはベース容量で形成される低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【図面の簡単な説明】
【図１】 第1の実施形態に係る平衡回路のブロック図。
【図２】 第1の実施形態に係る平衡回路の具体的な回路図。
【図３】 第２の実施形態に係る平衡回路のブロック図。
【図４】 第２の実施形態に係る平衡回路の具体的な回路図。
【図５】 第３の実施形態に係る平衡回路のブロック図。
【図６】 第３の実施形態に係る平衡回路の具体的な回路図。
【図７】 従来の平衡回路の回路図。
【符号の説明】
In+,In- 入力端子
Out+,Out- 出力端子
LPF 低域通過フィルタ
A11,A12,A21,A22 反転増幅器
MP Pチャネルトランジスタ
MN Nチャネルトランジスタ
Vdd 第1の電源電位点
Vss 第2の電源電位点
Cf1,Cf2 容量素子
C11,C12,C21,C22 寄生容量
R 抵抗素子
SE 差動入力、単相出力回路
Claims (5)
- 差動電圧信号の一方が入力される第１ノードと、
前記差動電圧信号の他方が入力される第２ノードと、
前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、
前記第１の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第１カレントミラー回路と、
前記第１カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第１短絡経路を形成する第１抵抗素子と、
前記第１カレントミラー回路の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、
前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、
前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、
前記第３の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第２カレントミラー回路と、
前記第２カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第２短絡経路を形成する第２抵抗素子と、
前記第２カレントミラー回路の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、
前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、
前記第１カレントミラー回路の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第２カレントミラー回路の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第１カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第３ノードと、
前記第２カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第４ノードと、
を備える平衡回路。 - 前記第１抵抗素子は前記第１カレントミラー回路のトランジスタのゲート寄生容量と共に第１の低域通過フィルタを構成し、
前記第２抵抗素子は前記第２カレントミラー回路のトランジスタのゲート寄生容量と共に第２の低域通過フィルタを構成することを特徴とする請求項１記載の平衡回路。 - 差動電圧信号の一方が入力される第１ノードと、
前記差動電圧信号の他方が入力される第２ノードと、
前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、
前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、第１の出力トランジスタ、及び一端が前記第１の入力トランジスタのドレインに接続し他端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子を有する第１カレントミラー回路と、
前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、
前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、
前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、
前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、第２の出力トランジスタ、及び一端が前記第２の入力トランジスタのドレインに接続し他端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子を有する第２カレントミラー回路と、
前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、
前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、
前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、
前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、
を備える平衡回路。 - 差動電圧信号の一方が入力される第１ノードと、
前記差動電圧信号の他方が入力される第２ノードと、
前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、
前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、一端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子、および、前記第１抵抗素子の他端と前記第１の入力トランジスタのドレインとにゲートが接続する第１出力トランジスタ、を有する第１カレントミラー回路と、
前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、
前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、
前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、
前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、一端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子、および、前記第２抵抗素子の他端と前記第２の入力トランジスタのドレインとにゲートに接続第２の出力トランジスタ、を有する第２カレントミラー回路と、
前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、
前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、
前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、
前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、
前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、
を備える平衡回路。 - 前記第１カスコードトランジスタのソースとゲートとの間に設けられた第１反転増幅器と、
前記第２カスコードトランジスタのソースとゲートとの間に設けられた第２反転増幅器と、
をさらに備えることを特徴とする請求項１記載の平衡回路。
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