JP4180307B2 - 低入力インピーダンス増幅器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、増幅器分野の一部、特に電流増幅器に関する。このような増幅器は、スイッチングマトリックスにおいて好適に使用され、これらのスイッチングマトリックスは、Ｎ個の信号入力とＰ個の信号入力を有する回路または回路アセンブリであり、特性として、Ｐ個の出力の各々が、コマンドでＮ個の入力の各々に接続可能である。
【０００２】
【従来の技術】
このようなマトリックスでは、かなりの長さを有する電流路が、入力と出力を接続するために用いられ、その長さは、入力と出力の数が大きいほど、したがって、考察中のマトリックスの複雑性が増すほど、長くなる。一般に、マトリックスの入力と出力間でデータを伝達するために、電圧信号よりはむしろ電流信号を使用することが選択される。実際は、電流路の長さは、データを伝送する電圧信号の交流素子の振幅に対して無視できない電圧降下をもたらす抵抗や静電容量の損失を発生するような長さになっている。
【０００３】
【発明が解決しようとする課題】
スイッチングマトリックスは、現在、集積回路の形で実現され、それを通過する電流信号は、一般に比較的低振幅で、たいていの場合、マイクロアンペアのオーダである。したがって、そのような電流信号は、マトリックスの外側の素子によって使用されるように増幅される。しかし、各出力端子は、多数の電流路に接続されて、これらの電流路は、かなりの寄生抵抗および容量を有し、前記出力端子から見てかなりの負荷を形成するので、信号損失を最小にするために、増幅器が、電流信号を、それが出力端子で使用可能になる前に、増幅して、低入力インピーダンスを示すことが必要である。
【０００４】
さらに、マトリックスの出力端子で使用可能な信号が、このマトリックスの上流に位置している素子によって有効に使用されるためには、増幅器ができる限り低い同相モード出力レベル（common-mode output level）を示すように、すなわち、その出力端子の残留電位の値が最低限であるように、増幅器を構成することが望ましい。これにより、マトリックスの下流に配置された素子の入力段の飽和リスクを制限することによって、出力信号の交流素子に対して最大限の変更範囲をセーブでき、これが、前記信号で伝達される情報を表わす。
【０００５】
本発明は、バイアス端子と転送端子と基準端子とをそれぞれ有し、第１電源端子と第２電源端子の間で直列に接続される第１トランジスタと第２トランジスタとを備え、さらに、前記第１電源端子と前記第1トランジスタの転送端子の間に挿入される第１抵抗器を備え、前記第1トランジスタの転送端子が前記第２トランジスタのバイアス端子に接続されて、当該増幅器の入力を形成し、前記第１トランジスタのバイアス端子が基準電位端子に接続されることを特徴とする増幅器を提案することで、上記の必要条件を満たすことを目的とする。
【０００６】
【課題を解決するための手段】
以下の説明で、本発明による増幅器が、特に、第１および第２トランジスタの転送端子とバイアス端子の間でそれぞれ確立された接続のために、低入力インピーダンスを示すことが証明される。
【０００７】
本発明による増幅器から出力信号を送ることに対する様々な解決策が考察可能である。
【０００８】
第１の構成では、上述の増幅器は、前記第２トランジスタと共にカレントミラーとして配置される第３トランジスタをさらに備え、前記第３トランジスタの転送端子が当該増幅器の出力を形成する。
【０００９】
このような構成により、第２トランジスタと第３トランジスタの寸法比を選択することによって、増幅器のゲインを調整できる。
【００１０】
第２の構成では、上述の増幅器は、フォロアとして配置される第３トランジスタをさらに備え、この第３トランジスタの転送端子が当該増幅器の出力を形成し、バイアス端子が前記第２トランジスタの転送端子に接続される。
【００１１】
このような構成により、第３トランジスタを組み込むフォロアのバイアスパラメータを選択することによって、増幅器のゲインの調整が可能になる。
【００１２】
上述の各構成において、増幅器のアースの出力を分離する電流路はどれも２つ以上のトランジスタを含むことはなく、このことが、増幅器の出力で低同相モードレベルを保証することが、以下の説明からわかる。
【００１３】
第２の構成による増幅器は前記第１トランジスタと前記第２トランジスタの間に挿入される第２抵抗器を好適に備える。
【００１４】
この第２抵抗器が電圧降下を発生し、この電圧降下が、フォロアがその入力で受信するより大きな信号エクスカーションを可能にし、したがって、フォロアが送信しようとしていたものより大きな変動範囲の出力信号を可能にする。
【００１５】
上述の説明で、増幅器は、非対称構造を示し、すなわち、その入力と出力は非対称信号を送受信するものである。多数の増幅器では、差動信号と対称構造を、特に、当該構造の両側でそれぞれ対称である構成素子によって生成される寄生調波補償（compensating parasitic harmonics）手段を用いて、ノイズ源とノイズベクトルを除去するという目的で、用いることが好ましい。
【００１６】
本発明は、さらに、バイアス端子と転送端子と基準端子とをそれぞれ有する第１トランジスタと第２トランジスタと第３トランジスタと第４トランジスタであって、一方で前記第１トランジスタと前記第３トランジスタが、他方で前記第２トランジスタと前記第４トランジスタが第１電源端子と第２電源端子の間で直列に接続される第１トランジスタと第２トランジスタと第３トランジスタと第４トランジスタとを備え、さらに、前記第１電源端子と前記第1および第２トランジスタの転送端子の間にそれぞれ挿入される第１抵抗器と第２抵抗器とを備え、前記第１および第２トランジスタの転送端子が前記第３および第４トランジスタのバイアス端子にそれぞれ接続されて、当該増幅器の差動入力を形成し、前記第１および第２トランジスタのバイアス端子が基準電位端子に一緒に接続され、前記第３トランジスタと前記第４トランジスタが一緒に差動ペアを形成することを特徴とする増幅器を提案する。
【００１７】
このような増幅器は、その対称構造のために、あまりノイズが無く、上述の非対称型増幅器と同じオーダの入力インピーダンスを示す。
【００１８】
第１の構成では、前記対称増幅器は、さらに、前記第３トランジスタと前記第４トランジスタと共にカレントミラーとしてそれぞれ配置される第５トランジスタと第６トランジスタとをさらに備え、前記第５および第６トランジスタの転送端子が当該増幅器の差動出力を形成する。
【００１９】
このような構成により、一方では第３トランジスタと第５トランジスタの、他方では第４トランジスタと第６トランジスタの寸法比を選択することによって、増幅器のゲインを調整できる。
【００２０】
第２の構成では、前記対称増幅器は、一緒に差動出力ペアを形成する第５トランジスタと第６トランジスタとをさらに備え、この第５および第６トランジスタの転送端子が当該増幅器の差動出力を形成し、バイアス端子が前記第３および第４トランジスタの転送端子に接続される。
【００２１】
このような構成により、差動出力ペアのバイアスパラメータを選択することによって、増幅器のゲインの調整が可能になる。
【００２２】
上述の各構成において、差動出力を増幅器のアースから分離するどんな電流路も２つ以上のトランジスタを含むことはなく、このことが、増幅器の出力で低同相モードレベルを保証することが、以下の説明からわかる。
【００２３】
第２の構成による対称増幅器は、一方で前記第１トランジスタと前記第３トランジスタの間に、他方で前記第２トランジスタと前記第４トランジスタの間にそれぞれ挿入される第３抵抗器と第４抵抗器とを好適に備える。
【００２４】
これらの第３および第４抵抗器は、電圧降下を発生し、この電圧降下が、差動出力ペアがその入力で受信するより大きい差動信号のエクスカーションを可能にし、したがって、前記差動ペアが送信しようとしていたものより大きな変動範囲の出力信号を可能にする。
【００２５】
さらに、前記第１および第２トランジスタの転送端子の間に追加抵抗器を挿入することが可能である。
【００２６】
この追加抵抗器は、それが無い場合に第１および第２トランジスタを通過する電流の一部を偏向でき、その電流は、第３および第４トランジスタの寸法が大きい場合には、大きい。このことにより、第１および第２トランジスタに対して、強い電流でそれらが損傷を受けるというリスクを冒すことなく、より小さな寸法を選択できる。
【００２７】
上述のように、本発明による増幅器は、特に、スイッチングマトリックスで使用されるように適合されている。したがって、本発明は、さらに、Ｎ個の信号入力とＰ個の信号出力を示すスイッチングマトリックスに関し、そのマトリックスにおいて、前記信号出力の各々が、少なくとも上述の一つの増幅器を含む少なくとも一つの電流路を介して、信号入力の各々に接続可能である。
【００２８】
本発明の上記および他の態様は、非限定的な例として、以下に記載される実施形態を参照して、説明される。
【００２９】
【発明の実施の形態】
図１は、本発明による増幅器ＣＤを示す。この増幅器ＣＤは、第１トランジスタＴ１と第２トランジスタＴ２を備える。これらのトランジスタは、ここでは、バイポーラ型トランジスタであり、ベースとコレクタとエミッタとを有し、それらは、それぞれバイアス端子と転送端子と基準端子とを形成する。第１トランジスタＴ1と第２トランジスタＴ２の主電流路が、それらのコレクタ・エミッタ接合部によって形成され、ここではエネルギー源ＶＣＣと増幅器ＣＤのアースの形をとる第１電源端子と第２電源端子の間で、直列に接続される。ここで示される増幅器ＣＤは、さらに、第１電源端子ＶＣＣと第１トランジスタＴ１の転送端子間に挿入される第１抵抗器Ｒ１を備え、第１トランジスタＴ１の転送端子は、第２トランジスタＴ２のバイアス端子に接続されて増幅器ＣＤの入力を形成し、その増幅器ＣＤの入力は、入力電圧Ｖｉｎと入力電流Ｉｉｎを受信するものである。第１トランジスタＴ１のバイアス端子は、基準電位端子、この場合は、第１電源端子ＶＣＣに接続される。
【００３０】
第１トランジスタＴ１と第２トランジスタＴ２の小さな交流信号によって、二つの等価回路図を思い浮かべることで、増幅器ＣＤが入力インピーダンスＺｉｎ＝Ｖｉｎ／Ｉｉｎを示し、これはＲ１／（１＋ｇｍ０．Ｒ１）に等しい第１近似値であり、ここで、ｇｍ０は、電流製造技術において、２７°でＶｔ／Ｉｔ=２６ｍＡ／Ｖを有するＩｔ／Ｖｔに等しいトランジスタＴ１とＴ２のトランスコンダクタンスである、ことが容易に証明される。
【００３１】
したがって、Ｒ１．ｇｍφが１と比較して大きい場合、これは第１抵抗器Ｒ１の大きさのオーダが１オームを超える場合であるが、増幅器ＣＤの入力インピーダンスＺｉｎの値は、１／ｇｍ０＝２６ｍΩに近い。
【００３２】
図１は、本発明による増幅器ＣＤの第１の構成を示し、それは、第２トランジスタＴ２と共にカレントミラーとして配置される第３トランジスタＴ３から出される出力電流Ｉｏｕｔを生成し、第３トランジスタの転送端子が増幅器ＣＤの出力ＯＵＴを形成するものである。
【００３３】
このような構成により、第２トランジスタＴ２と第３トランジスタＴ３の寸法比を選択することによって、増幅器ＣＤのゲインを調整できる。したがって、第３トランジスタＴ３が第２トランジスタのｋ倍の大きさならば、Ｉｏｕｔ＝ｋ．Ｉｔであり、ここで、Ｉｔは第２トランジスタＴ２を通過するようになっている電流である。
【００３４】
図２は、本発明による増幅器ＣＤの第２構成を示し、それは、フォロアとして配置される第３トランジスタＴ３から出される出力電流Ｉｏｕｔを生成し、その第３トランジスタの転送端子が増幅器ＣＤの出力ＯＵＴを形成し、そのバイアス端子が第２トランジスタＴ２の転送端子に接続されるものである。第２抵抗器Ｒ２は、第１トランジスタＴ１と第２トランジスタＴ２の間に挿入される。この第２抵抗器Ｒ２が電圧降下Ｒ２．Ｉｔを発生し、この電圧降下が、サーバがその入力で受信する信号Ｖｓ＝ＶＣＣ−（Ｒ１＋Ｒ２）のエクスカーションの増大を可能にし、したがって、フォロアが送信しようとしていたものより大きな変動範囲の出力信号Ｉｏｕｔを可能にする。このような構成によって、例えば、前記フォロアにバイアスをかけようとする第３抵抗器Ｒ３の値を調節することによって、第３トランジスタＴを組み込むフォロアのバイアスパラメータを選択することで、増幅器ＣＤのゲインを調整できる。
【００３５】
なお、図１と図２を参照して述べられた各構成において、出力ＯＵＴを増幅器ＣＤのアースから分離するどんな電流路も２つ以上のトランジスタを含むことはなく、このことが、増幅器ＣＤの出力で、低い同相モードレベルを保証する。
【００３６】
図３は、本発明による対称増幅器ＣＤを示す。この増幅器ＣＤは、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４を備える。これらのトランジスタは、ここでは、バイポーラ型トランジスタであり、したがって、ベースとコレクタとエミッタとを有し、それらは、それぞれバイアス端子と転送端子と基準端子とを形成する。第１トランジスタＴ1と第３トランジスタＴ３の主電流路が一方で、第２トランジスタＴ２と第４トランジスタＴ４の主電流路が他方で、それらのコレクタ・エミッタ接合部によって形成され、ここではエネルギー源ＶＣＣと増幅器ＣＤのアースの形をとる第１電源端子と第２電源端子の間で、直列に接続される。この増幅器ＣＤは、さらに、第１電源端子ＶＣＣと第１トランジスタＴ１および第２トランジスタＴ２の転送端子の間にそれぞれ挿入される第１抵抗器Ｒ１と第２抵抗器Ｒ２を備え、第１トランジスタＴ１および第２トランジスタＴ２の転送端子は、第３トランジスタＴ３および第４トランジスタＴ４のバイアス端子にそれぞれ接続されて、対称増幅器ＣＤの差動入力（ＩＮ＋、ＩＮ−）を形成し、第１トランジスタＴ１および第２トランジスタＴ２のバイアス端子は、ここでは第１電源端子ＶＣＣの形をとる基準電位端子に、一緒に接続され、第３トランジスタＴ３と第４トランジスタＴ４は、一緒に差動ペアを形成し、ここでは第１電流源Ｉ１によってバイアスがかけられる。
【００３７】
この増幅器ＣＤは、したがって、対称構造を示し、すなわち、対称信号（Ｉｉｎ＋、Ｉｉｎ−）と（Ｉｏ＋、Ｉｏ−）をそれぞれ送受信するための差動入力（ＩＮ＋、ＩＮ−）と差動出力（ＯＵＴ＋、ＯＵＴ−）を有する。このような構造により、当業者にとって周知の手法にしたがって、当該構造の両側でそれぞれ対称である構成素子によって生成される寄生調波補償手段を用いて、特にノイズ源とノイズベクトルを除去できる。このような増幅器は、二つの入力端子ＩＮ＋とＩＮ−と、非対称構造の記載で示されたものの２倍の振幅を有する入力信号（Ｖｉｎ＋、Ｖｉｎ−）と（Ｉｉｎ＋、Ｉｉｎ−）の間で直列に接続されているように見える上述のような二つの非対称構造を用いるが、この増幅器の入力インピーダンスＺｉｎは、前記非対称構造と同じオーダである。
【００３８】
図３は、本発明による対称増幅器ＣＤの第１の構成を示し、第３トランジスタＴ３と第４トランジスタＴ４と共にカレントミラーとしてそれぞれ配置される第５トランジスタＴ５と第６トランジスタＴ６から出される差動出力電流（Ｉｏ＋、Ｉｏ−）を生成し、第５および第６トランジスタの転送端子が増幅器ＣＤの差動出力ＯＵＴを形成するものである。このような構成により、一方で第３トランジスタＴ３と第５トランジスタＴ５の、他方で第４トランジスタＴ４と第６トランジスタＴ６の寸法比を選択することによって、増幅器ＣＤのゲインを調整できる。
【００３９】
図４は、本発明による対称増幅器ＣＤの第２の構成を示し、一緒に差動出力ペアを形成する第５トランジスタＴ５と第６トランジスタＴ６から出される差動出力電流（Ｉｏ＋、Ｉｏ−）を生成し、第５および第６トランジスタの転送端子が増幅器ＣＤの差動出力ＯＵＴを形成し、バイアス端子が第３トランジスタＴ３および第４トランジスタＴ４の転送端子に接続されるものである。このような構成により、例えば、前記差動ペアにバイアスをかけようとする第２電流源Ｉ２によって供給される電流を調整することによって、差動出力ペア（Ｔ５、Ｔ６）のバイアスパラメータを選択することで、増幅器ＣＤのゲインを調整できる。
【００４０】
第３抵抗器Ｒ３と第４抵抗器Ｒ４は、第１トランジスタＴ１と第３トランジスタＴ３の間と、第２トランジスタＴ２と第４トランジスタＴ４の間にそれぞれ挿入される。これらの第３抵抗器Ｒ３と第４抵抗器Ｒ４は、それぞれ電圧降下Ｒ３．Ｉｔ＋とＲ４．Ｉｔ−を発生し、この電圧降下が、差動出力ペア（Ｔ５、Ｔ６）がその入力で受信するより大きい差動信号（Ｖｓ＋、Ｖｓ−）のエクスカーションを可能にし、したがって、前記差動ペアが送信しようとしていたものより大きな変動範囲の出力信号（Ｉｏ＋、Ｉｏ−）を可能にする。
【００４１】
さらに、第１トランジスタＴ１と第２トランジスタＴ２の転送端子の間に追加抵抗器Ｒｔを挿入する場合がある。
【００４２】
この抵抗器Ｒｔは、それが無い場合に第１トランジスタＴ１と第２トランジスタＴ２を通過する電流（Ｉｔ＋、Ｉｔ−）の一部を偏向でき、その電流は、第３トランジスタＴ３と第４トランジスタＴ４の寸法が大きい場合には、重要である。このことにより、第１トランジスタＴ１と第２トランジスタＴ２に対して、強い電流でそれらが損傷を受けるというリスクを冒すことなく、より小さな寸法を選択できる。
【００４３】
なお、図３と図４を参照して述べられた各構成において、出力ＯＵＴを対称増幅器ＣＤのアースから分離する電流路のどれもが２つ以上のトランジスタを含むことはなく、このことは、増幅器ＣＤの出力で、低い同相モードレベルを保証する。
【００４４】
さらに、上述の例で使用されたトランジスタが、すべてバイポーラ型である場合は、これらの全て又は一部を、それぞれが関連トランジスタのバイアス端子と転送端子と基準端子を形成する、ゲートとドレインとソースとを有するＭＯＳ型トランジスタで代用することは、完全に実行可能である。
【００４５】
図５は、Ｎ個の信号入力（ＩＮ１〜ＩＮＮ）とＰ個の信号出力（ＯＵＴ１〜ＯＵＴＰ）を有するスイッチングマトリックスを示し、このマトリックスでは、信号出力ＯＵＴｉ（ｉ＝１〜Ｐ）の各々が信号入力（ＩＮ１〜ＩＮＮ）の各々に、少なくとも上述の一つの増幅器ＣＤを含む少なくとも一つの電流路を介して接続され得る。実際に所定の構成でマトリックスの入力を出力に接続する電流路の選択は、制御信号ＣＮＴの値を選択することによって実現される。
【００４６】
本発明による増幅器ＣＤは、信号入力ＩＮｉ（ｉ＝１〜Ｎ）のどれか一つから来る電流信号を、それが出力端子ＯＵＴｉ（ｉ＝１〜Ｐ）で使用可能になる前に、増幅する。各出力端子ＯＵＴｉ（ｉ＝１〜Ｐ）は、大きな負荷をもたらす多数の電流路に接続されているので、本発明による増幅器ＣＤの低入力インピーダンスによって、増幅器ＣＤが接続される入力端子ＩＮｉで収集された情報を良好にリカバリできる。さらに、増幅器ＣＤの出力信号の低同相モードレベルにより、マトリックスＭＴＸの下流に配置される素子の入力段の飽和リスクを制限しながら、出力端子ＯＵＴｉ（ｉ＝１〜Ｐ）に存在している信号の交流素子に対して最大限の変動範囲を提供できる。
【図面の簡単な説明】
【図１】本発明による非対称増幅器の第１の構成を示す電気図である。
【図２】本発明による非対称増幅器の第２の構成を示す電気図である。
【図３】本発明による対称増幅器の第１の構成を示す電気図である。
【図４】本発明による対称増幅器の第２の構成を示す電気図である。
【図５】本発明による増幅器を組み込むスイッチングマトリックスを示す部分機能図である。

Claims (4)

1. バイアス端子と転送端子と基準端子とを有する複数のトランジスタを含む増幅器であって、
   第１電源端子と第２電源端子の間に直列に接続される第１入力トランジスタと第２入力トランジスタとを備える入力部であって、前記第１入力トランジスタの転送端子が当該増幅器の入力を形成し、前記第１入力トランジスタの転送端子が、前記第２入力トランジスタのバイアス端子に短絡して接続され、且つ、抵抗器を介して前記第１電源端子に接続されているとともに、前記第１入力トランジスタのバイアス端子が基準電位端子に接続されている、入力部と、
   出力電流を生成する出力トランジスタを備えており、前記出力電流は、前記第２入力トランジスタを流れる電流を増減した複製である、出力部と、
   を備えるとともに、
   差動入力信号を受信する一対の入力部を備えており、前記一対の入力部のそれぞれは、前記入力部に対応しており、
   前記出力部は、差動出力電流を生成する一対の出力トランジスタを備えており、前記差動出力電流は、前記各入力部の各第２入力トランジスタを流れる差動電流を増減した複製である、ことを特徴とする増幅器。
2. 請求項１に記載の増幅器であって、
   前記各入力部の各第１入力トランジスタの転送端子の間に挿入される抵抗器をさらに備えることを特徴とする増幅器。
3. Ｎ個の信号入力とＰ個の信号出力を有するスイッチングマトリックスであって、
   前記信号出力の各々が、少なくとも請求項１に記載の一つの増幅器を含む少なくとも一つの電流路を介して、信号入力の各々に接続可能であることを特徴とするスイッチングマトリックス。
4. 請求項３に記載のスイッチングマトリックスを備えることを特徴とする集積回路。

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