JPH06232654A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH06232654A JPH06232654A JP5016027A JP1602793A JPH06232654A JP H06232654 A JPH06232654 A JP H06232654A JP 5016027 A JP5016027 A JP 5016027A JP 1602793 A JP1602793 A JP 1602793A JP H06232654 A JPH06232654 A JP H06232654A
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- Japan
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- trs
- drains
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- drain
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Abstract
(57)【要約】 （修正有）
【目的】全差動型回路に於いて出力端子の同相電位を、
所望の値に固定でき、かつ素子バラツキに対する感度が
低く、高い同相利得を持つ回路構成を得る。 【構成】トランジスタ１０，１１，３３で差動対を構成
し、そのドレインがそれぞれ、定電流源トランジスタ３
１，３２のドレインに接続されている。また、出力端子
７２，７３がゲートに接続されたトランジスタ１９，２
０のドレインが共通に接続されかつカスコード接続され
たトランジスタ１７を介して、トランジスタ１６と１
２、及び１６と６のミラー回路に接続され、かつトラン
ジスタ６，１２のドレインが前記差動対のドレインにそ
れぞれ接続され、また、これらのドレインはカスコード
接続のトランジスタ８，１４を介して、ゲートが基準電
位に接続されたトランジスタ９，１５のドレインに接続
される。トランジスタ２２，２４で出力段が、トランジ
スタ１〜５，定電流源５０でバイアス回路を構成する。
所望の値に固定でき、かつ素子バラツキに対する感度が
低く、高い同相利得を持つ回路構成を得る。 【構成】トランジスタ１０，１１，３３で差動対を構成
し、そのドレインがそれぞれ、定電流源トランジスタ３
１，３２のドレインに接続されている。また、出力端子
７２，７３がゲートに接続されたトランジスタ１９，２
０のドレインが共通に接続されかつカスコード接続され
たトランジスタ１７を介して、トランジスタ１６と１
２、及び１６と６のミラー回路に接続され、かつトラン
ジスタ６，１２のドレインが前記差動対のドレインにそ
れぞれ接続され、また、これらのドレインはカスコード
接続のトランジスタ８，１４を介して、ゲートが基準電
位に接続されたトランジスタ９，１５のドレインに接続
される。トランジスタ２２，２４で出力段が、トランジ
スタ１〜５，定電流源５０でバイアス回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路に関し、特
に集積回路化された全差動演算増幅回路に関する。
に集積回路化された全差動演算増幅回路に関する。
【０００２】
【従来の技術】従来の全差動演算増幅回路は、図３に示
すように差動回路の入力段と、縦続接続された出力段お
よび同相帰還回路を有する（例えば、ＩＥＥＥ Ｊ．Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．ＳＣ−１
７，９６９−９８２）。
すように差動回路の入力段と、縦続接続された出力段お
よび同相帰還回路を有する（例えば、ＩＥＥＥ Ｊ．Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．ＳＣ−１
７，９６９−９８２）。
【０００３】図３に示された回路は、トランジスタ１０
７，１０８，１１１で構成される差動回路と、トランジ
スタ１３０〜１３９で構成されるカスコード回路の出力
段および同相帰還回路で構成される。ここでトランジス
タ１０３、および定電流源１５０は、バイアス回路であ
る。
７，１０８，１１１で構成される差動回路と、トランジ
スタ１３０〜１３９で構成されるカスコード回路の出力
段および同相帰還回路で構成される。ここでトランジス
タ１０３、および定電流源１５０は、バイアス回路であ
る。
【０００４】次に、動作について説明する。入力端子１
６０，１６１に印加された差動入力信号は、入力の差動
回路により差動電流に変換され、次段の出力回路に入力
される。トランジスタ１３１と１３８，トランジスタ１
３２と１３７，トランジスタ１３３と１３６のゲート
は、各々端子１６５，１６６，１６７に導出され、一定
電圧にバイアスされる。トランジスタ１３１と１３８，
トランジスタ１３２と１３７はカスコード回路を構成
し、高い出力インピーダンスを有することにより、大き
な電圧増幅率を得ている。トランジスタ１３４と１３５
のドレイン−ソース間電圧は、各々のゲート−ソース間
電圧よりも小さいため、三極管領域で動作をしている。
６０，１６１に印加された差動入力信号は、入力の差動
回路により差動電流に変換され、次段の出力回路に入力
される。トランジスタ１３１と１３８，トランジスタ１
３２と１３７，トランジスタ１３３と１３６のゲート
は、各々端子１６５，１６６，１６７に導出され、一定
電圧にバイアスされる。トランジスタ１３１と１３８，
トランジスタ１３２と１３７はカスコード回路を構成
し、高い出力インピーダンスを有することにより、大き
な電圧増幅率を得ている。トランジスタ１３４と１３５
のドレイン−ソース間電圧は、各々のゲート−ソース間
電圧よりも小さいため、三極管領域で動作をしている。
【０００５】いま、何らかの理由で、出力端子１６２，
１６３の同相電位が高くなったとすると、トランジスタ
１３４と１３５のＯＮ抵抗は大きくなり、トランジスタ
１３２と１３７を流れる電流は減少する。このため、出
力端子の電位は低くなろうとする。即ち、同相帰還回路
として動作している事が分かる。この回路は、差動入
力，差動出力であるため、同相雑音に対する影響を抑え
る事ができる。また、出力信号のダイナミック・レンジ
もシングルエンド型の回路に比べ、２倍となり、Ｓ／Ｎ
に対し有利となる。
１６３の同相電位が高くなったとすると、トランジスタ
１３４と１３５のＯＮ抵抗は大きくなり、トランジスタ
１３２と１３７を流れる電流は減少する。このため、出
力端子の電位は低くなろうとする。即ち、同相帰還回路
として動作している事が分かる。この回路は、差動入
力，差動出力であるため、同相雑音に対する影響を抑え
る事ができる。また、出力信号のダイナミック・レンジ
もシングルエンド型の回路に比べ、２倍となり、Ｓ／Ｎ
に対し有利となる。
【０００６】
【発明が解決しようとする課題】前述した従来の全差動
演算増幅回路では、出力端子の同相電位を希望の電位に
固定することが難しく、素子バラツキに対する感度が高
い。また、同相信号に対する利得が低いため、用途によ
っては同相雑音の抑圧度が不足するという欠点がある。
さらに、出力部分でトランジスタが何段にも縦積みされ
た構成となっているので、電源電圧が低い時には不向き
である。
演算増幅回路では、出力端子の同相電位を希望の電位に
固定することが難しく、素子バラツキに対する感度が高
い。また、同相信号に対する利得が低いため、用途によ
っては同相雑音の抑圧度が不足するという欠点がある。
さらに、出力部分でトランジスタが何段にも縦積みされ
た構成となっているので、電源電圧が低い時には不向き
である。
【０００７】本発明の目的は、このような欠点を除き、
素子バラツキに対して安定度の高い演算増幅回路を提供
することにある。
素子バラツキに対して安定度の高い演算増幅回路を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の第１の演算増幅
回路の構成は、ゲートが入力端子に各々導出された差動
対を設け、前記差動対のドレイン又はソースがそれぞ
れ、ソース又はドレインを第１の電源に接続した第１，
第２のトランジスタのドレイン又はソースに接続され、
前記第１，第２のトランジスタは、ソース又はドレイン
を前記第１の電源に接続した第３のトランジスタとカレ
ントミラー回路を形成し、前記第３のトランジスタのゲ
ートとドレイン又はソースは、カスコード接続された第
４のトランジスタを介して、ドレイン又はソースが共通
接続されかつそれぞれのゲートが出力端子に接続された
第５，第６のトランジスタのドレイン又はソースに接続
され、前記差動対の出力は、カスコード接続された第
７，第８のトランジスタを介して、第９，第１０の出力
トランジスタのゲートにそれぞれ接続され、かつカスコ
ード接続された第１１，第１２のトランジスタを介し
て、ゲートが第３の電源に接続された第１３，第１４の
トランジスタのドレイン又はソースに接続されているこ
とを特徴とする。
回路の構成は、ゲートが入力端子に各々導出された差動
対を設け、前記差動対のドレイン又はソースがそれぞ
れ、ソース又はドレインを第１の電源に接続した第１，
第２のトランジスタのドレイン又はソースに接続され、
前記第１，第２のトランジスタは、ソース又はドレイン
を前記第１の電源に接続した第３のトランジスタとカレ
ントミラー回路を形成し、前記第３のトランジスタのゲ
ートとドレイン又はソースは、カスコード接続された第
４のトランジスタを介して、ドレイン又はソースが共通
接続されかつそれぞれのゲートが出力端子に接続された
第５，第６のトランジスタのドレイン又はソースに接続
され、前記差動対の出力は、カスコード接続された第
７，第８のトランジスタを介して、第９，第１０の出力
トランジスタのゲートにそれぞれ接続され、かつカスコ
ード接続された第１１，第１２のトランジスタを介し
て、ゲートが第３の電源に接続された第１３，第１４の
トランジスタのドレイン又はソースに接続されているこ
とを特徴とする。
【０００９】本発明の第２の演算増幅回路の構成は、前
記第１の演算増幅回路に加えて、さらに前記第１，第２
のトランジスタとそれぞれ並列に第１５，第１６のトラ
ンジスタが接続され、前記第１５，第１６のトランジス
タのゲートはいずれも第４の電源に接続されていること
を特徴とする。
記第１の演算増幅回路に加えて、さらに前記第１，第２
のトランジスタとそれぞれ並列に第１５，第１６のトラ
ンジスタが接続され、前記第１５，第１６のトランジス
タのゲートはいずれも第４の電源に接続されていること
を特徴とする。
【００１０】
【実施例】図１は、本発明の第１の実施例の演算増幅回
路を示す回路図である。図１において、本第１の実施例
の演算増幅回路は、トランジスタ１０，１１，３３で差
動対を構成し、前記差動対のドレインがそれぞれ、定電
流源を担うトランジスタ３１，３２のドレインに接続さ
れている。また、出力端子がゲートに接続されたトラン
ジスタ１９，２０のそれぞれのドレインが共通に接続さ
れかつ前記ドレインがカスコード接続されたトランジス
タ１７を介して、トランジスタ１６と１２、かつトラン
ジスタ１６と６とで構成されたミラー回路に接続され、
かつ前記ミラー回路のトランジスタ６，１２のドレイン
が前記差動対のドレインにそれぞれ接続されている。ま
た、前記差動対のドレインはカスコード接続されたトラ
ンジスタ８，１４を介して、ゲートが基準電位に接続さ
れたトランジスタ９，１５のドレインに接続されてい
る。トランジスタ２２，２４で出力段が構成され、トラ
ンジスタ１〜５、定電流源５０でバイアス回路を構成す
る。また、抵抗６０，６２，容量６１，６３の直列体
が、それぞれトランジスタ２２，２４に接続される。
路を示す回路図である。図１において、本第１の実施例
の演算増幅回路は、トランジスタ１０，１１，３３で差
動対を構成し、前記差動対のドレインがそれぞれ、定電
流源を担うトランジスタ３１，３２のドレインに接続さ
れている。また、出力端子がゲートに接続されたトラン
ジスタ１９，２０のそれぞれのドレインが共通に接続さ
れかつ前記ドレインがカスコード接続されたトランジス
タ１７を介して、トランジスタ１６と１２、かつトラン
ジスタ１６と６とで構成されたミラー回路に接続され、
かつ前記ミラー回路のトランジスタ６，１２のドレイン
が前記差動対のドレインにそれぞれ接続されている。ま
た、前記差動対のドレインはカスコード接続されたトラ
ンジスタ８，１４を介して、ゲートが基準電位に接続さ
れたトランジスタ９，１５のドレインに接続されてい
る。トランジスタ２２，２４で出力段が構成され、トラ
ンジスタ１〜５、定電流源５０でバイアス回路を構成す
る。また、抵抗６０，６２，容量６１，６３の直列体
が、それぞれトランジスタ２２，２４に接続される。
【００１１】以上の特徴を持った構成とする事で、出力
の同相電位を、第３の電源と同電位になるように同相帰
還をかけることが可能となる。
の同相電位を、第３の電源と同電位になるように同相帰
還をかけることが可能となる。
【００１２】次に、この構成における通常時の動作を説
明する。前記差動対を構成するトランジスタ１０，１１
のゲートを入力端子７０，７１とし、前記入力端子７
０，７１に印加された入力差動信号は、ゲート接地トラ
ンジスタ７，１３と負荷トランジスタ８，１４を介して
増幅され、次段の出力トランジスタ２２，２４により更
に増幅され、差動出力端子７２，７３から出力される。
明する。前記差動対を構成するトランジスタ１０，１１
のゲートを入力端子７０，７１とし、前記入力端子７
０，７１に印加された入力差動信号は、ゲート接地トラ
ンジスタ７，１３と負荷トランジスタ８，１４を介して
増幅され、次段の出力トランジスタ２２，２４により更
に増幅され、差動出力端子７２，７３から出力される。
【００１３】次に、同相帰還時の動作について説明す
る。まず、何らかの理由で、差動出力の同相信号成分が
増加した場合を考える。このとき、トランジスタ１９，
２０のドレインの電位が十分に低く設定されていれば、
各々は３極管領域で動作しているので、トランジスタの
ＯＮ抵抗は小さくなる。従って、トランジスタ１９，２
０のドレイン電流が増加する。この増加した分の電流
は、トランジスタ６，１２，１６で構成されるカレント
ミラー回路を介して、前記差動対の出力に帰還される。
このように帰還された電流は、トランジスタ８，１４，
９，１５，３３，３１，３２の電流が固定されているの
で、トランジスタ２２，２４で構成される出力段への信
号に重畳され、トランジスタ２２，２４のゲート電位を
押し上げ、トランジスタ２２，２４の出力電流であるド
レイン電流を増加させ、差動出力の同相電位を引き下げ
ることができる。このとき、帰還が安定に達するのは、
定電流源を担うトランジスタ３１，３２からの電流に同
相帰還を与えるトランジスタ６，１２との電流の和が、
基準電位にゲートが固定された負荷トランジスタ９，１
５の電流とバランスしたときである。トランジスタ９，
１５のゲートが基準電位に接続されているということ
は、その電流は、基準電位を参照しているということで
あり、つまり、差動出力の同相電位は、基準電位によっ
て、一意に決めることができる。
る。まず、何らかの理由で、差動出力の同相信号成分が
増加した場合を考える。このとき、トランジスタ１９，
２０のドレインの電位が十分に低く設定されていれば、
各々は３極管領域で動作しているので、トランジスタの
ＯＮ抵抗は小さくなる。従って、トランジスタ１９，２
０のドレイン電流が増加する。この増加した分の電流
は、トランジスタ６，１２，１６で構成されるカレント
ミラー回路を介して、前記差動対の出力に帰還される。
このように帰還された電流は、トランジスタ８，１４，
９，１５，３３，３１，３２の電流が固定されているの
で、トランジスタ２２，２４で構成される出力段への信
号に重畳され、トランジスタ２２，２４のゲート電位を
押し上げ、トランジスタ２２，２４の出力電流であるド
レイン電流を増加させ、差動出力の同相電位を引き下げ
ることができる。このとき、帰還が安定に達するのは、
定電流源を担うトランジスタ３１，３２からの電流に同
相帰還を与えるトランジスタ６，１２との電流の和が、
基準電位にゲートが固定された負荷トランジスタ９，１
５の電流とバランスしたときである。トランジスタ９，
１５のゲートが基準電位に接続されているということ
は、その電流は、基準電位を参照しているということで
あり、つまり、差動出力の同相電位は、基準電位によっ
て、一意に決めることができる。
【００１４】図２は本発明の第２の実施例の演算増幅回
路を示す回路図である。図２において、本第２の実施例
は、前記第１の実施例において差動対の出力に与えるバ
イアス電流を担うトランジスタと帰還電流を与えるトラ
ンジスタとを、それぞれ別に設けていたが、本第２の実
施例では素子のばらつきの影響を抑えるために、これを
共通化している。
路を示す回路図である。図２において、本第２の実施例
は、前記第１の実施例において差動対の出力に与えるバ
イアス電流を担うトランジスタと帰還電流を与えるトラ
ンジスタとを、それぞれ別に設けていたが、本第２の実
施例では素子のばらつきの影響を抑えるために、これを
共通化している。
【００１５】即ち、図１のトランジスタ３１，３２，３
３を省略し、トランジスタ４１，４２を追加している。
その他の回路部分は、図１と同様である。
３を省略し、トランジスタ４１，４２を追加している。
その他の回路部分は、図１と同様である。
【００１６】そのため、差動対を構成するトランジスタ
１０，１１のソースに接続された定電流源を、カスコー
ド接続されたトランジスタ４１を介して、ゲートが基準
電位に接続されたトランジスタ４２としている。本第２
の実施例の動作については、前記第１の実施例と同様な
ので省略する。
１０，１１のソースに接続された定電流源を、カスコー
ド接続されたトランジスタ４１を介して、ゲートが基準
電位に接続されたトランジスタ４２としている。本第２
の実施例の動作については、前記第１の実施例と同様な
ので省略する。
【００１７】
【発明の効果】以上説明したように、本発明は特に全差
動演算増幅回路の同相信号を正確に所望の電位に固定で
き、また容易に十分高い同相帰還利得を得る事ができる
という効果を有する。
動演算増幅回路の同相信号を正確に所望の電位に固定で
き、また容易に十分高い同相帰還利得を得る事ができる
という効果を有する。
【図１】本発明の第１の実施例の演算増幅回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の演算増幅回路を示す回路図である。
１〜４２，１０３，１０７，１０８，１１１，１３０〜
１３９ トランジスタ ６０，６２ 抵抗 ６１，６３ 容量 ５０，１５０ 定電流源 ７０，７１，１６０，１６１ 入力端子 ７２，７３，１６２，１６３ 出力端子
１３９ トランジスタ ６０，６２ 抵抗 ６１，６３ 容量 ５０，１５０ 定電流源 ７０，７１，１６０，１６１ 入力端子 ７２，７３，１６２，１６３ 出力端子
Claims (2)
- 【請求項１】 ゲートが入力端子に各々導出された差動
対を設け、前記差動対のドレイン又はソースがそれぞ
れ、ソース又はドレインを第１の電源に接続した第１，
第２のトランジスタのドレイン又はソースに接続され、
前記第１，第２のトランジスタは、ソース又はドレイン
を前記第１の電源に接続した第３のトランジスタとカレ
ントミラー回路を形成し、前記第３のトランジスタのゲ
ートとドレイン又はソースは、カスコード接続された第
４のトランジスタを介して、ドレイン又はソースが共通
接続されかつそれぞれのゲートが出力端子に接続された
第５，第６のトランジスタのドレイン又はソースに接続
され、前記差動対の出力は、カスコード接続された第
７，第８のトランジスタを介して、第９，第１０の出力
トランジスタのゲートにそれぞれ接続され、かつカスコ
ード接続された第１１，第１２のトランジスタを介し
て、ゲートが第３の電源に接続された第１３，第１４の
トランジスタのドレイン又はソースに接続されているこ
とを特徴とする演算増幅回路。 - 【請求項２】 請求項１の演算増幅回路において、前記
第１，第２のトランジスタとそれぞれ並列に第１５，第
１６のトランジスタが接続され、前記第１５，第１６の
トランジスタのゲートはいずれも第４の電源に接続され
ていることを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016027A JPH06232654A (ja) | 1993-02-03 | 1993-02-03 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016027A JPH06232654A (ja) | 1993-02-03 | 1993-02-03 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232654A true JPH06232654A (ja) | 1994-08-19 |
Family
ID=11905087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016027A Pending JPH06232654A (ja) | 1993-02-03 | 1993-02-03 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232654A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
| US6998917B2 (en) | 2003-03-11 | 2006-02-14 | Fujitsu Limited | Common-mode feedback circuit and differential operational amplifier circuit having stable operation and low power consumption |
| JP2007159117A (ja) * | 2005-11-30 | 2007-06-21 | Freescale Semiconductor Inc | 低電圧低電力ａｂ級出力段 |
-
1993
- 1993-02-03 JP JP5016027A patent/JPH06232654A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
| US6998917B2 (en) | 2003-03-11 | 2006-02-14 | Fujitsu Limited | Common-mode feedback circuit and differential operational amplifier circuit having stable operation and low power consumption |
| JP2007159117A (ja) * | 2005-11-30 | 2007-06-21 | Freescale Semiconductor Inc | 低電圧低電力ａｂ級出力段 |
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| A02 | Decision of refusal |
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