JP2002533967A - 線形化増幅器コア - Google Patents

Abstract

(57)【要約】 差動増幅器コア回路の入出力特性を線形化するための回路が記述されている。差動増幅器コア回路は、入力段と出力段とを備えている。入力段は、共通エミッタ接地構成に接続された入力トランジスタを含んでおり、該入力トランジスタのベースは、入力端子に結合されている。入力段はさらに、入力トランジスタと電源端子との間に結合された負荷回路を含んでいる。出力段は、共通エミッタ接地構成に接続された出力トランジスタを含んでおり、該出力トランジスタのコレクタに出力端子が結合されている。第１および第２の抵抗が、対応する出力トランジスタのコレクタと電源端子との間に結合されている。バッファ段は、入力段と出力段との間に結合されたバッファ回路を含んでいる。バッファ回路は、第１のトランジスタ対を含んでおり、該第１のトランジスタ対のベースは、対応する入力トランジスタのコレクタにそれぞれ結合されている。また、該第１のトランジスタ対のコレクタは電源端子にそれぞれ結合されており、そのエミッタは、対応する出力トランジスタのベースにそれぞれ結合されている。バッファ回路はさらに、共通エミッタ接地構成に接続された第２のトランジスタ対を含んでいる。該第２のトランジスタ対のベースは入力端子にそれぞれ結合され、そのコレクタは、対応する第１のトランジスタのエミッタにそれぞれ結合されている。第１のトランジスタを流れる差動電流は、出力トランジスタを流れる差動電流に等しく、それにより、出力段によってもたらされる、あらゆる非線形性を相殺している。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） １．発明の分野 本発明は、一般にアナログ回路に関し、より詳細には、差動増幅器コアの出力
を線形化するための回路に関する。

【０００２】 ２．背景情報 図１は、従来技術による差動対増幅器回路の回路図を示したものである。差動
増幅器回路は、トランジスタＱ１、Ｑ２、エミッタ・デジェネレーション抵抗Ｒ _E1 、Ｒ_E2、負荷抵抗Ｒ_C1、Ｒ_C2、電流源Ｉを含んでいる。差動入力Ｖ_i+とＶ_i-が
、トランジスタＱ１、Ｑ２のベースにそれぞれ印加され、差動出力Ｖ_o+とＶ_o-が
、トランジスタＱ１、Ｑ２のコレクタにそれぞれ供給されている。抵抗Ｒ_E1、Ｒ _E2 中を流れる電流Ｉ_E1、Ｉ_E2は、それぞれ Ｉ_E1＝（（Ｖ_i+−ＶＢＥ₁）−Ｖ_E）／Ｒ_E1、 Ｉ_E2＝（（Ｖ_i-−ＶＢＥ₂）−Ｖ_E）／Ｒ_E2 となる。 ここで、ＶＢＥ₁は、トランジスタＱ１のベース−エミッタ電圧であり、ＶＢＥ₂ は、トランジスタＱ２のベース−エミッタ電圧である。

【０００３】 Ｖ_i+＝Ｖ_i-であるコモンモードでは、電流Ｉの半分がトランジスタＱ１を流れ
（Ｉ_E1）、電流の半分がトランジスタＱ２を流れる（Ｉ_E2）ように回路が平衡化
される。Ｖ_i+とＶ_i-が異なる差動モードでは、電流に応じてＶＢＥ₁とＶＢＥ₂が
非線形に変化するため、図１の増幅器回路は非線形になる。トランジスタＱ１、
Ｑ２のベース−エミッタ電圧の差（ＶＢＥ₁−ＶＢＥ₂）はコレクタ電流の比に比
例し、 ΔＶＢＥ＝（ＫＴ／ｇ）＊１ｎ（Ｉ_C1／Ｉ_C2） となる。 ここで、 Ｋ＝ボルツマンの定数 Ｔ＝絶対温度 ｑ＝電子電荷 であり、 入力Ｖ_i+−Ｖ_i-の場合、デジェネレーション抵抗Ｒ_E1、Ｒ_E2の両端間の電圧Ｖ_E1 −Ｖ_E2は Ｖ_E1−Ｖ_E2＝（Ｖ_i+−ＶＢＥ₁）−（Ｖ_i-−ＶＢＥ₂）、すなわち Ｖ_E1−Ｖ_E2＝（Ｖ_i+−Ｖ_i-）−ΔＶＢＥ となる。 Ｒ_E1＝Ｒ_E2＝Ｒ_E、Ｒ_C1＝Ｒ_C2＝Ｒ_Cの場合、出力Ｖ_o+−Ｖ_o-は Ｖ_o+−Ｖ_o-＝−（Ｒ_C／Ｒ_E）（（Ｖ_i+−Ｖ_i-）−ΔＶＢＥ） となる。

【０００４】 したがって、デジェネレーション抵抗Ｒ_E1、Ｒ_E2の両端間の信号が、Ｖ_i+−Ｖ _i- ではなく、（（Ｖ_i+−Ｖ_i-）−ΔＶＢＥ）であるため、出力は、（Ｖ_i+−Ｖ_i- ）に対して非線形である。

【０００５】 図２は、図１の差動増幅器回路の特性を線形化するための、従来技術による技
法を示したものである。図に示すように、ダイオード接続トランジスタＱ３、Ｑ
４が、正の電源端子ＶＣＣと、負荷抵抗Ｒ_C1、Ｒ_C2との間の負荷回路にそれぞれ
設けられている。Ｒ_E1＝Ｒ_C1＝Ｒ_E2＝Ｒ_C2（すなわち、利得が１）と仮定すると
、ダイオード接続トランジスタＱ３、Ｑ４の効果は、差動入力トランジスタＱ１
、Ｑ２による非線形性をオフセットすることである。したがって、Ｖ_i+−Ｖ_i-の
変化による、Ｒ_C1を流れる電流の変化、および関連するトランジスタＱ３のＶＢ
Ｅの変化が、Ｒ_E1を流れる電流の変化、およびトランジスタＱ１のＶＢＥの変化
と同じになり、それにより、出力電圧の非線形性を相殺している。この技法は、
ダイオード線形化と呼ばれている。

【０００６】 図２に示すダイオード線形化技法には欠点がある。Ｘが１より大きい正の整数
である利得Ｘ（すなわち、Ｒ_C＝Ｘ＊Ｒ_E）を必要とする場合、Ｘ個のダイオード
接続トランジスタが負荷に必要である。これは、多数のＶＢＥを回路に付加し、
出力部のヘッドルームを減少させる（すなわち、出力電圧の揺れを小さくする）
。したがって、このような差動増幅器の特性を線形化する方法および装置のため
の技法が必要である。

【０００７】 （発明の概要） 本発明は、入力端子と出力端子を有する差動増幅器コア回路の入出力特性を線
形化するための回路を含む。一実施態様では、その回路は、入力段、バッファ段
、出力段を含んでいる。入力段は、共通エミッタ接地構成に接続され、かつ入力
端子に結合された入力トランジスタを含んでいる。入力段はさらに、電源端子と
入力トランジスタとの間に結合された負荷回路を含んでいる。入力段は、線形入
出力特性をもたらしている。出力段は、共通エミッタ接地構成に接続された出力
トランジスタを含んでおり、その出力端子が出力トランジスタに結合されている
。出力段は、非線形入出力特性をもたらしている。バッファ段は、入力段と出力
段との間に結合され、出力段の非線形性に等しく、かつ反対の非線形性をもたら
している。したがって、入力端子から出力端子への伝達曲線は線形である。

【０００８】 （詳細説明） 本発明は、差動増幅器コア回路の入出力特性を線形化するための回路を含む。
差動増幅器コア回路は、入力段、バッファ段、出力段を備えている。入力段は、
共通エミッタ接地構成に接続された入力トランジスタ対を含んでおり、その入力
トランジスタのベースは、入力端子に結合されている。入力段はさらに負荷回路
を含んでいる。負荷回路の各々は、ダイオード接続トランジスタ、対応する入力
トランジスタのコレクタと第１電源端子との間に結合された直列抵抗を含んでい
る。入力段は、出力特性に対して線形入力をもたらしている。出力段は、共通エ
ミッタ接地構成に接続された出力トランジスタ対を含んでおり、その出力トラン
ジスタのコレクタに出力端子が結合されている。一対の抵抗が、対応する出力ト
ランジスタのコレクタと第１電源端子との間に結合されている。出力段は、その
入力信号に対して、出力信号に非線形性をもたらしている。

【０００９】 出力段によってもたらされる非線形性を相殺するために、入力段と出力段の間
にバッファ段が結合されている。バッファ段は、第１トランジスタ対を含んでい
る。第１トランジスタ対のベースは、対応する入力トランジスタのコレクタにそ
れぞれ結合されており、また、第１トランジスタ対のコレクタは電源端子にそれ
ぞれ接続され、そのエミッタは、対応する出力トランジスタのベースにそれぞれ
結合されている。バッファ段はさらに、共通エミッタ接地構成に接続された第２
トランジスタ対を含んでいる。第２トランジスタ対のベースは、対応する入力端
子にそれぞれ結合されており、また、そのコレクタは、対応する第１トランジス
タのエミッタにそれぞれ結合されている。第２トランジスタ対のエミッタは、抵
抗対の対応する抵抗を介して共通端子に結合されている。

【００１０】 バッファ段の第１トランジスタ対を流れる差動電流は、出力トランジスタ対を
流れる差動電流に等しくされ、それにより、出力段によってもたらされるあらゆ
る非線形性を相殺している。したがって、入力信号の変化として反応するバッフ
ァ段のΔＶＢＥの変化が出力段のΔＶＢＥの変化をオフセットしている。

【００１１】 図３は、本発明の一実施形態による差動増幅器コア回路の回路図を示したもの
である。図３を参照すると、増幅器コア回路は、入力段、出力段、バッファ段の
３つの段を備えている。入力段は差動対トランジスタＱ１、Ｑ２を含んでいる。
トランジスタＱ１は、エミッタ・デジェネレーション抵抗Ｒ１と、ダイオード接
続トランジスタＱ３、抵抗Ｒ３からなる対応負荷を有し、トランジスタＱ２は、
エミッタ・デジェネレーション抵抗Ｒ２および、ダイオード接続トランジスタＱ
４、抵抗Ｒ４からなる対応負荷を有している。出力段は、差動トランジスタＱ９
、Ｑ１０を含んでいる。トランジスタＱ９は、エミッタ・デジェネレーション抵
抗Ｒ９と負荷抵抗Ｒ７を有し、トランジスタＱ１０は、エミッタ・デジェネレー
ション抵抗Ｒ１０と負荷抵抗Ｒ８を有している。

【００１２】 バッファ段は、入力段と出力段の間に結合されたエミッタフォロワ・トランジ
スタＱ７、Ｑ８、差動トランジスタＱ５、Ｑ６、エミッタ・デジェネレーション
抵抗Ｒ５、Ｒ６を含んでいる。エミッタフォロワ・トランジスタＱ７、Ｑ８は、
入力段と出力段の間をバッファリングし、差動トランジスタＱ５、Ｑ６は、トラ
ンジスタＱ７、Ｑ８にバイアス電流を供給している。差動入力トランジスタＱ１
、Ｑ２のテール電流源はＩ１であり、差動対トランジスタＱ５、Ｑ６のテール電
流源はＩ２である。また、差動出力トランジスタＱ９、Ｑ１０のテール電流源は
Ｉ３である。差動入力電圧Ｖ_i+−Ｖ_i-は、トランジスタ対Ｑ１とＱ２、、Ｑ５と
Ｑ６の各ベースに印加される。差動出力電圧（Ｖ_o+−Ｖ_o-）は、それぞれトラン
ジスタＱ９、Ｑ１０のコレクタの両端間で測定される。

【００１３】 以下の考察では、トランジスタはすべて同じサイズであり、また、抵抗はすべ
て同じ抵抗の値Ｒ（ただし、Ｒ７、Ｒ８を除く）とする。抵抗Ｒ７、Ｒ８は、他
の抵抗の値のＮ倍であるものとして任意の抵抗値を取ることができる。また、電
流源Ｉ１、Ｉ２、Ｉ３はすべて同等である。本発明の説明を分かり易くするため
に、トランジスタのコレクタ電流Ｉ_Cがエミッタ電流Ｉ_Eに等しくなるように、ベ
ース電流は無視されている。

【００１４】 Ｖ_i+＝Ｖ_i-の時、電流Ｉ１の半分が、それぞれトランジスタＱ１、Ｑ２を流れ
、電流Ｉ２の半分が、それぞれトランジスタＱ５、Ｑ６を流れ、また、電流Ｉ３
の半分が、それぞれトランジスタＱ９、Ｑ１０を流れるように、回路が平衡化さ
れる。

【００１５】 差動入力トランジスタＱ１、Ｑ２、ダイオード接続入力トランジスタＱ３、Ｑ
４、エミッタデジェネレーション抵抗Ｒ₁、Ｑ₂、ならびに負荷抵抗Ｒ₃、Ｒ₄は、
入力Ｖ_i+、Ｖ_i-から、エミッタ接地トランジスタＱ７、Ｑ８の対応するベースへ
の電圧利得が１（１８０゜位相外れ）になるように結合されている。説明したよ
うに、負荷回路（Ｑ３とＲ３、Ｑ４とＲ４）と、エミッタ回路（Ｑ１とＲ１、Ｑ
２とＲ２）には同数のｐ−ｎ接合と同じ抵抗が存在するため、伝達特性は線形で
ある。（図２とその説明参照）。したがって、トランジスタＱ７のベース（ノー
ドＡ１）と、トランジスタＱ８のベース（ノードＡ２）との間の差動電圧（Ｖ_A1 −Ｖ_A2）は Ｖ_A1−Ｖ_A2＝−（Ｖ_i+−Ｖ_i-） となる。

【００１６】 ノードＣ１、Ｃ２の電圧は Ｖ_C1＝Ｖ_A1−ＶＢＥ₇−ＶＢＥ₉ Ｖ_C2＝Ｖ_A2−ＶＢＥ₈−ＶＢＥ₁₀ となる。

【００１７】 ノードＣ１とＣ２間の電圧差（Ｖ_C1−Ｖ_C2）は Ｖ_C1−Ｖ_C2＝（Ｖ_A1−ＶＢＥ₇−ＶＢＥ₉）− （Ｖ_A2−ＶＢＥ₈−ＶＢＥ₁₀） すなわち Ｖ_C1−Ｖ_C2＝（Ｖ_A1−Ｖ_A2）−（ＶＢＥ₇−ＶＢＥ₈） ＋（ＶＢＥ₁₀−ＶＢＥ₉） となる。 しかし、 Ｖ_A1−Ｖ_A2＝−（Ｖ_i+−Ｖ_i-） であるため、 Ｖ_C1−Ｖ_C2＝−（（Ｖ_i+−Ｖ_i-）＋（ＶＢＥ₇−ＶＢＥ₈） −（ＶＢＥ₁₀−ＶＢＥ₉）） となる。

【００１８】 ＶＢＥ₇＝ＶＢＥ₈、かつＶＢＥ₉＝ＶＢＥ₁₀であれば、あるいは、（ＶＢＥ₇−
ＶＢＥ₈）＝（ＶＢＥ₁₀−ＶＢＥ₉）であれば、 Ｖ_C1−Ｖ_C2＝−（Ｖ_i+−Ｖ_i-） となる。

【００１９】 差動入力がゼロ（Ｖ_i+＝Ｖ_i-）の場合、トランジスタを流れる電流はすべて等
しく、したがってＶＢＥもすべて等しくなる。この場合のＶＢＥを、以下ＶＢＥ ₀ で表す。正の差動入力（Ｖ_i+＞Ｖ_i-）が増幅器コアに供給されると、トランジ
スタＱ１、Ｑ５、Ｑ７、Ｑ１０を流れる電流が増加し、トランジスタＱ２、Ｑ６
、Ｑ８、Ｑ９を流れる電流が減少する。トランジスタＱ７のＶＢＥは、トランジ
スタＱ７を流れる電流が増加するため、大きくなり、したがってＶＢＥ₇は ＶＢＥ₇＝ＶＢＥ₀＋ΔＶＢＥ₇ となる。

【００２０】 トランジスタＱ８のＶＢＥは、トランジスタＱ８を流れる電流が減少するため
小さくなり、したがってＶＢＥ₈は ＶＢＥ₈＝ＶＢＥ₀−ΔＶＢＥ₈ となる。

【００２１】 ノードＢ１とＢ２間の差動電圧（Ｖ_B1−Ｖ_B2）は Ｖ_B1−Ｖ_B2＝Ｖ_A1−（ＶＢＥ₀−ΔＶＢＥ₇） −Ｖ_A2＋（ＶＢＥ₀−ΔＶＢＥ₈） すなわち Ｖ_B1−Ｖ_B2＝−（Ｖ_i+−Ｖ_i-）−（ΔＶＢＥ₇−ΔＶＢＥ₈） となる。

【００２２】 トランジスタＱ９のＶＢＥは、トランジスタＱ９を流れる電流が減少するため
、小さくなり、したがってＶＢＥ₉は ＶＢＥ₉＝ＶＢＥ₀−ΔＶＢＥ₉ となる。

【００２３】 トランジスタＱ１０のＶＢＥは、トランジスタＱ１０を流れる電流が増加する
ため、大きくなり、したがってＶＢＥ₁₀は ＶＢＥ₁₀＝ＶＢＥ₀−ΔＶＢＥ₁₀ となる。

【００２４】 ノードＣ１とＣ２間の差動電圧（Ｖ_C1−Ｖ_C2）は Ｖ_C1−Ｖ_C2＝Ｖ_B1−（ＶＢＥ₀−ΔＶＢＥ₉） −Ｖ_B2＋（ＶＢＥ₀−ΔＶＢＥ₁₀） すなわち Ｖ_C1−Ｖ_C2＝−（Ｖ_i+−Ｖ_i-）−（ΔＶＢＥ₇＋ΔＶＢＥ₈） ＋（ΔＶＢＥ₉＋ΔＶＢＥ₁₀） となる。

【００２５】 図３の差動増幅器回路の入出力特性を線形化するために、量（ΔＶＢＥ₇＋Δ
ＶＢＥ₈）が、量（ΔＶＢＥ₉＋ΔＶＢＥ₁₀）に等しくされる。これは、トランジ
スタＱ５、Ｑ６の電流（ＩＱ５−ＩＱ６）を、（Ｖ_i+-Ｖ_i-）を用いて、トラン
ジスタＱ１０、Ｑ９の所望出力電流（ＩＱ１０−ＩＱ９）に等しくなるように設
定することによって達成される。つまり、電流ＩＱ５、ＩＱ６が、エミッタフォ
ロワ・トランジスタＱ８、Ｑ７をそれぞれバイアスするため、トランジスタＱ９
、Ｑ１０におけるΔＶＢＥに等しく、かつ反対のΔＶＢＥが生成される。トラン
ジスタＱ８、Ｑ７のエミッタの差動電圧は、ＶＩＮ＋ΔＶＢＥであり、トランジ
スタＱ１０、Ｑ９のエミッタの差動電圧は、（ＶＩＮ＋ΔＶＢＥ）−ΔＶＢＥ＝
ＶＩＮである。この補正の効果は、トランジスタＱ９、Ｑ１０のエミッタの差動
信号を、エミッタフォロワ・トランジスタＱ７、Ｑ８のベースの電圧に等しくし
、それによりΔＶＢＥの非線形の影響を取り除くことである。

【００２６】 したがって、増幅器コア回路の出力 Ｖ₀₊−Ｖ_0-＝Ｎ（Ｖ_i+−Ｖ_i-）＋（ΔＶＢＥ₇＋ΔＶＢＥ₈） −（ΔＶＢＥ₉＋ΔＶＢＥ₁₀） を Ｖ₀₊−Ｖ_0-＝Ｎ（Ｖ_i+−Ｖ_i-） に低減させることができる。 ここで、Ｎは整数である必要はなく、単一Ｐ−Ｎ接合電圧降下があったとしても
、増幅器出力のヘッドルームを制限することなく、実質的に１を超える所望の値
を取ることができる。

【００２７】 本明細書における上述の実施形態では、トランジスタはすべて同じサイズであ
り、Ｒ７、Ｒ８を除くすべての抵抗も同じサイズであるが、本発明はそれに制限
されない。例えば、トランジスタＱ９、Ｑ１０のサイズを、任意選択で、トラン
ジスタＱ７、Ｑ８の２倍のサイズにし、かつ電流源Ｉ３に、電流源Ｉ１とＩ２の
２倍の電流を供給させることにより、抵抗Ｒ９、Ｒ１０、Ｒ７、Ｒ８の抵抗の値
を従来技術による実施形態の値の半分にし、それにより増幅器の出力インピーダ
ンスを小さくすることができる。

【００２８】 高速信号および線形化補正信号は、トランジスタＱ７、Ｑ８のベースとエミッ
タに同時に到達するため、本発明による補正技法を用いた帯域幅の損失がない。

【００２９】 重要なことは、エミッタフォロワ・トランジスタＱ７、Ｑ８を、ベースの負の
高速スリュー化信号にエミッタが追従できるように、十分なプルダウン電流でバ
イアスしなければならないことである。差動対トランジスタＱ５、Ｑ６は、より
多くの電流をエミッタフォロワ・トランジスタに流し込んで電圧を降下させ（必
要に応じて）、また、エミッタフォロワ・トランジスタを流れる電流を低減し、
電圧を上昇させる。これにより、デジェネレートされた差動対トランジスタＱ５
、Ｑ６のテール電流を固定プルダウン電流でエミッタフォロワ・トランジスタＱ
７、Ｑ８をバイアスするために必要な総電流より少なくすることができるため、
電流を著しく節約することができる。また、図３に示す差動増幅器コア回路は、
ｎ−ｐ−ｎトランジスタを用いて示され、かつ説明されているが、ｐ−ｎ−ｐト
ランジスタを用いても同じ結果が得られることを指摘しておく。

【００３０】 特定の例示的実施形態について説明し、かつ添付の図面に示したが、これらの
実施形態は、単に説明目的のためのものであり、広範な本発明を制限するもので
はないことを理解しなければならない。また、当分野の技術者には、他の様々な
改変を加えることが可能であるため、本発明は、本明細書において示し、説明し
た特定の構造および配列に制限されないことを理解しなければならない。

【図面の簡単な説明】

【図１】 従来技術による差動対増幅器回路の回路図である。

【図２】 図１の差動対増幅器回路の特性を線形化するための、従来技術による技法を示
す図である。

【図３】 本発明の一実施形態による差動増幅器コア回路の回路図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA21 CA74 FA20 HA02 HA19 HA25 KA03 KA05 MA01 MA08 MA22 ND01 ND05 ND11 ND23 ND25 PD02 5J090 AA01 AA12 CA21 CA74 FA20 GN02 HA02 HA19 HA25 KA03 KA05 MA01 MA08 MA22 【要約の続き】 タ接地構成に接続された第２のトランジスタ対を含んで いる。該第２のトランジスタ対のベースは入力端子にそ れぞれ結合され、そのコレクタは、対応する第１のトラ ンジスタのエミッタにそれぞれ結合されている。第１の トランジスタを流れる差動電流は、出力トランジスタを 流れる差動電流に等しく、それにより、出力段によって もたらされる、あらゆる非線形性を相殺している。

Claims (29)

【特許請求の範囲】
1. 【請求項１】 入力端子と負荷回路とに結合された入力トランジスタと、出
   力端子に結合された出力トランジスタとを有する差動増幅器回路における回路で
   あって、 コレクタ、対応する入力端子に結合されたベース、さらに第１抵抗対の抵抗を
   介して共通端子に結合されたエミッタをそれぞれ有する第１トランジスタの対と
   、 対応する入力トランジスタのコレクタに結合されたベース、電源端子に結合さ
   れたコレクタ、対応する出力トランジスタのベースに結合され、かつ第１トラン
   ジスタの対応するコレクタに結合されたエミッタをそれぞれ有する第２トランジ
   スタの対と を備える差動増幅器回路における回路。
2. 【請求項２】 第１抵抗対の各抵抗の値が等しい請求項１に記載の回路。
3. 【請求項３】 第１トランジスタの対と第２トランジスタの対のトランジス
   タが第１導電型のトランジスタである請求項１に記載の回路。
4. 【請求項４】 第１トランジスタの対と第２トランジスタの対のトランジス
   タがｎ−ｐ−ｎトランジスタである請求項１に記載の回路。
5. 【請求項５】 第２トランジスタの対を流れる差動電流が出力を流れる差動
   電流に等しい請求項１に記載の回路。
6. 【請求項６】 さらに、 ベース、それぞれのベースと電源端子に結合されたコレクタ、第２抵抗対の対
   応する抵抗を介して第２トランジスタの対応するベースに結合されたエミッタを
   それぞれ有する第３トランジスタの対 を備える請求項１に記載の回路。
7. 【請求項７】 入力端子と出力端子とを有する差動増幅器コア回路であって
   、 対応する入力端子に結合されたベース、コレクタ、第１抵抗対の対応する抵抗
   を介して共通端子に結合されたエミッタをそれぞれ有する入力トランジスタの対
   と、 それぞれ入力トランジスタのコレクタと電源端子との間に結合された負荷回路
   対と、 入力トランジスタの対応するコレクタに結合されたベース、電源端子に結合さ
   れたコレクタ、エミッタをそれぞれ有する第２トランジスタの対と、 対応する入力端子に結合されたベース、第２トランジスタの対応するエミッタ
   に結合されたコレクタ、第２抵抗対の対応する抵抗を介して共通端子に結合され
   たエミッタをそれぞれ有する第３トランジスタの対と、 第２トランジスタの対応するエミッタに結合されたベース、対応する出力端子
   に結合され、かつ第３抵抗対の対応する抵抗を介して電源端子に結合されたコレ
   クタ、第４抵抗対の対応する抵抗を介して共通端子に結合されたエミッタをそれ
   ぞれ有する出力トランジスタの対と を備える差動増幅器コア回路。
8. 【請求項８】 負荷回路が、 ベース、それぞれのベースと電源端子に結合されたコレクタ、第５抵抗対の対
   応する抵抗を介して入力トランジスタの対応するコレクタに結合されたエミッタ
   をそれぞれ有する第５トランジスタの対 を備える請求項７に記載の差動増幅器回路。
9. 【請求項９】 第１抵抗対、第２抵抗対、第３抵抗対、第４抵抗対、第５抵
   抗対の各抵抗の値が等しい請求項８に記載の差動増幅器回路。
10. 【請求項１０】 第１抵抗対、第２抵抗対、第４抵抗対、第５抵抗対の各抵
    抗の値が等しい請求項８に記載の差動増幅器回路。
11. 【請求項１１】 第３抵抗対の各抵抗の値が、第１抵抗対、第２抵抗対、第
    ４抵抗対、第５抵抗対の各抵抗の値よりも所定の倍数だけ大きい請求項８に記載
    の差動増幅器回路。
12. 【請求項１２】 入力トランジスタ、第２トランジスタ、第３トランジスタ
    、出力トランジスタ、第５トランジスタの対のトランジスタが、第１導電型のト
    ランジスタである請求項８に記載の差動増幅器回路。
13. 【請求項１３】 入力トランジスタの対、第２トランジスタの対、第３トラ
    ンジスタの対、出力トランジスタの対、第５トランジスタの対のトランジスタが
    ｎ−ｐ−ｎトランジスタである請求項８に記載の差動増幅器回路。
14. 【請求項１４】 第２トランジスタの対を流れる第１差動電流が、出力トラ
    ンジスタの対を流れる第２差動電流に等しい請求項７に記載の差動増幅器回路。
15. 【請求項１５】 第１電流源が第１抵抗対と共通端子との間に結合され、第
    ２電流源が第２抵抗対と共通端子との間に結合され、第３電流源が第４抵抗対と
    共通端子との間に結合されている請求項７に記載の差動増幅器回路。
16. 【請求項１６】 差動増幅器回路であって、 対応する入力端子の１つに結合されたベース、対応する負荷回路の１つを介し
    て電源端子に結合されたコレクタ、第２電源端子に結合されたエミッタをそれぞ
    れ有する入力トランジスタの対を含む入力段と、 ベース、対応する出力端子の１つに結合され、かつ第１抵抗対の対応する１つ
    を介して電源端子に結合されたコレクタ、第２抵抗対の対応する１つを介して第
    ２電源端子に結合されたエミッタをそれぞれ有する出力トランジスタを含む出力
    段と、 入力段の入力トランジスタのコレクタと、出力段の出力トランジスタのベース
    との間に結合されたバッファ段と を備える差動増幅器回路。
17. 【請求項１７】 バッファ段が、 対応する入力端子に結合されたベース、コレクタ、第３抵抗対の対応する１つ
    を介して第２電源端子に結合されたエミッタをそれぞれ有する第１トランジスタ
    の対と、 対応する入力トランジスタのコレクタに結合されたベース、電源端子に結合さ
    れたコレクタ、対応する出力トランジスタのベースに結合され、かつ対応する第
    １トランジスタのコレクタに結合されたエミッタをそれぞれ有する第２トランジ
    スタの対と を備える請求項１６に記載の差動増幅器回路。
18. 【請求項１８】 第２トランジスタの対中を流れる第１差動電流が出力トラ
    ンジスタ中を流れる第２差動電流に等しい請求項１７に記載の回路。
19. 【請求項１９】 第１端子と第２端子を有し、ベース、コレクタ、エミッタ
    をそれぞれ有する第１、第２、第３トランジスタの対を有し、かつ入力端子に結
    合された入力トランジスタと、出力端子に結合された出力トランジスタとを有す
    る差動増幅器回路の入出力特性を線形化する方法であって、 前記トランジスタの対の各トランジスタに対して、 第１トランジスタのベースとコレクタを纏めて第１端子に結合し、 第１トランジスタのエミッタを、第１抵抗対の対応する抵抗を介して、対応す
    る入力トランジスタに結合し、 第２トランジスタのベースを対応する入力トランジスタに結合し、 第２トランジスタのコレクタを第１端子に結合し、 第２トランジスタのエミッタを対応する出力トランジスタと第３トランジスタ
    のコレクタに結合し、 第３トランジスタのベースを対応する入力端子に結合し、 第３トランジスタのエミッタを、第２抵抗対の対応する抵抗を介して第２端子
    に結合する ことを含む、差動増幅器回路の入出力特性を線形化する方法。
20. 【請求項２０】 さらに、第２トランジスタの対を流れる第１差動電流を出
    力トランジスタ中を流れる第２差動電流に等しくなるように設定する請求項１９
    に記載の方法。
21. 【請求項２１】 共通端子と第２電源端子との間に電流源が結合されている
    請求項１に記載の回路。
22. 【請求項２２】 第１トランジスタの対と第２トランジスタの対が出力段に
    よって生じる非線形性をオフセットする請求項１に記載の回路。
23. 【請求項２３】 バッファ段が出力段によって生じるあらゆる非線形性を低
    減する請求項１６に記載の差動増幅器回路。
24. 【請求項２４】 トランジスタがｎ−ｐ−ｎトランジスタである請求項１７
    に記載の差動増幅器回路。
25. 【請求項２５】 第１抵抗対、第２抵抗対、第３抵抗対の各抵抗の値が等し
    い請求項１７に記載の差動増幅器回路。
26. 【請求項２６】 第１抵抗対の各抵抗の値が、第２抵抗対の各抵抗の値より
    も所定の倍数だけ大きい請求項１７に記載の差動増幅器回路。
27. 【請求項２７】 入力トランジスタの対の各エミッタが、第４抵抗対の対応
    する１つを介して第２電源端子に結合されている請求項１７に記載の差動増幅器
    回路。
28. 【請求項２８】 負荷回路が、ベース、それぞれのベースと電源端子に結合
    されたコレクタ、第５抵抗対の対応する１つを介して、対応する第２トランジス
    タのベースに結合されたエミッタをそれぞれ有する第３トランジスタの対を備え
    る請求項２７に記載の差動増幅器回路。
29. 【請求項２９】 第１電流源が、第２抵抗対の第１共通接続部と第２電源端
    子との間に結合され、第２電流源が、第３抵抗対の第２共通接続部と第２電源端
    子との間に結合され、第３電流源が、第４抵抗対の第３共通接続部と第２電源端
    子との間に結合されている請求項２７に記載の差動増幅器回路。