JPH06350358A - 平衡変換回路 - Google Patents
平衡変換回路Info
- Publication number
- JPH06350358A JPH06350358A JP24201492A JP24201492A JPH06350358A JP H06350358 A JPH06350358 A JP H06350358A JP 24201492 A JP24201492 A JP 24201492A JP 24201492 A JP24201492 A JP 24201492A JP H06350358 A JPH06350358 A JP H06350358A
- Authority
- JP
- Japan
- Prior art keywords
- resistors
- emitter
- potential
- resistor
- trs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 14
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】バイポーラトランジスタを用いた平衡変換回路
において、高周波帯域における振幅レベル差および位相
差誤差を使用する周波数帯域において消費電力を増やす
ことなく改善する。 【構成】バイポーラトランジスタを用いて構成される差
動増幅器の一方の出力を抵抗分割回路を介して出力する
平衡変換回路を得る。
において、高周波帯域における振幅レベル差および位相
差誤差を使用する周波数帯域において消費電力を増やす
ことなく改善する。 【構成】バイポーラトランジスタを用いて構成される差
動増幅器の一方の出力を抵抗分割回路を介して出力する
平衡変換回路を得る。
Description
【０００１】
【産業上の利用分野】本発明は不平衡平衡変換回路に関
し、特にバイポーラトランジスタを用いた不平衡平衡変
換回路に関する。
し、特にバイポーラトランジスタを用いた不平衡平衡変
換回路に関する。
【０００２】
【従来の技術】従来の平衡変換回路には、図３に示すよ
うにＦＥＴ（電界効果形トランジスタ）を用いたものが
ある。これはＦＥＴ１３，１４，１５と抵抗３７，３
８，３９により構成した差動増幅器の二つの入力端子の
一方に信号接地用容量４３を接続し、他方の端子に不平
衡信号を入力して出力端子１０３，１０４から平衡信号
を出力させる平衡変換回路であり、入力段には二つのＦ
ＥＴ１１，１２のゲート電極同士を接続して入力端子１
０１とし、ソース電極同士を直接接続して抵抗３６を介
して接地し、各ドレイン電極を平衡信号出力端子とした
増幅回路を用い、この入力段増幅回路の平衡信号出力端
子を前述の差動増幅器の二つの入力端子に接続したもの
である。
うにＦＥＴ（電界効果形トランジスタ）を用いたものが
ある。これはＦＥＴ１３，１４，１５と抵抗３７，３
８，３９により構成した差動増幅器の二つの入力端子の
一方に信号接地用容量４３を接続し、他方の端子に不平
衡信号を入力して出力端子１０３，１０４から平衡信号
を出力させる平衡変換回路であり、入力段には二つのＦ
ＥＴ１１，１２のゲート電極同士を接続して入力端子１
０１とし、ソース電極同士を直接接続して抵抗３６を介
して接地し、各ドレイン電極を平衡信号出力端子とした
増幅回路を用い、この入力段増幅回路の平衡信号出力端
子を前述の差動増幅器の二つの入力端子に接続したもの
である。
【０００３】入力端子１０１に入力された不平衡信号
は、ＦＥＴ１１，１２のゲートにそれぞれ入力され、Ｆ
ＥＴ１１のドレインから増幅された信号が出力される。
ＦＥＴ１２のドレインに出力される高周波信号は容量４
３により接地されるのでＦＥＴ１４のゲートには入力さ
れない。このように、ＦＥＴ１２と抵抗３５による増幅
回路は信号の増幅動作はしないが直流的にはＦＥＴ１１
と抵抗３４によるバイアス回路と同様に動作する。
は、ＦＥＴ１１，１２のゲートにそれぞれ入力され、Ｆ
ＥＴ１１のドレインから増幅された信号が出力される。
ＦＥＴ１２のドレインに出力される高周波信号は容量４
３により接地されるのでＦＥＴ１４のゲートには入力さ
れない。このように、ＦＥＴ１２と抵抗３５による増幅
回路は信号の増幅動作はしないが直流的にはＦＥＴ１１
と抵抗３４によるバイアス回路と同様に動作する。
【０００４】この種の回路で関連するものには例えば特
開平１−１６４１０９号公報が挙げられる。
開平１−１６４１０９号公報が挙げられる。
【０００５】
【発明が解決しようとする課題】この従来の平衡変換回
路では、入力端子に単一の不平衡信号を加えた場合、高
い周波数帯域においてその差動出力にレベル差および１
８０°を超える位相差が生じるという欠点があった。
路では、入力端子に単一の不平衡信号を加えた場合、高
い周波数帯域においてその差動出力にレベル差および１
８０°を超える位相差が生じるという欠点があった。
【０００６】平衡信号を扱う過程において発生したレベ
ル差，位相差は、次段の平衡回路に対し、雑音，波形歪
のもととなるため、極力低減することが望ましい。
ル差，位相差は、次段の平衡回路に対し、雑音，波形歪
のもととなるため、極力低減することが望ましい。
【０００７】なお、これを改善するために、使用する回
路の電流を増やし、周波数帯域を広くすることが考えら
れるがその場合は消費電力が増えてしまうという欠点が
あった。
路の電流を増やし、周波数帯域を広くすることが考えら
れるがその場合は消費電力が増えてしまうという欠点が
あった。
【０００８】
【課題を解決するための手段】本発明によれば、不平衡
信号を入力して差動信号を出力する差動増幅部と、この
差動信号をそれぞれ入力し、異なる抵抗負荷を有する２
つのエミッタホロワ部とを備えた平衡変換回路を得る。
信号を入力して差動信号を出力する差動増幅部と、この
差動信号をそれぞれ入力し、異なる抵抗負荷を有する２
つのエミッタホロワ部とを備えた平衡変換回路を得る。
【０００９】または、本発明の他の形態によれば、不平
衡信号を入力して差動信号を出力する差動増幅器におい
て、この差動増幅器を構成する差動トランジスタの一方
のコレクタには直列接続された２個の抵抗が接続されて
いてこれら２個の抵抗の接続点から出力信号を得、他方
のコレクタには単一の抵抗が接続されていてこの他方の
コレクタと抵抗との接続点から出力信号を得る平衡変換
回路を得る。
衡信号を入力して差動信号を出力する差動増幅器におい
て、この差動増幅器を構成する差動トランジスタの一方
のコレクタには直列接続された２個の抵抗が接続されて
いてこれら２個の抵抗の接続点から出力信号を得、他方
のコレクタには単一の抵抗が接続されていてこの他方の
コレクタと抵抗との接続点から出力信号を得る平衡変換
回路を得る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例の回路図であ
る。本実施例では第１と第２のトランジスタ１，２のコ
レクタ，エミッタ，ベースには同じように抵抗２１〜２
８および容量４１，４２が接続され、その容量の一方４
１は入力端子１０１に接続され、もう一方４２は接地さ
れている。抵抗２３，２４の片側は定電流原１００に接
続され、定電流原１００の片側は接地されている。各ト
ランジスタ１，２のコレクタは、第３，第４のトランジ
スタ３，４のベースに接続され、第３のトランジスタ３
のエミッタには抵抗２９，３０が直列に接続され、第４
のトランジスタ４のエミッタには抵抗３１が接続されて
いる。トランジスタ３，４のコレクタは電源に接続され
ており、抵抗３０，３１の一端が各差動出力になって出
力端子１０３，１０４に接続されている。
る。本実施例では第１と第２のトランジスタ１，２のコ
レクタ，エミッタ，ベースには同じように抵抗２１〜２
８および容量４１，４２が接続され、その容量の一方４
１は入力端子１０１に接続され、もう一方４２は接地さ
れている。抵抗２３，２４の片側は定電流原１００に接
続され、定電流原１００の片側は接地されている。各ト
ランジスタ１，２のコレクタは、第３，第４のトランジ
スタ３，４のベースに接続され、第３のトランジスタ３
のエミッタには抵抗２９，３０が直列に接続され、第４
のトランジスタ４のエミッタには抵抗３１が接続されて
いる。トランジスタ３，４のコレクタは電源に接続され
ており、抵抗３０，３１の一端が各差動出力になって出
力端子１０３，１０４に接続されている。
【００１２】不平衡の高周波信号は入力端子１０１に加
えられると、容量４１を通してトランジスタ１のベース
に与えられ、トランジスタ１のエミッタの電位を変化さ
せる。このエミッタ電位の変化は抵抗２１，２３に流れ
る電流を変化させ、定電流源１００に流れ込むもう一方
の電流つまり抵抗２２，２４に流れる電流をも変化させ
る。これらの電流の変化によりトランジスタ１，２のコ
レクタ電位は変化する。
えられると、容量４１を通してトランジスタ１のベース
に与えられ、トランジスタ１のエミッタの電位を変化さ
せる。このエミッタ電位の変化は抵抗２１，２３に流れ
る電流を変化させ、定電流源１００に流れ込むもう一方
の電流つまり抵抗２２，２４に流れる電流をも変化させ
る。これらの電流の変化によりトランジスタ１，２のコ
レクタ電位は変化する。
【００１３】ここで、トランジスタ１，２のベースに入
力される信号は不平衡であるため、トランジスタ１，２
のコレクタ電位の変化は、高周波域においてレベル差お
よび１８０度を超える位相差を持つ信号になる。これら
のコレクタ電位の変化はトランジスタ３，４のベース電
位，エミッタ電位の変化となり、トランジスタ３は抵抗
２９，３０に流れる電流値を変化させ、トランジスタ４
は抵抗３１に流れる電流値を変化させる。ここで抵抗３
０と３１は同値であり、抵抗２９の分だけトランジスタ
３の負荷が大きくなっている。出力端子１０３はトラン
ジスタ３のエミッタ電位を抵抗２９と３０で分割した分
割点に接続されており、出力端子１０４はトランジスタ
４のエミッタ電位をそのまま出力するようにトランジス
タ４のエミッタに接続されている。この抵抗２９と３０
による出力レベルの分割は、トランジスタ１と２に生じ
ていたレベル差をなくし、抵抗２９に内在する寄生容量
は進みすぎていた一方の信号の位相を抑える作用とな
り、差動出力１０３，１０４間の相対位相差を１８０度
に近づける作用をする。
力される信号は不平衡であるため、トランジスタ１，２
のコレクタ電位の変化は、高周波域においてレベル差お
よび１８０度を超える位相差を持つ信号になる。これら
のコレクタ電位の変化はトランジスタ３，４のベース電
位，エミッタ電位の変化となり、トランジスタ３は抵抗
２９，３０に流れる電流値を変化させ、トランジスタ４
は抵抗３１に流れる電流値を変化させる。ここで抵抗３
０と３１は同値であり、抵抗２９の分だけトランジスタ
３の負荷が大きくなっている。出力端子１０３はトラン
ジスタ３のエミッタ電位を抵抗２９と３０で分割した分
割点に接続されており、出力端子１０４はトランジスタ
４のエミッタ電位をそのまま出力するようにトランジス
タ４のエミッタに接続されている。この抵抗２９と３０
による出力レベルの分割は、トランジスタ１と２に生じ
ていたレベル差をなくし、抵抗２９に内在する寄生容量
は進みすぎていた一方の信号の位相を抑える作用とな
り、差動出力１０３，１０４間の相対位相差を１８０度
に近づける作用をする。
【００１４】図２は本発明の第２の実施例の回路図であ
る。本実施例によればバイポーラトランジスタ１，２の
各エミッタは抵抗２３，２４を介して定電流源１００に
共通に接続され、トランジスタ１のベースは抵抗２５と
２６とでバイアスされるとともに入力端子１０１から容
量４１を介して入力信号が加えられ、トランジスタ２の
ベースは直流的には抵抗２７と２８とでバイアスされ交
流的には容量４２で接地されている。トランジスタ１の
コレクタには抵抗３２と３３とが直列に接続され、これ
ら抵抗３２と３３との共通接続点に出力端子１０３が接
続されている。トランジスタ２のコレクタには抵抗２２
と出力端子１０４とが接続されている。これら出力端子
１０３，１０４の出力がそのまま平衡変換出力となって
いる。本回路では、第１のトランジスタ１のコレクタ抵
抗３２，３３を分割することにより、トランジスタ１，
２のコレクタ電位に生じるレベル差、位相誤差を補正し
ており、他の動作は第１の実施例と同様である。
る。本実施例によればバイポーラトランジスタ１，２の
各エミッタは抵抗２３，２４を介して定電流源１００に
共通に接続され、トランジスタ１のベースは抵抗２５と
２６とでバイアスされるとともに入力端子１０１から容
量４１を介して入力信号が加えられ、トランジスタ２の
ベースは直流的には抵抗２７と２８とでバイアスされ交
流的には容量４２で接地されている。トランジスタ１の
コレクタには抵抗３２と３３とが直列に接続され、これ
ら抵抗３２と３３との共通接続点に出力端子１０３が接
続されている。トランジスタ２のコレクタには抵抗２２
と出力端子１０４とが接続されている。これら出力端子
１０３，１０４の出力がそのまま平衡変換出力となって
いる。本回路では、第１のトランジスタ１のコレクタ抵
抗３２，３３を分割することにより、トランジスタ１，
２のコレクタ電位に生じるレベル差、位相誤差を補正し
ており、他の動作は第１の実施例と同様である。
【００１５】
【発明の効果】以上説明したように、本発明は差動増幅
器を用いて不平衡信号が入力される場合、その差動出力
にエミッタホロワを付加し、その一方の付加をもう一方
の付加より重く（または軽く）することにより、また
は、コレクタに生ずる差動出力の一方のみ負荷の抵抗分
割を介して出力することにより、高周波域での差動出力
信号のレベル差をなくし、相対位相差を１８０度に近づ
けるという効果を有する。本回路の使用により１ＧＨｚ
でのシミュレーションにおいて、レベル差１．２ｄＢが
０．１４ｄＢとなり、相対位相差１９３．１３度が１８
４．８３度に改善された。なお、本シミュレーション結
果は、定数の選び方により更に改善できる。通常、バイ
ポーラトランジスタ回路では差動増幅器で差動信号に変
換した場合には、次段への駆動能力を上げるためエミッ
タホロワ段が付加されるが、本発明によれば、このエミ
ッタホロワに抵抗１個を付加するだけで簡単に構成で
き、消費電力を増やすこともなくバイポーラトランジス
タで構成される平衡変換回路に適している。
器を用いて不平衡信号が入力される場合、その差動出力
にエミッタホロワを付加し、その一方の付加をもう一方
の付加より重く（または軽く）することにより、また
は、コレクタに生ずる差動出力の一方のみ負荷の抵抗分
割を介して出力することにより、高周波域での差動出力
信号のレベル差をなくし、相対位相差を１８０度に近づ
けるという効果を有する。本回路の使用により１ＧＨｚ
でのシミュレーションにおいて、レベル差１．２ｄＢが
０．１４ｄＢとなり、相対位相差１９３．１３度が１８
４．８３度に改善された。なお、本シミュレーション結
果は、定数の選び方により更に改善できる。通常、バイ
ポーラトランジスタ回路では差動増幅器で差動信号に変
換した場合には、次段への駆動能力を上げるためエミッ
タホロワ段が付加されるが、本発明によれば、このエミ
ッタホロワに抵抗１個を付加するだけで簡単に構成で
き、消費電力を増やすこともなくバイポーラトランジス
タで構成される平衡変換回路に適している。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】従来の平衡変換回路を示す回路図。
１〜４ バイポーラトランジスタ １１〜１５ 電界効果形トランジスタ（ＦＥＴ） ２１〜３９ 抵抗 ４１〜４３ 容量 １００ 定電流源 １０１ 入力端子 １０２ 電源端子 １０３，１０４ 出力端子
Claims (3)
- 【請求項１】 一対のバイポーラトランジスタを含んで
構成される差動増幅器を有し、一方のバイポーラトラン
ジスタのベースに不平衡入力信号が印加される平衡変換
回路に於いて、一方の出力信号は抵抗分割回路で信号レ
ベルが調整された後出力されることを特徴とする平衡変
換回路。 - 【請求項２】 前記差動増幅器の各出力はそれぞれエミ
ッタフォロワ段に接続され、該エミッタフォロワ段の一
方のエミッタ抵抗は前記抵抗分割回路を構成しているこ
とを特徴とする請求項１記載の平衡変換回路。 - 【請求項３】 前記差動増幅器の一対のバイポーラトラ
ンジスタの一方のコレクタ負荷抵抗に前記抵抗分割回路
を構成していることを特徴とする請求項１記載の平衡変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24201492A JPH0821820B2 (ja) | 1992-09-10 | 1992-09-10 | 平衡変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24201492A JPH0821820B2 (ja) | 1992-09-10 | 1992-09-10 | 平衡変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350358A true JPH06350358A (ja) | 1994-12-22 |
| JPH0821820B2 JPH0821820B2 (ja) | 1996-03-04 |
Family
ID=17082986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24201492A Expired - Lifetime JPH0821820B2 (ja) | 1992-09-10 | 1992-09-10 | 平衡変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030513A1 (ja) * | 2004-09-16 | 2006-03-23 | Fujitsu Limited | 不平衡−平衡変換器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5828069B2 (ja) | 2011-07-27 | 2015-12-02 | パナソニックＩｐマネジメント株式会社 | 電力分配回路 |
-
1992
- 1992-09-10 JP JP24201492A patent/JPH0821820B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030513A1 (ja) * | 2004-09-16 | 2006-03-23 | Fujitsu Limited | 不平衡−平衡変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821820B2 (ja) | 1996-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0058448A1 (en) | Transconductance amplifier | |
| EP0600852B1 (en) | Logic circuit arrangements | |
| JPH05259759A (ja) | 二段差動増幅器を有する半導体デバイス | |
| US4517525A (en) | Balancing compensation in differential amplifiers with a single-ended drive | |
| US5945880A (en) | Low noise amplifier | |
| US4105945A (en) | Active load circuits | |
| JPH02295209A (ja) | Ｆｔダブラ差動増幅器 | |
| US4241314A (en) | Transistor amplifier circuits | |
| JP2573666B2 (ja) | 非平衡・平衡変換回路 | |
| US4560955A (en) | Monolithic integrated transistor HF crystal oscillator circuit | |
| JPH06350358A (ja) | 平衡変換回路 | |
| JP2774120B2 (ja) | 増幅回路配置 | |
| JPH02889B2 (ja) | ||
| JP2739952B2 (ja) | オーディオ増幅回路 | |
| JPS6132842B2 (ja) | ||
| JPH06232654A (ja) | 演算増幅回路 | |
| JPH10322135A (ja) | ミキサ回路 | |
| JPS5826687B2 (ja) | 増幅器 | |
| JP2684837B2 (ja) | 差動増幅回路 | |
| JP2932502B2 (ja) | 差動増幅回路 | |
| JPS6123852Y2 (ja) | ||
| JPH0730389A (ja) | 差動増幅回路 | |
| JP4221131B2 (ja) | 可変利得増幅回路 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPH0630425B2 (ja) | 広帯域可変利得増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960827 |