JP3633791B2 - アイソレータ回路 - Google Patents
アイソレータ回路 Download PDFInfo
- Publication number
- JP3633791B2 JP3633791B2 JP21903798A JP21903798A JP3633791B2 JP 3633791 B2 JP3633791 B2 JP 3633791B2 JP 21903798 A JP21903798 A JP 21903798A JP 21903798 A JP21903798 A JP 21903798A JP 3633791 B2 JP3633791 B2 JP 3633791B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- active element
- transistor
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000002955 isolation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45392—Indexing scheme relating to differential amplifiers the AAC comprising resistors in the source circuit of the AAC before the common source coupling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45511—Indexing scheme relating to differential amplifiers the feedback circuit [FBC] comprising one or more transistor stages, e.g. cascaded stages of the dif amp, and being coupled between the loading circuit [LC] and the input circuit [IC]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45574—Indexing scheme relating to differential amplifiers the IC comprising four or more input leads connected to four or more AAC-transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、基準電位を入力信号側の基準電位からアイソレートするアイソレート回路に関する。
【０００２】
【発明が解決しようとする課題】
図２は、従来のアイソレータ回路を示すものであって、このようなアイソレータ回路は、例えば、特開平１０−８２４３９号公報の図３（ｂ）に示されるような平衡増幅回路の一部を構成する回路として使用されている。
【０００３】
この図２のアイソレータ回路は、差動出力器１によって平衡入力される反転入力Ｖｉｎ（−）および非反転入力Ｖｉｎ（＋）間の差を出力するもので、この際に、平衡入力信号に含まれる同相ノイズが除去される。
【０００４】
一般に、このようなアイソレータ回路においては、雑音電圧を小さくするために、オペアンプ１の前段で大きな電流を流す必要がある。
【０００５】
また、このようなアイソレータ回路では、四つの抵抗Ｒの抵抗値を小さくしないと雑音電圧を小さくすることが出来ない。そのため、一般に、抵抗Ｒには、小さな抵抗値のものが使用される。
【０００６】
しかしながら、この抵抗Ｒの抵抗値が小さいと、オペアンプ１の負荷ドライブ能力を大きくしなければならず、また、入力インピーダンスが小さくなる。
【０００７】
このため、図２のアイソレータ回路では、オペアンプ１の非反転入力端子と反転入力端子にそれぞれバッファ回路２，３が接続されているが、このバッファ回路２，３を接続することによって、消費電流が大きくなり、また回路規模が大きくなる。
【０００８】
したがって、従来のアイソレータ回路は、ＩＣに組み込んだ際に、ＩＣの消費電流を増大させ、またＩＣ内部での占有面積が大きくなって、ＩＣの小型化の障害になるという問題を有している。
【０００９】
この発明は、上記従来のアイソレータ回路の有している問題点を解決するために為されたものである。
【００１０】
すなわち、この発明は、回路規模が小さく消費電流も少なくてすむアイソレータ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
第１の発明による同相ノイズ低減回路は、上記目的を達成するために、第１能動素子と第２能動素子を有する第１差動対回路と、第３能動素子と第４能動素子を有する第２差動対回路と、差動出力器を備え、前記第１能動素子の制御端子が平衡入力信号の一方の入力端子に接続されるとともに出力端子が前記第３能動素子の出力端子に接続され、前記第２能動素子の制御端子が交流的に接地されるとともに出力端子が前記第４能動素子の出力端子に接続され、前記第３能動素子の制御端子が前記差動出力器の出力端子に接続されるとともに出力端子が差動出力器の一方の入力端子に接続され、前記第４能動端子の制御端子が平衡入力信号の他方の入力端子に接続されるとともに出力端子が前記差動出力器の他方の入力端子に接続されていることを特徴としている。
【００１２】
この第１の発明によるアイソレータ回路は、第１差動対回路と第２差動対回路の二組の差動対能動素子により、オペアンプ構成のアイソレータ回路の初段が構成されている。
【００１３】
そして、第１差動対回路において、一方の入力端子から第１能動素子の制御端子に印加される平衡入力信号の一方の入力電圧と、第２能動素子の制御端子における基準電位との比較が行われる。
【００１４】
そして、平衡入力信号の一方の入力電圧と基準電位が全く同じ電圧の場合には、第１差動対回路において、第１能動素子と第２能動素子から同じ電流が流れるため、第２差動対回路の第３能動素子の出力端子と第４能動素子の出力端子の間に、第１差動対回路から流れてくる電流による電位差は生じない。
【００１５】
したがって、差動出力器の差動出力電圧が第３能動端子に負帰還していることにより、この差動出力器から出力される差動出力電圧は、他方の入力端子から第４能動素子の制御端子に入力される平衡入力信号の他方の電圧と同じ電圧になる。
【００１６】
一方、第１能動素子の制御端子に入力される平衡入力信号の一方の入力電圧と第２能動素子の制御端子における基準電位とが異なる場合には、この平衡入力信号の一方の入力電圧と基準電位との差分に相当する電流が、第１能動素子から第３能動素子の出力端子に流れ込み、第３能動素子の出力端子と第４能動素子の出力端子との間に、この第１差動対回路からの電流による電位差が生じる。
【００１７】
そして、この第１差動対回路からの電流によって生じる電位差が、差動出力回路からの差動出力電圧に現れることとなる。
【００１８】
すなわち、第２差動対回路の第３能動端子の制御端子に負帰還される差動出力回路からの差動出力電圧と第４能動素子の制御端子に印加される平衡入力信号の他方の入力電圧との差が、第１差動対回路における平衡入力信号の一方の入力電圧と基準電位との差に等しくなるように、第３能動素子の制御端子に負帰還がかかることになる。
【００１９】
なお、このとき、平衡入力信号のうち、一方の入力電圧は他方の入力電圧を含む電圧であるので、差動出力回路において両側の入力端子に入力される電圧信号の電位差をとることで、平衡入力信号に含まれる同相成分がキャンセルされることとなる。
【００２０】
以上のように、上記第１の発明によるアイソレータ回路は、第１差動対回路の第２能動素子の制御端子における電位が基準電位となり、例えば、互いに接続された機器間の接続が長く相互の基準電位間に電位差が発生するような場合でも、その信号ラインに接続されることによって、各機器の基準電位をアイソレートするいわゆるグランド・アイソレート回路として機能する。
【００２１】
そして、このアイソレータ回路によれば、オペアンプの初段を二組の差動対能動素子によって構成したことによって、消費電流を小さくかつ回路規模を小さくすることが出来る。
【００２２】
第２の発明によるアイソレータ回路は、前記目的を達成するために、上記第１の発明の構成に加えて、前記第１ないし第４能動素子が、それぞれトランジスタであることを特徴としている。
【００２３】
この第２の発明によるアイソレータ回路は、第１能動素子を構成するトランジスタと第２能動素子を構成するトランジスタによって第１差動対回路を構成する第１差動対トランジスタが構成され、第３能動素子を構成するトランジスタと第４能動素子を構成するトランジスタによって第２差動対トランジスタが構成されている。
【００２４】
そして、第１能動素子を構成するトランジスタのベース端子に平衡入力信号の一方が印加されるとともにそのコレクタ端子が第３能動素子を構成するトランジスタのコレクタ端子に接続され、第２能動素子を構成するトランジスタのベース端子が交流的に接地されるとともにそのコレクタ端子が第４能動素子を構成するトランジスタのコレクタ端子に接続され、第３能動素子を構成するトランジスタのベース端子が差動出力器の出力端子に接続されるとともにコレクタ端子が差動出力器の一方の入力端子に接続され、第４能動端子を構成するトランジスタのベース端子に平衡入力信号の他方が印加されるとともにそのコレクタ端子が差動出力器の他方の入力端子に接続される。
【００２５】
上記第２の発明によれば、第２能動素子を構成するトランジスタのベース端子における接地電位が基準電位となり、平衡入力信号側の基準電位をアイソレートすることが出来る。
【００２６】
第３の発明によるアイソレータ回路は、前記目的を達成するために、前記第１の発明の構成に加えて、前記第２能動素子の制御端子に定電圧が印加されることを特徴としている。
【００２７】
この第３の発明によるアイソレータ回路は、第２能動素子の制御端子に印加される定電圧が平衡入力信号と比較される基準電位となり、これによって、平衡入力信号側の基準電位とのアイソレートを行う。
【００２８】
第４の発明によるアイソレータ回路は、前記目的を達成するために、前記第１の発明の構成に加えて、前記第１ないし第４能動素子の入力端子に、所要の抵抗値を有する抵抗がそれぞれ接続されていることを特徴としている。
【００２９】
この第４の発明によるアイソレータ回路は、第１ないし第４能動素子の入力端子にそれぞれ接続される抵抗の抵抗値の選択によって、このアイソレータ回路における同相成分のキャンセルをどの同相電圧値まで行うかを決定することが出来る。
【００３０】
【発明の実施の形態】
以下、この発明の最も最適と思われる実施の形態について、図面を参照しながら詳細に説明を行う。
【００３１】
図１は、この発明によるアイソレータ回路の実施形態の一例を示すものである。
【００３２】
このアイソレータ回路は、トランジスタＴｒＡおよびＴｒＢを有する第１差動対トランジスタ１０と、トランジスタＴｒＣおよびＴｒＤを有する第２差動対トランジスタ１１と、オペアンプ構成の差動出力回路１３とを備えている。
【００３３】
第１差動対トランジスタ１０のトランジスタＴｒＡは、そのベース端子Ａｂが入力端子ＩＮ（−）に接続されており、コレクタ端子Ａｃが第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子Ｃｃに接続されており、エミッタ端子Ａｅが抵抗Ｒ１を介して電流源１４に接続されている。
【００３４】
第１差動対トランジスタ１０のトランジスタＴｒＢは、そのベース端子ＢｂがＡＣ−ＧＮＤされており、コレクタ端子Ｂｃが第２差動対トランジスタ１１のトランジスタＴｒＤのコレクタ端子Ｄｃに接続されており、エミッタ端子Ｂｅが抵抗Ｒ１を介して電流源１４に接続されている。また、トランジスタＴｒＢのベース端子Ｂｂには、ＤＣバイアス１２が印加されている。
【００３５】
第２差動対トランジスタ１１のトランジスタＴｒＣは、そのベース端子Ｃｂが差動出力回路１３の出力端子１３ｃに接続されており、コレクタ端子Ｃｃが差動出力回路１３の非反転入力端子１３ａに接続されるとともに抵抗Ｒ２を介して接地されており、エミッタ端子Ｃｅが抵抗Ｒ１を介して電流源１５に接続されている。
【００３６】
第２差動対トランジスタ１１のトランジスタＴｒＤは、そのベース端子Ｄｂが入力端子ＩＮ（＋）に接続されており、コレクタ端子Ｄｃが差動出力回路１３の反転入力端子１３ｂに接続されるとともに抵抗Ｒ２を介して接地されており、エミッタ端子Ｄｅが、抵抗Ｒ１を介して電流源１５に接続されている。
【００３７】
上記アイソレータ回路は、第１差動対トランジスタ１０において、入力端子ＩＮ（−）からトランジスタＴｒＡに印加される入力電圧Ｖｉｎ（−）と、ＤＣバイアス１２によってトランジスタＴｒＢに印加される基準電圧Ｖａｃ−ｇｎｄとの比較が行われる。
【００３８】
そして、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとが全く同じ電圧の場合には、第１差動対トランジスタ１０において、トランジスタＴｒＡとトランジスタＴｒＢから同じ電流が流れるため、第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子ＣｃとトランジスタＴｒＤのコレクタ端子Ｄｃの間に、第１差動対トランジスタ１０からの電流による電位差は生じない。
【００３９】
したがって、差動出力回路１３ の差動出力電圧Ｖｏｕｔが第２差動対トランジスタ１１のトランジスタＴｒＣに負帰還していることにより、この差動出力電圧Ｖｏｕｔは、入力端子ＩＮ（＋）からの入力電圧Ｖｉｎ（＋）と同じ電圧になる。
【００４０】
一方、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとが異なる場合には、この入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとの差分に相当する電流が、第１差動対トランジスタ１０のトランジスタＴｒＡから第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子Ｃｃに接続された抵抗Ｒ２に流れ込み、トランジスタＴｒＣのコレクタ端子ＣｃとトランジスタＴｒＤのコレクタ端子Ｄｃの間に、第１差動対トランジスタ１０からの電流による電位差が発生する。
【００４１】
そして、第１差動対トランジスタ１０からの電流による電位差が、差動出力回路１３の差動出力電圧Ｖｏｕｔに現れることとなる。
【００４２】
すなわち、第２差動対トランジスタ１１のトランジスタＴｒＣのベース端子Ｃｂに印加される差動出力電圧ＶｏｕｔとトランジスタＴｒＤのベース端子Ｄｂに印加される入力電圧Ｖｉｎ（＋）との差が、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとの差に等しくなるように、トランジスタＴｒＣに負帰還がかかることになる。
【００４３】
なお、このとき、入力電圧Ｖｉｎ（＋）は入力電圧Ｖｉｎ（−）を含む電圧であるので、差動出力回路１３において両側の抵抗Ｒ２の電位差をとることで、同相成分のＶｉｎ（−）がキャンセルされることとなる。
【００４４】
そして、この同相成分をどの位の同相電圧値までキャンセルすることが出来るかは、第１差動対トランジスタ１０および第２差動対トランジスタ１１の抵抗Ｒ１の抵抗値の選択によって決定することができる。
【００４５】
なお、上記において、第１差動対トランジスタ１０および第２差動対トランジスタ１１を、トランジスタＴｒＡ，ＴｒＢ，ＴｒＣ，ＴｒＤの代わりに、それぞれＦＥＴを用いて構成してもよい。
【００４６】
上記アイソレータ回路は、第１差動対トランジスタ１０のトランジスタＴｒＢのベース端子Ｂｂに印加されるＤＣバイアスの電位が基準電位となり、例えば、カーオーディオ等のように、ヘッドユニットとＣＤチェンジャ等の各機器間の接続が長く相互の基準電位間に電位差が発生するような場合に、その信号ラインに接続されることによって、各機器の基準電位をアイソレートすることが出来るいわゆるグランド・アイソレート回路として機能する。
【図面の簡単な説明】
【図１】本発明の最良の実施形態における一例を示す回路図である。
【図２】従来例を示す回路図である。
【符号の説明】
１０ …第１差動対トランジスタ（第１差動対回路）
１１ …第２差動対トランジスタ（第２差動対回路）
１２ …ＤＣバイアス（定電圧）
１３ …差動出力回路
１３ａ…非反転入力端子
１３ｂ…反転入力端子
１３ｃ…出力端子
１４ …電流源
１５ …電流源
ＴｒＡ…トランジスタ（第１能動素子）
Ａｂ …ベース端子（制御端子）
Ａｃ …コレクタ端子（出力端子）
Ａｅ …エミッタ端子（入力端子）
ＴｒＢ…トランジスタ（第２能動素子）
Ｂｂ …ベース端子（制御端子）
Ｂｃ …コレクタ端子（出力端子）
Ｂｅ …エミッタ端子（入力端子）
ＴｒＣ…トランジスタ（第３能動素子）
Ｃｂ …ベース端子（制御端子）
Ｃｃ …コレクタ端子（出力端子）
Ｃｅ …エミッタ端子（入力端子）
ＴｒＤ…トランジスタ（第４能動素子）
Ｄｂ …ベース端子（制御端子）
Ｄｃ …コレクタ端子（出力端子）
Ｄｅ …エミッタ端子（入力端子）
Ｒ１ …抵抗
Ｒ２ …抵抗
ＩＮ（＋），ＩＮ（−） …入力端子
【発明の属する技術分野】
この発明は、基準電位を入力信号側の基準電位からアイソレートするアイソレート回路に関する。
【０００２】
【発明が解決しようとする課題】
図２は、従来のアイソレータ回路を示すものであって、このようなアイソレータ回路は、例えば、特開平１０−８２４３９号公報の図３（ｂ）に示されるような平衡増幅回路の一部を構成する回路として使用されている。
【０００３】
この図２のアイソレータ回路は、差動出力器１によって平衡入力される反転入力Ｖｉｎ（−）および非反転入力Ｖｉｎ（＋）間の差を出力するもので、この際に、平衡入力信号に含まれる同相ノイズが除去される。
【０００４】
一般に、このようなアイソレータ回路においては、雑音電圧を小さくするために、オペアンプ１の前段で大きな電流を流す必要がある。
【０００５】
また、このようなアイソレータ回路では、四つの抵抗Ｒの抵抗値を小さくしないと雑音電圧を小さくすることが出来ない。そのため、一般に、抵抗Ｒには、小さな抵抗値のものが使用される。
【０００６】
しかしながら、この抵抗Ｒの抵抗値が小さいと、オペアンプ１の負荷ドライブ能力を大きくしなければならず、また、入力インピーダンスが小さくなる。
【０００７】
このため、図２のアイソレータ回路では、オペアンプ１の非反転入力端子と反転入力端子にそれぞれバッファ回路２，３が接続されているが、このバッファ回路２，３を接続することによって、消費電流が大きくなり、また回路規模が大きくなる。
【０００８】
したがって、従来のアイソレータ回路は、ＩＣに組み込んだ際に、ＩＣの消費電流を増大させ、またＩＣ内部での占有面積が大きくなって、ＩＣの小型化の障害になるという問題を有している。
【０００９】
この発明は、上記従来のアイソレータ回路の有している問題点を解決するために為されたものである。
【００１０】
すなわち、この発明は、回路規模が小さく消費電流も少なくてすむアイソレータ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
第１の発明による同相ノイズ低減回路は、上記目的を達成するために、第１能動素子と第２能動素子を有する第１差動対回路と、第３能動素子と第４能動素子を有する第２差動対回路と、差動出力器を備え、前記第１能動素子の制御端子が平衡入力信号の一方の入力端子に接続されるとともに出力端子が前記第３能動素子の出力端子に接続され、前記第２能動素子の制御端子が交流的に接地されるとともに出力端子が前記第４能動素子の出力端子に接続され、前記第３能動素子の制御端子が前記差動出力器の出力端子に接続されるとともに出力端子が差動出力器の一方の入力端子に接続され、前記第４能動端子の制御端子が平衡入力信号の他方の入力端子に接続されるとともに出力端子が前記差動出力器の他方の入力端子に接続されていることを特徴としている。
【００１２】
この第１の発明によるアイソレータ回路は、第１差動対回路と第２差動対回路の二組の差動対能動素子により、オペアンプ構成のアイソレータ回路の初段が構成されている。
【００１３】
そして、第１差動対回路において、一方の入力端子から第１能動素子の制御端子に印加される平衡入力信号の一方の入力電圧と、第２能動素子の制御端子における基準電位との比較が行われる。
【００１４】
そして、平衡入力信号の一方の入力電圧と基準電位が全く同じ電圧の場合には、第１差動対回路において、第１能動素子と第２能動素子から同じ電流が流れるため、第２差動対回路の第３能動素子の出力端子と第４能動素子の出力端子の間に、第１差動対回路から流れてくる電流による電位差は生じない。
【００１５】
したがって、差動出力器の差動出力電圧が第３能動端子に負帰還していることにより、この差動出力器から出力される差動出力電圧は、他方の入力端子から第４能動素子の制御端子に入力される平衡入力信号の他方の電圧と同じ電圧になる。
【００１６】
一方、第１能動素子の制御端子に入力される平衡入力信号の一方の入力電圧と第２能動素子の制御端子における基準電位とが異なる場合には、この平衡入力信号の一方の入力電圧と基準電位との差分に相当する電流が、第１能動素子から第３能動素子の出力端子に流れ込み、第３能動素子の出力端子と第４能動素子の出力端子との間に、この第１差動対回路からの電流による電位差が生じる。
【００１７】
そして、この第１差動対回路からの電流によって生じる電位差が、差動出力回路からの差動出力電圧に現れることとなる。
【００１８】
すなわち、第２差動対回路の第３能動端子の制御端子に負帰還される差動出力回路からの差動出力電圧と第４能動素子の制御端子に印加される平衡入力信号の他方の入力電圧との差が、第１差動対回路における平衡入力信号の一方の入力電圧と基準電位との差に等しくなるように、第３能動素子の制御端子に負帰還がかかることになる。
【００１９】
なお、このとき、平衡入力信号のうち、一方の入力電圧は他方の入力電圧を含む電圧であるので、差動出力回路において両側の入力端子に入力される電圧信号の電位差をとることで、平衡入力信号に含まれる同相成分がキャンセルされることとなる。
【００２０】
以上のように、上記第１の発明によるアイソレータ回路は、第１差動対回路の第２能動素子の制御端子における電位が基準電位となり、例えば、互いに接続された機器間の接続が長く相互の基準電位間に電位差が発生するような場合でも、その信号ラインに接続されることによって、各機器の基準電位をアイソレートするいわゆるグランド・アイソレート回路として機能する。
【００２１】
そして、このアイソレータ回路によれば、オペアンプの初段を二組の差動対能動素子によって構成したことによって、消費電流を小さくかつ回路規模を小さくすることが出来る。
【００２２】
第２の発明によるアイソレータ回路は、前記目的を達成するために、上記第１の発明の構成に加えて、前記第１ないし第４能動素子が、それぞれトランジスタであることを特徴としている。
【００２３】
この第２の発明によるアイソレータ回路は、第１能動素子を構成するトランジスタと第２能動素子を構成するトランジスタによって第１差動対回路を構成する第１差動対トランジスタが構成され、第３能動素子を構成するトランジスタと第４能動素子を構成するトランジスタによって第２差動対トランジスタが構成されている。
【００２４】
そして、第１能動素子を構成するトランジスタのベース端子に平衡入力信号の一方が印加されるとともにそのコレクタ端子が第３能動素子を構成するトランジスタのコレクタ端子に接続され、第２能動素子を構成するトランジスタのベース端子が交流的に接地されるとともにそのコレクタ端子が第４能動素子を構成するトランジスタのコレクタ端子に接続され、第３能動素子を構成するトランジスタのベース端子が差動出力器の出力端子に接続されるとともにコレクタ端子が差動出力器の一方の入力端子に接続され、第４能動端子を構成するトランジスタのベース端子に平衡入力信号の他方が印加されるとともにそのコレクタ端子が差動出力器の他方の入力端子に接続される。
【００２５】
上記第２の発明によれば、第２能動素子を構成するトランジスタのベース端子における接地電位が基準電位となり、平衡入力信号側の基準電位をアイソレートすることが出来る。
【００２６】
第３の発明によるアイソレータ回路は、前記目的を達成するために、前記第１の発明の構成に加えて、前記第２能動素子の制御端子に定電圧が印加されることを特徴としている。
【００２７】
この第３の発明によるアイソレータ回路は、第２能動素子の制御端子に印加される定電圧が平衡入力信号と比較される基準電位となり、これによって、平衡入力信号側の基準電位とのアイソレートを行う。
【００２８】
第４の発明によるアイソレータ回路は、前記目的を達成するために、前記第１の発明の構成に加えて、前記第１ないし第４能動素子の入力端子に、所要の抵抗値を有する抵抗がそれぞれ接続されていることを特徴としている。
【００２９】
この第４の発明によるアイソレータ回路は、第１ないし第４能動素子の入力端子にそれぞれ接続される抵抗の抵抗値の選択によって、このアイソレータ回路における同相成分のキャンセルをどの同相電圧値まで行うかを決定することが出来る。
【００３０】
【発明の実施の形態】
以下、この発明の最も最適と思われる実施の形態について、図面を参照しながら詳細に説明を行う。
【００３１】
図１は、この発明によるアイソレータ回路の実施形態の一例を示すものである。
【００３２】
このアイソレータ回路は、トランジスタＴｒＡおよびＴｒＢを有する第１差動対トランジスタ１０と、トランジスタＴｒＣおよびＴｒＤを有する第２差動対トランジスタ１１と、オペアンプ構成の差動出力回路１３とを備えている。
【００３３】
第１差動対トランジスタ１０のトランジスタＴｒＡは、そのベース端子Ａｂが入力端子ＩＮ（−）に接続されており、コレクタ端子Ａｃが第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子Ｃｃに接続されており、エミッタ端子Ａｅが抵抗Ｒ１を介して電流源１４に接続されている。
【００３４】
第１差動対トランジスタ１０のトランジスタＴｒＢは、そのベース端子ＢｂがＡＣ−ＧＮＤされており、コレクタ端子Ｂｃが第２差動対トランジスタ１１のトランジスタＴｒＤのコレクタ端子Ｄｃに接続されており、エミッタ端子Ｂｅが抵抗Ｒ１を介して電流源１４に接続されている。また、トランジスタＴｒＢのベース端子Ｂｂには、ＤＣバイアス１２が印加されている。
【００３５】
第２差動対トランジスタ１１のトランジスタＴｒＣは、そのベース端子Ｃｂが差動出力回路１３の出力端子１３ｃに接続されており、コレクタ端子Ｃｃが差動出力回路１３の非反転入力端子１３ａに接続されるとともに抵抗Ｒ２を介して接地されており、エミッタ端子Ｃｅが抵抗Ｒ１を介して電流源１５に接続されている。
【００３６】
第２差動対トランジスタ１１のトランジスタＴｒＤは、そのベース端子Ｄｂが入力端子ＩＮ（＋）に接続されており、コレクタ端子Ｄｃが差動出力回路１３の反転入力端子１３ｂに接続されるとともに抵抗Ｒ２を介して接地されており、エミッタ端子Ｄｅが、抵抗Ｒ１を介して電流源１５に接続されている。
【００３７】
上記アイソレータ回路は、第１差動対トランジスタ１０において、入力端子ＩＮ（−）からトランジスタＴｒＡに印加される入力電圧Ｖｉｎ（−）と、ＤＣバイアス１２によってトランジスタＴｒＢに印加される基準電圧Ｖａｃ−ｇｎｄとの比較が行われる。
【００３８】
そして、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとが全く同じ電圧の場合には、第１差動対トランジスタ１０において、トランジスタＴｒＡとトランジスタＴｒＢから同じ電流が流れるため、第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子ＣｃとトランジスタＴｒＤのコレクタ端子Ｄｃの間に、第１差動対トランジスタ１０からの電流による電位差は生じない。
【００３９】
したがって、差動出力回路１３ の差動出力電圧Ｖｏｕｔが第２差動対トランジスタ１１のトランジスタＴｒＣに負帰還していることにより、この差動出力電圧Ｖｏｕｔは、入力端子ＩＮ（＋）からの入力電圧Ｖｉｎ（＋）と同じ電圧になる。
【００４０】
一方、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとが異なる場合には、この入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとの差分に相当する電流が、第１差動対トランジスタ１０のトランジスタＴｒＡから第２差動対トランジスタ１１のトランジスタＴｒＣのコレクタ端子Ｃｃに接続された抵抗Ｒ２に流れ込み、トランジスタＴｒＣのコレクタ端子ＣｃとトランジスタＴｒＤのコレクタ端子Ｄｃの間に、第１差動対トランジスタ１０からの電流による電位差が発生する。
【００４１】
そして、第１差動対トランジスタ１０からの電流による電位差が、差動出力回路１３の差動出力電圧Ｖｏｕｔに現れることとなる。
【００４２】
すなわち、第２差動対トランジスタ１１のトランジスタＴｒＣのベース端子Ｃｂに印加される差動出力電圧ＶｏｕｔとトランジスタＴｒＤのベース端子Ｄｂに印加される入力電圧Ｖｉｎ（＋）との差が、入力電圧Ｖｉｎ（−）と基準電圧Ｖａｃ−ｇｎｄとの差に等しくなるように、トランジスタＴｒＣに負帰還がかかることになる。
【００４３】
なお、このとき、入力電圧Ｖｉｎ（＋）は入力電圧Ｖｉｎ（−）を含む電圧であるので、差動出力回路１３において両側の抵抗Ｒ２の電位差をとることで、同相成分のＶｉｎ（−）がキャンセルされることとなる。
【００４４】
そして、この同相成分をどの位の同相電圧値までキャンセルすることが出来るかは、第１差動対トランジスタ１０および第２差動対トランジスタ１１の抵抗Ｒ１の抵抗値の選択によって決定することができる。
【００４５】
なお、上記において、第１差動対トランジスタ１０および第２差動対トランジスタ１１を、トランジスタＴｒＡ，ＴｒＢ，ＴｒＣ，ＴｒＤの代わりに、それぞれＦＥＴを用いて構成してもよい。
【００４６】
上記アイソレータ回路は、第１差動対トランジスタ１０のトランジスタＴｒＢのベース端子Ｂｂに印加されるＤＣバイアスの電位が基準電位となり、例えば、カーオーディオ等のように、ヘッドユニットとＣＤチェンジャ等の各機器間の接続が長く相互の基準電位間に電位差が発生するような場合に、その信号ラインに接続されることによって、各機器の基準電位をアイソレートすることが出来るいわゆるグランド・アイソレート回路として機能する。
【図面の簡単な説明】
【図１】本発明の最良の実施形態における一例を示す回路図である。
【図２】従来例を示す回路図である。
【符号の説明】
１０ …第１差動対トランジスタ（第１差動対回路）
１１ …第２差動対トランジスタ（第２差動対回路）
１２ …ＤＣバイアス（定電圧）
１３ …差動出力回路
１３ａ…非反転入力端子
１３ｂ…反転入力端子
１３ｃ…出力端子
１４ …電流源
１５ …電流源
ＴｒＡ…トランジスタ（第１能動素子）
Ａｂ …ベース端子（制御端子）
Ａｃ …コレクタ端子（出力端子）
Ａｅ …エミッタ端子（入力端子）
ＴｒＢ…トランジスタ（第２能動素子）
Ｂｂ …ベース端子（制御端子）
Ｂｃ …コレクタ端子（出力端子）
Ｂｅ …エミッタ端子（入力端子）
ＴｒＣ…トランジスタ（第３能動素子）
Ｃｂ …ベース端子（制御端子）
Ｃｃ …コレクタ端子（出力端子）
Ｃｅ …エミッタ端子（入力端子）
ＴｒＤ…トランジスタ（第４能動素子）
Ｄｂ …ベース端子（制御端子）
Ｄｃ …コレクタ端子（出力端子）
Ｄｅ …エミッタ端子（入力端子）
Ｒ１ …抵抗
Ｒ２ …抵抗
ＩＮ（＋），ＩＮ（−） …入力端子
Claims (4)
- 第１能動素子と第２能動素子を有する第１差動対回路と、第３能動素子と第４能動素子を有する第２差動対回路と、差動出力器を備え、
前記第１能動素子の制御端子が平衡入力信号の一方の入力端子に接続されるとともに出力端子が前記第３能動素子の出力端子に接続され、
前記第２能動素子の制御端子が交流的に接地されるとともに出力端子が前記第４能動素子の出力端子に接続され、
前記第３能動素子の制御端子が前記差動出力器の出力端子に接続されるとともに出力端子が差動出力器の一方の入力端子に接続され、
前記第４能動端子の制御端子が平衡入力信号の他方の入力端子に接続されるとともに出力端子が前記差動出力器の他方の入力端子に接続されている、
ことを特徴とするアイソレータ回路。 - 前記第１ないし第４能動素子が、それぞれトランジスタである請求項１に記載のアイソレータ回路。
- 前記第２能動素子の制御端子に定電圧が印加される請求項１に記載のアイソレータ回路。
- 前記第１ないし第４能動素子の入力端子に、所要の抵抗値を有する抵抗がそれぞれ接続されている請求項１に記載のアイソレータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903798A JP3633791B2 (ja) | 1998-08-03 | 1998-08-03 | アイソレータ回路 |
| EP19990115355 EP0978936B1 (en) | 1998-08-03 | 1999-08-03 | Isolator circuit |
| DE1999615552 DE69915552T2 (de) | 1998-08-03 | 1999-08-03 | Trennschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903798A JP3633791B2 (ja) | 1998-08-03 | 1998-08-03 | アイソレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049548A JP2000049548A (ja) | 2000-02-18 |
| JP3633791B2 true JP3633791B2 (ja) | 2005-03-30 |
Family
ID=16729276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21903798A Expired - Fee Related JP3633791B2 (ja) | 1998-08-03 | 1998-08-03 | アイソレータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0978936B1 (ja) |
| JP (1) | JP3633791B2 (ja) |
| DE (1) | DE69915552T2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3167319B2 (ja) * | 1990-10-25 | 2001-05-21 | パイオニア株式会社 | アイソレータ回路 |
| GB9402052D0 (en) * | 1994-02-03 | 1994-03-30 | British Tech Group | An amplifier |
-
1998
- 1998-08-03 JP JP21903798A patent/JP3633791B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-03 DE DE1999615552 patent/DE69915552T2/de not_active Expired - Lifetime
- 1999-08-03 EP EP19990115355 patent/EP0978936B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0978936A1 (en) | 2000-02-09 |
| DE69915552D1 (de) | 2004-04-22 |
| JP2000049548A (ja) | 2000-02-18 |
| DE69915552T2 (de) | 2005-01-27 |
| EP0978936B1 (en) | 2004-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0664605B1 (en) | Amplifier device | |
| JP4698776B2 (ja) | 低電圧二重平衡型ミキサー回路装置 | |
| JPH07162240A (ja) | 演算増幅器のための改良された利得向上方法 | |
| JP2005515661A (ja) | フィードフォワード取り消しを備えた能動的ｅｍｉフィルタ | |
| JP3410901B2 (ja) | 増幅回路 | |
| EP0234627B1 (en) | Bridge amplifier | |
| JP4295109B2 (ja) | 電力増幅器モジュール | |
| JP3633791B2 (ja) | アイソレータ回路 | |
| US6424210B1 (en) | Isolator circuit | |
| JP3561196B2 (ja) | 半導体集積回路 | |
| JP2966902B2 (ja) | 電流差分及び動作増幅器組合せ回路 | |
| JP3874649B2 (ja) | 平衡回路 | |
| US5394113A (en) | High impedance low-distortion linear amplifier | |
| EP1392195B1 (en) | Integrated low-corner frequency high pass filter circuit | |
| JP2800522B2 (ja) | 電流切換回路 | |
| JPH06326527A (ja) | 増幅回路 | |
| JPH09139642A (ja) | 増幅器 | |
| JP3140399B2 (ja) | 演算増幅器を有する回路装置 | |
| JPS6259485B2 (ja) | ||
| JP2003152469A (ja) | 差動増幅器 | |
| JPH07118620B2 (ja) | 双方向性増幅器 | |
| JPS6349925B2 (ja) | ||
| JPH0397307A (ja) | 利得可変増幅器 | |
| JPS61214811A (ja) | Ｍｏｓ型差動増幅回路 | |
| JPH048006A (ja) | 利得切替増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |