JP3591835B2 - センサ信号の周波数計数を測定する装置及び方法 - Google Patents

Description

技術分野
この発明は、一般に分解能の高い周波数カウンタ及び信号の周波数を計数する方法、特にデュティ・サイクル変調を受ける信号の周波数を測定する装置及び方法に関するものである。
発明の背景
加速度計及び他の種類センサには、加速度のような被測定パラメータの関数として変わる周波数を持つ信号を発生する１個以上の水晶発振器がしばしば含まれている。
持続時間が既知のサンプル期間中に発生する上記信号のサイクル数を計数するだけで上記信号の周波数を測定できる。しかしながら、高い分解能を必要とする用途における水晶発振器の周波数を監視するために用いられる計器は、その代表的な例では、センサ水晶よりもはるかに高い周波数で作動する基準クロックのサイクルによって“周波数を計数し”、従ってがまんできない程長いサンプル周期を超える周波数を測定しなければならないことを避ける。水晶によって発生される信号は、正弦波であり且つ通常、計器で計数される前に等しい周波数の方形波に変換される。周波数計は、その代表的な例では、方形波信号の１周期以上の周期中に基準クロック・サイクルを累積するカウンタを含んでいる。ただし、そのような周期の各々は、方形波の立ち上がり縁から立ち上がり縁まで或は立ち下がり縁から立ち下がり縁までである。２つの技術、即ちサンプル期間中に開始するセンサ信号サイクルの整数を計数すること及びサンプル期間の始めと終りで起きるセンサ周期の分数部分の整数を補正することの組み合わせを使用することにより、周波数連続監視中に信号周波数のより良い分解能さえリアルタイムで得られる。別なカウンタの基準クロックのサイクルを計数することによりセンサ周期の分数部分が測定される。
米国特許第4,786,861号には、高分解能を得るためにセンサ信号の分数部分を測定するカウンタと組み合わせて整数サイクル・カウンタを使用する周波数計数装置及び方法が開示されている。整数カウンタは、サンプル期間中に始まるセンサ周期即ちサイクルの総数を累積する。部分周期カウンタは、センサ信号周期即ちサイクルの、サンプル期間が終った直後の部分中の基準クロックのサイクルを累積する。そしてフル周期カウンタは、サンプル期間が終る直前から始まる、全センサ信号周期即ちサイクル中に起きた基準クロック・サイクル数を測定する。これら２つの計数の比、即ちフル計数で割った部分計数は、整数サイクル計数から引かれるセンサ信号周期即ちサイクルの分数部分を定める。その上、センサ信号周期の分数部分（最後のサンプル期間の終りに測定されて記憶された）は結果に加えられてサンプル期間の補正された総計数を生じる。センサ信号の周波数は、既知のサンプル期間で上記補正された総計数を割るだけで求められる。
加速度計に使用される形式の例示的な従来の水晶発振器回路10が図１に示されている。この回路に関連した問題の１つはデュティ・サイクル変調エラーに対する感度である。この回路中の水晶12は、被測定パラメータ例えば加速度の関数として変わる周波数を持つ周期的に変化する正弦波状圧電電流を生じる。水晶12によって生じられた電流は高インピーダンス増巾器14の入力端子へ供給される。高インピーダンス増巾器14は、相補金属一酸化物一半導体（CMOS）インバータ16及び高インピーダンス（抵抗値が100kΩより大きい）帰還抵抗18を備えている。インバータ16の出力は他のCMOSインバータ20へ印加され、他のインバータ20は方形波信号34が発振器から出力されるように信号を整形する。出力信号は抵抗22を通して水晶12へ帰還され且つ抵抗24を通してアースに落とされる。高インピーダンス増巾器14は、電源電圧（電源は図示しない〉の約半分に等しい切換点レベルを中心に作動する。発振器回路10から出力された方形波信号のデュティ・サイクルは、従って水晶12によって発生された正弦波信号の雑音による変更と電源電圧の安定性との少なくとも一方によって容易に影響される。
水晶12からの信号は、例えば交流ラインからの浮遊電磁干渉（EMI〉のピックアップにより或は水晶によって発生された信号への他の信号の容量性結合の結果として、雑音による影響を受け得る。直流電源レベルが変動しても出力方形波のデュティ・サイクルは同様に変わり得る。たとえ電圧調整器を電源に使用しても、電源の直流レベルが少し変わり得るので、電源電圧のそのような変動はごく普通のことである。
水晶12からの正弦波信号に重畳された低周波雑音信号（或は電源の直流電圧の変動）が発振器回路10からの方形波出力信号のデュティ・サイクル変調にどんなに影響するかを図２は示す。雑音信号と水晶信号の合計を表す組み合わされた信号30は、各サイクル中間隔の変わる時間々隔t1−t2にて高インピーダンス増巾器14の切換点レベル32と交差する。組み合わされた信号30が切換点レベル32と交差する各時点で出力信号は立ち上がり縁36或は立ち下がり縁38に対応して変化し、これにより方形波出力信号34を発生する。従って、得られた方形波信号のデュティ・サイクルは、Xiの次々の値間の変動で示されるようにサイクルからサイクルへと変化する。同様に、雑音の無い場合でさえ、電源電圧の変動は高インピーダンス増巾器14の切換点レベル32を変え、時間々隔t1−tn（この間に正弦波信号が切換点レベルと交差する）を変えることでデュティ・サイクルを相応に変化させる。発振器回路10からの方形波出力信号の周波数は方形波出力信号の次々の立ち上がり縁間或は次々の立ち下がり縁間の基準クロック信号を計数することによって少なくとも一部測定されることが望ましいので、この態様でのこの信号のデュティ・サイクル変調は周波数の全測定中のエラーに寄与することを明らかにすべきである。
従って、この発明の目的は、デュティ・サイクル変調によって生じられる信号の周波数を計数することのエラーを無くすか或は少なくとも最小にすることである。別な目的は、信号の周波数を計数する際に雑音による変更の影響を最小にすることである。更に他の目的は、正弦状に変化する信号を方形波信号に変換する回路装置中で電源電圧の変動による影響、特に基準クロックのサイクルを計数することによって正弦波信号の周波数を測定する際の影響を最小にすることである。この発明のこれらの目的やその他の目的は、添付図面及び下記の望ましい実施例の説明から明らかとなろう。
【図面の簡単な説明】
図１は従来の水晶発振器のブロック図である。
図２は図１の水晶発振器から出力された方形波信号のデュティ・サイクル変調を示すグラフ図である。
図３はこの発明の両縁トリガ式カウンタのブロック図である。
図４はセンサ信号のサイクルの整数を累積するカウンタと組み合わせて使用されるこの発明の望ましい実施例のブロック図である。
図５は図４に示されたようなセンサ信号の周波数を計数する際に用いられる信号のグラフ図である。
発明の要約
この発明によれば、センサ信号のデュティ・サイクル変調の影響を最小にするように、基準によって生じられたクロック・サイクルについて前記センサ信号の周波数計数を測定する装置が提供される。センサ信号は、周期的であり従って前縁及び後縁を有する交互に立ち上がり且つ立ち下がる振巾によって特徴付けられるし上記装置は、センサ信号の次々の前縁間で生じるクロック・サイクルの第１計数を累積する第１カウンタ手段、及びセンサ信号の次々の後縁間で生じるクロック・サイクルの第２計数を累積する第２カウンタ手段を含む。第１計数及び第２計数の補正平均を測定するプロセッサ手段が設けられ、補正平均はデュティ・サイクル変調の影響を補償する。
一実施例では、プロセッサ手段は、次々の第１計数Ｃ及び次々の第２計数Ｃ−１、若しくは次々の第１計数Ｃ−１及び次々の第２計数Ｃ（ただし、Ｃは少なくとも２に等しい正の整数である。）の補正平均を測定する。
また、サンプル期間を決定する次々のゲート信号を発生するゲート手段を上記装置が備え、サンプル期間は１つのゲート信号から始まって次のゲート信号まで一時的に延びる。上記装置はまた、サンプル期間中に生じるセンサ信号のサイクルの整数を累積する整数カウンタ手段を備える。第１カウンタ手段がフル計数前縁トリガ・カウンタ及び部分計数前縁トリガ・カウンタから成る。同様に、第２カウンタ手段がフル計数後縁トリガ・カウンタ及び部分計数後縁トリガ・カウンタから成る。フル計数前縁トリガ・カウンタ及びフル計数後縁トリガ・カウンタは、ゲート信号の１つが発生するセンサ信号の各１周期の間クロック‘サイクルを累積する。部分計数前縁トリガ・カウンタ及び部分計数後縁トリガ・カウンタは、ゲート信号の１つが発生した直後のセンサ信号の周期の分数部分に相当するクロック・サイクルを累積する。この実施例では、プロセッサ手段は、サンプル期間外のセンサ信号周期の分数部分Fjの補正平均を測定する。この分数部分は、センサ信号の周波数計数を求める為に整数の計数を調節するのに使用される。
周波数を計数する為に、フル計数後縁トリガ・カウンタはf1クロックサイクルを累積し、部分計数後縁トリガ・カウンタはP1クロックサイクルを累積し、フル計数前縁トリガ・カウンタはf2クロック１サイクルを累積し、そして部分計数前縁トリガ・カウンタはP2クロック・サイクルを累積する。センサ信号の分数部分F_jは下記の式で定められる。
F_j＝｛（p1/f1）＋（p2/f2）＋ｋ｝/2 ・・・（１）
ただし、ｋはもしp1/f1＞p2/f2ならば＋1/2に等しいが、逆ならば−1/2に等しい。整数カウンタ手段は、サンプル期間の間センサ信号のサイクルの整数Ｎを測定し、そしてプロセッサ手段は、各サンプル期間の間センサ信号の周波数計数を下記の式によって求める。
周波数計数＝Ｎ−F_j＋F_j-1 ・・・（２）
ただし、F_j-1は直前のサンプル期間の終りに求められたセンサ信号周期の分数部分である。
周期性センサ信号のデュティ・サイクル変調の影響を最小にするように、クロック・サイクルについて前縁及び後縁を有するセンサ信号の周波数を計数する方法がこの発明の他の面である。方法の諸ステップは、周波数を計数する装置についての上記説明中で行われる機能と大体一致する。
望ましい実施例の説明
この発明の一番簡単な形態である両縁カウンタ50が図３にブロック図で示されている。両縁カウンタ50は、従来の水晶発振器10（図１）からの被変調方形波出力信号34に現れるようなデュティ・サイクル変調を補償する為のものである。被変調方形波出力信号34は両縁カウンタ50へ入力されて２つの異なる回路枝路に分けられる。第１カウンタ52は、水晶発振器10からのセンサ出力信号の次々の立ち上がり縁間で、基準クロック58によって生じられ々基準クロック・サイクルを累積する。センサ出力信号はインバータ54にも印加され、このインバータ54はカウンタ56へ入力される前にセンサ出力信号を反転させる。このカウンタ56も反転されたセンサ信号の次々の立ち上がり縁間で基準クロック58からの基準クロック・パルスを累積する。反転された方形波信号の次々の立ち上がり縁が非反転方形波信号の次々の立ち下がり縁に一致することは当然のことながら明らかである。従って、カウンタ52と56は、両縁カウンタ50に印加されたセンサ信号の大体半周期即ち半サイクル毎に時間的に変位される。
センサ信号の周波数を測定する際の有意義な分解能を得る為に、基準クロック58はセンサ信号の周波数よりもかなり高い周波数で作動しなければならない。基準クロックは30MHzの周波数を持つことが望ましいが、他の用途では異なる基準クロック周波数がもっと適切かもしれない。いずれにせよ、基準クロックは所要の周波数計数分解能を提供する為には充分高い周波数で作動しなければならない。カウンタ52、56へのそれぞれ入力信号、反転入力信号の次々の立ち上がり縁間の基準クロック・サイクルの累積された総計数は加算点60にて加算される。この加算点60からの総計数は除算器62へ供給され、この除算器62は総計数を２で除算してセンサ入力信号の平均周波数計数を生じる。
センサ信号及び反転センサ信号の立ち上がり縁が入力サイクルの大体半サイクルだけ時間変位されるので、加算点60で生じられた総計数は入力信号の1.5周期を超える。カウンタ52と56のどちらか一方に入力信号サイクルの大体半サイクルに等しい遅延時間を導入することにより両カウンタが基準クロックサイクルを累積する時間々隔を同期させることが可能である。しかしながら、センサ信号のデュティ・サイクルがその変動を正確に打ち消せないように半サイクル間でかなり変化する場合には、そのような遅延はミキシング・エラーを導入しそうである。
或は、２つのカウンタのうちの一方によって提供される次々のセンサ信号計数は、他方のカウンタからの計数と平均化される前に、後処理アルゴリズムにて平均化され得る。従って、例えば、カウンタ52によって累積された、センサ信号周期ｔの間のそして次のセンサ信号周期ｔ＋１の間の基準クロック・サイクルは一緒に平均化され、そしてその結果はセンサ信号周期ｔ＋1/2の間カウンタ56からの累積された基準クロック・サイクル計数に加算されて累積された総計数を生じる。この累積された総計数はこれを２で割ることにより全周期の間の平均計数が得られる。この後処理アルゴリズムは明らかに次の式で表される。
平均計数＝1/2｛（C1_t＋C1_t+1）/2＋C2_ｔ＋1/2｝・・・（３）
ここで、周期ｔの間は第１時間々隔であり、周期ｔ＋ １の間は第２時間々隔であり、周期ｔ＋1/2の間は第３ 時間々隔である。また、C1_tは周期ｔの間にカウンタ52に累積された計数に等しく、C1_t+1は周期ｔ＋１の間にカウンタ52に累積された計数に等しく、そしてC2_ｔ＋1/2は周期ｔ＋1/2の間にカウンタ56に累積された計数に等しい。
カウンタ52が入力信号のｎ周期の間基準クロック・パルスを累積し且つカウンタ56が入力信号の（ｎ−１）周期の間クロック・パルスを累積する（その逆でも良い）ように、上述したプロセスはより高い分解能を達成する為に拡張され得る。しかしながら、センサ信号の周波数が計数される時間々隔を拡張することによりセンサ信号の周波数におけるサイクルからサイクルへの変化を追従する為の能力は付随的に減少する。
式（１）で定めたアルゴリズムは、エラー無しで入力信号の周波数における１次変化を追従できる。更に、アルゴリズムは、センサ信号サンプル周期のわずか1/4だけ周波数計数を得る為に遅延を増しながら、図３に示された簡単な平均化技術を改良する。その上、アルゴリズムは傾斜するデータ雑音を追従し且つ周波数計数が測定される分解能を両縁カウンタ50の分解能に比べて大体、1.7倍改良する。式（３）のアルゴリズムに従うことにより達成できるデータ処理速度を２倍にする為に、カウンタ56によって累積された基準クロックの各サンプルに従う相補アルゴリズムを用いることができる。ここで、時間ｔ＋1/2での信号の周波数は下記のように定められる。
平均計数＝1/2｛（C2_ｔ＋1/2＋C2_ｔ＋1.5）/2＋Cl_t+1｝・・・（４）
ただし、C2_ｔ＋1/2は時間ｔ＋1/2にてカウンタ56に累積された基準サイクルの計数に相当し、C2_ｔ＋1.5は時間ｔ＋1.5にてカウンタ56に累積された基準クロック・サイクルの計数であり、そしてC1_t+1は時間ｔ＋１でのカウンタ52の為の累積された計数である。式（３）と式（４）の両方のアルゴリズムは、カウンタ52と56の累積計数が逆の場合でも使用できる。
更に、加算点60及び除算器62を使用する代わりに、プロセッサ（図示しない）を用いて式（３）と（４）で表されたアルゴリズムをソフトウェアで実施しても良い。
加速度検知用水晶発振器10（図１に示された）によって表されるようなセンサ・デバイスで行われる周波数測定に及ぼすデュティ・サイクル変調の影響を最小にする為に、この発明は米国特許第4,786,861号に開示された周波数計数装置及び方法にも適用できる。上記米国特許に開示されたかなりの部分がこの発明にも適するので、上記米国特許明細書の説明を参考上ここでも使用する。
図４及び図５に示されたように、デュティ・サイクル変調を受げるセンサ信号又は他の信号は、両縁周波数カウンタ70へ入力として供給される。ゲート信号100の次々の立ち上がり縁間で生じるセンサ信号の周期（立ち上がり縁から立ち上がり縁まで或は立ち下がり縁から立ち下がり縁まで）の数に相当する整数Ｎを整数カウンタ72は累積する。分周器（図示しない）を使用して基準クロック信号88を所定の除数（整数）で除算することによりゲート信号100が発生される。ゲート信号の次々の立ち上がり縁（又は立ち下がり縁）はサンプル期間を定め、従ってゲート信号100は基準クロック信号88に同期している。
部分カウンタ74は、ゲート信号の立ち上がり縁によって定められた各サンプル期間の終りに生じる基準クロック・サイクルを累積する。図５に示されたように、サンプル期間の終りから部分カウンタ74中のセンサ信号の次の立ち上がり縁までの間に生じる基準クロック・サイクル102を計数することにより部分計数（p1_j）は生じられる。同様に、サンプル期間の終りに生じるゲート信号100の立ち上がり縁と出会うセンサ信号周期中、基準クロック・パルス104のフル計数（fl_j）はフル・カウンタ76に累積される。
センサ信号34はインバータ78へも印加され、このインバータ78は部分カウンタ80及びフル・カウンタ82へ入力される反転されたセンサ信号を発生する。部分カウンタ80は、サンプル期間後反転センサ信号34'の次の立ち上がり縁までの時間々隔中、基準クロック・サイクル106の部分計数（p2_j）を累積する。同様に、サンプル期間の終りを定めるゲート信号と出会う反転センサ信号の１周期全体中、即ち反転センサ信号を定める立ち上がり縁からこの信号の次の立ち上がり縁までの間に起きる基準クロック・サイクル108のフル計数（f2_j）をフル・カウンタ82は累積する。整数カウンタ72に累積された整数の計数Ｎ、部分カウンタ74中の部分計数pl_j、フル・カウンタ76中のフル計数f1_j、部分カウンタ80中の部分計数P2_j、及びフル・カウンタ82中のフル計数f2_jは全てマルチプレクサ84に供給される。このマルチプレクサ84はデータをプロセッサ86へ逐次或は選択的に供給する。その上、プロセッサ86は、先行のサンプル期間の終りを超えて延びるセンサ信号の補償された対応平均分数部分の為の一時記憶器を含む。
図５において、先行のサンプル期間ｊ−１の終りに部分カウンタ74によって基準クロック・サイクル110の部分計数（pl_j-1）が生じられる。同様に、フル・カウンタ76によってサンプル期間ｊ−１の終りに基準クロック・サイクル112のフル計数（f1_j-1）が累積され、先行のサンプル期間の終りに基準クロック・サイクル114の部分計数（p2_j-1）が部分カウンタ80に累積され、そして最後に最後のサンプル期間の終りにフル・センサ信号周期中基準クロック・サイクル116のフル計数（f2_j-1）が累積される。サンプル期間ｊ−１の間部分計数及びフル計数はそのサンプル期間の終りにセンサ信号周期F_j-1の分数部分の補償される平均を計算するために使用され、これはプロセッサ86に一時記憶される。プロセッサ86はセンサ信号周波数の補償計数を次のように決定する。
補償周波数計数＝Ｎ−F_j＋F_j-1 ・・・（５）
サンプル期間ｊ−1,jの終りに生じるセンサ信号の部分周期の補償平均にそれぞれ対応する分数部分F_j-1,F_jは下記のように定められる。
F_j-1＝｛pl_j-1/fl_j-1）＋（p2_j-1/f2_j-1）＋ｋ｝/2・・・（６）
F_j｛（pl_j/f1_j）＋（p2_j/f2_j）＋ｋ｝/2・・・（７）
上記の式において、値ｋはp1/f1,p2/f2（それぞれサンプル期間j,j−１における）の相対値に依存する。ここ で、Fjは分数調節値であり、p1/f1は第１分数部分、p2/ f2は第２分数部分である。もしp1/f1がp2/f2よりも大きければｋは＋1/2であるが、p1/f1がp2/f2よりも大きくなければｋは−1/2である。例えば、図５において、サンプル期間ｊの終りを越えて延びるセンサ信号の分数周期の整数Ｎを補正する為に、センサ信号及び反転センサ信号の部分周期を加算することによるセンサ信号の平均される分数周期は、−1/2の補正係数ｋを加えることにより反転センサ信号の半周期オフセットの為に補償されなければならない。同様に、サンプル期間ｊ−１の終りを越えて延びる、センサ信号及び反転センサ信号の平均された分数周期から分数部分F_j-1を計算する際には、−1/2の補正係数ｋが加えられる。
この発明は、従って、整数カウンタ72によって生じられた整数Ｎを補正するのに使用されるセンサ信号の分数部分のデュティ・サイクル変調を補償する。この補償により、デュティ・サイクル変調は、デュティ・サイクルの少なくとも１次変化について得られた周波数計数の精度に殆ど影響しない。その結果、周波数計数のエラーはかなり減少される。一度周波数計数が補償されると、センサ信号の実際の周波数は補償周波数計数をサンプル期間で除算するだけで決定される。先のアルゴリズムでは、周波数が計数される精度を改善する為に、Ｎの値は少なくとも２に等しくなくてはならない。もちろん、式（３）及び（４）について上述したようにサンプル期間中の基準クロック・パルスを累積し且つ平均することにより周波数計数がまた定められ得る。
別々のカウンタ及びプロセッサ86を使用する代わりに、図４に示した全ての機能要素を具体化する特定用途集積回路カウンタ・チップを用いて比較的安い費用で同等の性能を得ることができる。下記の請求の範囲内でのこの発明のこれら変形例やその他の変形例は当業者には明らかであろう。従って、ここに開示したものは請求の範囲に限定されたようなこの発明の範囲を制限するつもりではない。

Claims (15)

1. 周期的であり従って前縁及び後縁を有する交互に立ち上がり且つ立ち下がる振巾によって特徴付けられるセンサ信号のデュティ・サイクル変調の影響を最小にするように、基準によって生じられたクロック・サイクルについて前記センサ信号の周波数計数を測定する装置であって、（ａ）前記センサ信号の次々の前縁間で生じるクロック・サイクルの第１計数を累積する第１カウンタ手段、（ｂ）前記センサ信号の次々の後縁間で生じるクロック・サイクルの第２計数を累積する第２カウンタ手段、並びに、
   （ｃ）前記第１計数及び前記第２計数の補正された平均であって、前記デュティ・サイクル変調の影響を補償するものを測定するプロセッサ手段、
   （ｄ）時間的に１つのゲート信号から始まって次のゲート信号に達するまでのサンプル期間を決定する次々のゲート信号を発生するゲート手段、
   （ｅ）前記サンプル期間中に生じる前記センサ信号のサイクルの整数を累積する整数カウンタ手段、
   を備え、
   前記プロセッサ手段は、次々の第１計数及び次々の第２計数の補正された平均を測定し、
   前記第１カウンタ手段がフル計数前縁トリガ・カウンタ及び部分計数前縁トリガ・カウンタから成り、そして前記第２カウンタ手段がフル計数後縁トリガ・カウンタ及び部分計数後縁トリガ・カウンタから成り、前記フル計数前縁トリガ・カウンタ及び前記フル計数後縁トリガ・カウンタは前記ゲート信号の１つが発生する前記センサ信号の各１周期の間クロック・サイクルを累積し、そして前記部分計数前縁トリガ・カウンタ及び前記部分計数後縁トリガ・カウンタは前記ゲート信号の前記１つが発生した直後の前記センサ信号の周期の分数部分に相当するクロック・サイクルを累積し、前記プロセッサ手段は、前記センサ信号の周波数計数を求める為に整数の計数を調節する際に使用する為、前記部分計数カウンタ及び前記フル計数カウンタによって累積されたクロック・サイクルから前記センサ信号の周期の分数部分の補正された平均を求めるように更に作動する装置。
2. 前記フル計数後縁トリガ・カウンタはf1クロック・サイクルを累積し、前記部分計数後縁トリガ・カウンタはp1クロック・サイクルを累積し、前記フル計数前縁トリガ・カウンタはf2クロック・サイクルを累積し、そして前記部分計数前縁トリガ・カウンタはp2クロック・サイクルを累積し、次々の前記センサ信号の周期 の分数部分Fj（ｊは自然数）は下記の式で定められる、
   Fj＝｛（p1/f1）＋（p2/f2）＋ｋ｝/2
   （ただし、ｋはもしp1/f1＞p2/f2ならば＋1/2に等しいが、逆ならば−1/2に等しい。）請求項１の装置。
3. 前記整数カウンタ手段は、前記サンプル期間の間前記センサ信号のサイクルの整数Ｎを測定し、前記プロセッサ手段は、各サンプル期間の間前記センサ信号の周波数計数を下記の式によって求めるように更に作動する、
   周波数計数＝Ｎ−Fj＋Fj−１
   （ただし、Fjは今回のサンプル期間の終りに求められた センサ信号の周期の分数部分の補正された平均、Fj−１ は前回のサンプル期間の終りに求められたセンサ信号の 周期の分数部分の補正された平均である。）請求項２の装置。
4. 周期的なセンサ信号のデュティ・サイクル変調の影響を最小にするように、クロック・サイクルについて前縁及び後縁を有する前記センサ信号の周波数計 数を測定する方法であって、
   （ａ）前記センサ信号の次々の前縁間で生じる前記クロック・サイクルの第１計数を累積するステップ、
   （ｂ）前記センサ信号の次々の後縁間で生じる前記クロック・サイクルの第２計数を累積するステップ、
   （ｃ）前記第１計数及び前記第２計数の補正された平均であって、前記デュティ・サイクル変調の影響を補償するものを測定するステップ、並びに、
   （ｄ）時間的に次々のゲート信号間に延びるサンプル期間を決定するステップ、
   を含み、
   前記補正された平均を測定するステップは、次々の第１計数及び次々の第２計数の補正された平均を測定するステップを含む方法。
5. 前記第１計数を累積するステップは、前記ゲート信号の１つがある前記センサ信号の各１周期の間前記クロック・サイクルのフル計数f1を累積し、そして前記ゲート信号の１つの直後に生じる前記センサ信号の分数周期に相当する前記クロック・サイクルの部分計数p1を累積するステップを含み、前記第２計数を累積するステップは、前記ゲートの１つがある前記センサ信号の各１周期の間前記クロック・サイクルのフル計数f2を累積し、そして前記ゲート信号の１つの直後に生じる前記センサ信号の分数周期に相当する前記クロック・サイクルの部分計数p2を累積するステップを含み、前記フル計数及び前記部分計数は前記整数計数を調節して前記センサ信号の前記周波数計数を測定するのに使用される請求項４の方法。
6. 下記の式で定められるような次々の前記センサ信号の分数部分Fj（ｊは自然数）の補正された平均を測定するステップを更に含む、
   Fj＝｛（p1/f1）＋（p2/f2）＋ｋ｝/2
   （ただし、ｋはもしp1/f1＞p2/f2ならば＋1/2に等しいが、逆ならば−1/2に等しい。）請求項５の方法。
7. 前記サンプル期間の間前記センサ信号のサイクルの整数Ｎを測定するステップ、及び各サンプル期間の間前記センサ信号の周波数計数を下記の式によって求めるステップを更に含む、
   周波数計数＝Ｎ−Fj＋Fj−１
   （ただし、Fjは今回のサンプル期間の終りに求められた センサ信号の周期の分数部分の補正された平均、Fj−１ は前回のサンプル期間の終りに求められたセンサ信号の 周期の分数部分の補正された平均である。）請求項６の方法。
8. 入力信号のデュティ・サイクル変調によって生じさせられたエラーを最小にするように、振巾が周期的に立ち上がり且つ立ち下がる前記入力信号の周波数を測定する装置であって、
   （ａ）前記入力信号よりも実質的に高い周波数を持つクロック信号を発生するクロック発振器、
   （ｂ）前記入力信号の周波数が測定されるサンプル期間を定める次々のゲート信号を発生するゲート手段、
   （ｃ）前記サンプル期間の各々中に始まる前記入力信号のサイクルの数を計数する整数カウンタ手段、
   （ｄ）前記ゲート信号の１つがある１つの入力信号サイクルの第１分数部分を、前記入力信号の次々の立ち上がり振巾間で生じる前記クロック信号のサイクルについて測定する立ち上がり縁トリガ計数手段、
   （ｅ）前記ゲート信号の前記１つがある他の１つの入力信号サイクルの第２分数部分を、前記入力信号の次々の立ち下がり振巾間で生じる前記クロック信号のサイクルについて測定する立ち下がり縁トリガ計数手段、並びに、
   （ｆ）前記サンプル期間中の前記入力信号並びに前記サンプル期間の始めと終りの両方における前記入力信号の第１分数部分及び第２分数部分のサイクル数の関数として前記入力信号の周波数を測定するプロセッサ手段、
   を備えた装置。
9. 前記立ち上がり縁計数手段は、前記ゲート信号の前記１つの後で且つその後に生じる前記入力信号の次の立ち上がり振巾の前に生じる前記クロック信号のサイクルの部分計数p1を測定すると共に前記入力信号の次々の立ち上がり振巾間で生じる前記クロック信号のサイクルのフル計数f1を測定する為に作動し、そして前記立ち下がり縁トリガ計数手段は、前記１つのゲート信号の後で且つその後に生じる前記入力信号の次の立ち下が り振巾の前に生じる前記クロック信号のサイクルの部分計数p2を測定すると共に前記入力信号の次々の立ち下が り振巾間で生じる前記クロック信号のサイクルのフル計数f2を測定する為に作動し、前記プロセッサ手段は、各サンプル期間の終りに計数されたＮサイクルに対して下記の式に従って分数調節値Fj（ｊは自然数）を測定する、
   Fj＝｛（p1/f1）＋（p2/f2）＋ｋ｝/2
   （ただし、ｋはもしp1/f1＞p2/f2ならば＋1/2に等しいが、逆ならば−1/2に等しい。）請求項８の装置。
10. 前記プロセッサ手段は、先行の各サンプル期間の分数調節値を記憶し且つ下記の式に基づいて前記入力信号の周波数を測定する、
    Ｎ−Fj＋Fj−１
    （ただし、Fjは今回のサンプル期間の分数調節値、Fj− １は前回のサンプル期間の分数調節値である。）
    請求項９の装置。
11. 入力信号のデュティ・サイクル変調によって生じさせられたエラーを最小にするように、振巾が周期的に立ち上がり且つ立ち下がる前記入力信号の周波数を測定する方法であって、
    （ａ）前記入力信号よりも実質的に高い周波数を持つクロック信号を発生するステップ、
    （ｂ）前記入力信号の周波数が測定されるサンプル期間を定める次々のゲート信号を発生するステップ、
    （ｃ）前記サンプル期間の各々中に始まる前記入力信号のサイクルの数を計数するステップ、
    （ｄ）前記ゲート信号の１つがある１つの入力信号サイクルの第１分数部分を、前記入力信号の次々の立ち上がり振巾間で生じる前記クロック信号のサイクルについて測定するステップ、
    （ｅ）前記ゲート信号の前記１つがある他の１つの入力信号サイクルの第２分数部分を、前記入力信号の次々の立ち下がり振巾間で生じる前記クロック信号のサイクルについて測定するステップ、並びに、
    （ｆ）前記サンプル期間中の前記入力信号並びに前記サンプル期間の始めと終りの両方における前記入力信号の第１分数部分及び第２分数部分のサイクル数の関数として前記入力信号の周波数を測定するステップ、
    を含む方法。
12. 前記第１分数部分を測定するステップは、前記１つのゲート信号の後で且つその後に生じる前記入力信号の次の立ち上がり振巾の前に生じる前記クロック信号のサイクルの部分計数p1を測定するステップ、及び前記入力信号の次々の立ち上がり振巾間で生じる前記クロック信号のサイクルのフル計数f1を測定するステップを含み、そして前記第２分数部分を測定するステップは、前記１つのゲート信号の後で且つその後に生じる前記入力信号の次の立ち下がり振巾の前に生じる前記クロック信号のサイクルの部分計数p2を測定するステップ、及び前記入力信号の次々の立ち下がり振巾間で生じる前記クロック信号のサイクルのフル計数f2を測定するステップを含み、各サンプル期間の終りにＮサイクルに対して下記の式に従って分数調節値Fj（ｊは自然数）を測定するステップを更に含む、
    Fj＝｛（p1/f1）＋（p2/f2）＋ｋ｝/2
    （ただし、ｋはもしp1/f1＞p2/f2ならば＋1/2に等しいが、逆ならば−1/2に等しい。）請求項11の方法。
13. 前記プロセッサ手段は、先行の各サンプル期間の分数調節値を記憶し且つ下記の式に基づいて前記入力信号の周波数を測定するステップを更に含む、
    Ｎ−Fj＋Ｆｊ−１
    （ただし、Fjは今回のサンプル期間の分数調節値、Fj− １は前回のサンプル期間の分数調節値である。）
    請求項12の方法。
14. 周期的であり従って前縁及び後縁を有する交互に立ち上がり且つ立ち下がる振巾によって特徴付けられるセンサ信号のデュティ・サイクル変調の影響を最小にするように、基準によって生じられたクロック・サイクルについて前記センサ信号の周波数計数を測定する装置であって、
    （ａ）第１時間々隔中に生じる前記クロック・サイクルの第１計数及び次の第２時間々隔中に生じる前記クロック・サイクルの第２計数を累積する第１カウンタ手段、
    （ｂ）前記第１時間々隔及び前記第２時間々隔に対して反転された振幅を有する第３時間々隔中に生じる前記クロック・サイクルの第３計数を累積する第２カウンタ手段、
    （ｃ）前記第１計数と前記第２計数の第１平均及びこの第１平均と前記第３計数との第２平均を測定するプロセッサ手段、を備え、
    前記第１時間々隔及び前記第２時間々隔は、前記センサ信号の前記前縁と前記後縁の一方とについて定められ且つ前記デュティ・サイクル変調による
    変動を除けば持続時間が互いに大体等しく、前記第３時間々隔は、前記センサ信号の前記前縁と前記後縁の他方 とについて定められ且つ前記第１時間々隔及び前記第２時間々隔と異なり、
    前記補正された平均は、前記第１時間々隔、前記第２時間々隔及び前記第３時間々隔から成る全時間々隔に亘って前記デュティ・サイクル変調の影響を補償する、装置。
15. 周期的なセンサ信号のデュティ・サイクル変調の影響を最小にするように、クロック・サイクルについて前縁及び後縁を有する前記センサ信号の周波数計数を測定する方法であって、
    （ａ）第１時間々隔中に生じる前記クロック・サイクルの第１計数を累積するステップ、
    （ｂ）第２時間々隔中に生じる前記クロック・サイクルの第２計数を累積するステップ、
    （ｃ）前記第１時間々隔及び前記第２時間々隔に対して反転された振幅を有する第３時間々隔中に生じる前記クロック・サイクルの第３計数を累積するステップ、
    （ｄ）前記第１計数と前記第２計数の第１平均を測定するステップ、並びに、
    （ｅ）前記第１平均と前記第３計数との第２平均を測定するステップ、を含み、
    前記第１時間々隔及び前記第２時間々隔は、前記センサ信号の前記前縁と前記後縁の一方について定められ且つ前記デュティ・サイクル変調による変動を除けば持続時間が互いに大体等しく、
    前記第３時間々隔は、前記センサ信号の前記前縁と前記後縁の他方について定められ且つ前記第１時間々隔及び前記第２時間々隔と異なり、
    前記第２平均は、前記第１時間々隔、前記第２時間々隔及び前記第３時間々隔から成る全時間々隔に亘って前記デュティ・サイクル変調の影響を補償する、方法。

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