JP3559136B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示方法の交流（ＡＣ）型のプラズマディスプレイパネル（ＰＤＰ）の駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型の表示装置が提供されている。その１つにＡＣＰＤＰが知られている。
係るＡＣＰＤＰは、列電極及び列電極と直交し一対にて１行（１走査ライン）を構成する行電極を備えており、これら列電極及び行電極対の各々は放電空間に対して誘電体層で覆われており、列電極及び行電極対の各交点に放電セル（画素）が形成されている。尚、行電極は、透明電極とそれに積層されたバス電極とから構成されている。
【０００３】
図１１は、係るＡＣＰＤＰの従来の各種駆動パルスの印加タイミングを示す図である。図１１において、先ず、負極性のリセットパルスＲＰｘ を全ての行電極Ｘ１ 〜Ｘｎ に印加すると同時に、正極性のリセットパルスＲＰｙ を全ての行電極Ｙ１ 〜Ｙｎ の各々に印加する。係るリセットパルスの印加により、全ての放電セルに放電が生じ、荷電粒子が発生し、放電終了後各放電セルに壁電荷が蓄積形成される（一斉リセット期間）。
次に、各行電極毎の画素データに対応した画素データパルスＤＰ１ 〜ＤＰｎ を順次、列電極Ｄ１ 〜Ｄｍ に印加する。この画素データパルスＤＰ１ 〜ＤＰｎ の各々の印加タイミングに同期して走査パルス（選択消去パルス）ＳＰを行電極Ｙ １ 〜Ｙｎ へ順次印加して行く。
【０００４】
この際、係る画素データパルスＤＰ及び走査パルスＳＰが各々列電極及び行電極に同時に印加された放電セル（消灯画素、消灯セル）にのみ放電が生じ上記一斉リセット期間にて形成された壁電荷が消去される。
一方、走査パルスＳＰが印加されたものの画素データパルスＤＰが印加されない放電セル（点灯画素、点灯セル）では上記の如き放電は生じないので上記一斉リセット期間にて形成された壁電荷はそのまま残留する。このように各放電セルの壁電荷は、画素データに応じて選択的に消去され、点灯画素及び消灯画素が選択される（アドレス期間）。
【０００５】
次に、正極性の放電維持パルスＩＰｘ を行電極Ｘ１ 〜Ｘｎ の各々に印加するとともに放電維持パルスＩＰｘ の印加タイミングと外れたタイミングにて正極性のＩＰｙ を行電極Ｙ１ 〜Ｙｎ の各々に印加する。
このように放電維持パルスＩＰｘ 、ＩＰｙ が交互に行電極対に印加されるの
で、壁電荷が残留している放電セル（点灯画素、点灯セル）は放電発光を繰り返す一方壁電荷が消滅した放電セル（消灯画素、消灯セル）は放電発光しない（維持放電期間）。
【０００６】
次に、全ての行電極Ｙ１ 〜Ｙｎ に一斉に消去パルスＥＰを印加して全放電セル（点灯セル）の壁電荷を消去する（壁電荷消去期間）。
以上のように、一斉リセット期間、アドレス期間、維持放電期間、壁電荷消去期間を１つの表示サイクルとして、これを繰り返し行うことにより、画像表示が行われる。
【０００７】
【発明が解決しようとする課題】
ところで、上記の駆動方法では、消灯セルが隣接する点灯セルの影響を受けて維持放電期間中に放電を開始してしまう場合がある。このような隣接する放電セルの影響は、放電セルを区画するリブ（障壁）の欠陥や一対の基板の位置ずれ等により、更に大きくなり、ＰＤＰの生産歩留まりを悪化させる。また、放電セルや走査ラインピッチの縮小により、高精細化する場合、隣接する放電セル間の距離が小さくなるため、上記のような誤放電が生じやすくなる。
本発明は、上記の問題を解決するためになされたものであり、維持放電期間における誤放電を防止し、表示特性を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、誘電体層で被覆された複数の行電極対と、行電極対に交差して配列され各交差部にて画素を形成する複数の列電極とを有し、行電極対に走査パルスを印加するとともに列電極に画素データパルスを印加して画素データに応じて点灯及び消灯画素を選択するアドレス期間と、行電極対に放電維持パルスを印加して点灯及び消灯画素を維持する維持放電期間とを用いて表示を行うプラズマディスプレイパネルの駆動方法であって、維持放電期間中のある一部期間において、列電極と行電極対の各々との間の電位差を増大させる所定期間を設け、所定期間は放電維持パルスを印加する印加時間を含むことを特徴とする。
【０００９】
請求項２記載の発明は、請求項１記載のプラズマディスプレイパネルの駆動方法において、列電極の電位を所定期間放電維持パルスとは逆極性の所定電位にオフセットさせることにより、列電極と行電極対の各々との間の電位差を所定期間増大させたことを特徴とする。
【００１０】
請求項３記載の発明は、請求項２記載のプラズマディスプレイパネルの駆動方法において、列電極の電位は、徐々に変化して所定電位に達することを特徴とする。
【００１１】
請求項４記載の発明は、請求項１記載のプラズマディスプレイパネルの駆動方法において、維持放電期間において、行電極対の各々の電位を所定期間放電維持パルスと同極性の所定電位にオフセットさせることにより、列電極と行電極対の各々との間の電位差を所定期間増大させたことを特徴とする。
【００１２】
請求項５記載の発明は、請求項４記載のプラズマディスプレイパネルの駆動方法において、行電極対の各々の電位は、徐々に変化して所定電位に達することを特徴とする。
【００１３】
請求項６記載の発明は、請求項４記載のプラズマディスプレイパネルの駆動方法において、維持放電期間において、行電極対の一方の行電極にのみ放電維持パルスを印加し、行電極対の各々を放電維持パルスと同極性の所定電位にオフセットさせるとともに列電極の電位を変化させることにより、列電極と行電極対の各々との間の電位差を所定期間増大させることを特徴とする。
【００１４】
請求項７記載の発明は、請求項１乃至６記載のプラズマディスプレイパネルの駆動方法において、所定期間は、維持放電期間の始めの第１期間と終りの第２の期間を除く期間であることを特徴とする。
【００１５】
請求項８記載の発明は、請求項１乃至７記載のプラズマディスプレイパネルの駆動方法において、行電極対は、表示面側の基板の内面に配置された透明電極とそれに積層された金属電極とで構成され、誘電体層で被覆されているとともに列電極は、表示面側の基板と放電空間を介して対向配置された背面側の基板の内面に配置され、蛍光体層で被覆されていることを特徴とする。
【００１６】
【作用】
本発明によれば、誘電体層で被覆された複数の行電極対と、行電極対に交差して配列され各交差部にて画素を形成する複数の列電極とを有し、行電極対に走査パルスを印加するとともに列電極に画素データパルスを印加して画素データに応じて点灯及び消灯画素を選択するアドレス期間と、行電極対に放電維持パルスを印加して点灯及び消灯画素を維持する維持放電期間とを用いて表示を行うプラズマディスプレイパネルの駆動方法であって、維持放電期間において、列電極と行電極対の各々との間の電位差を所定期間増大させたことにより、放電空間内の壁電荷の電界の方向が列電極の方向に向かい行電極間の放電が起こりにくくななり誤放電が防止され、表示特性が向上する。
【００１７】
【発明の実施の形態】
図１は、本発明の実施形態におけるプラズマディスプレイパネルの駆動方法で駆動される３電極構造の反射型ＡＣＰＤＰ１１の構造を示す図である。
図１に示されるようにＰＤＰ１１は、放電空間７を介して対向配置された一対のガラス基板１、２の表示面側のガラス基板１の内面に互いに平行に隣接配置された一対の行電極（維持電極）Ｘ、Ｙと、その行電極Ｘ、Ｙを覆う壁電荷形成用の誘電体層５と、その誘電体層５を覆うＭｇＯからなる保護層６が夫々設けられている。尚、行電極Ｘ、Ｙは、夫々幅の広い帯状の透明導電膜からなる透明電極４とその導電性を補うために積層された幅の狭い帯状の金属膜からなるバス電極（金属電極）３とから構成されている。
【００１８】
一方、背面側のガラス基板２の内面上に行電極Ｘ、Ｙと交差する方向に設けられ、放電空間７を区画する障壁１０と、その各障壁１０間のガラス基板２上に行電極Ｘ、Ｙと交差する方向に配列された列電極（アドレス電極）Ａ及び各列電極、障壁１０の側面を覆う所定の発光色の蛍光体層８が夫々設けられている。
そして、放電空間７にはネオンに少量のキセノンを混合した放電ガスが封入され、列電極及び行電極対の各交点において放電セル（画素）が形成される。
【００１９】
図２は、本発明による駆動方法にてパネル駆動を行う駆動装置を備えたプラズマディスプレイ装置のブロック図である。
係る図２において、同期分離回路１２は供給された入力ビデオ信号中から水平及び垂直同期信号を抽出してこれらをタイミングパルス発生回路１３に供給する。タイミングパルス発生回路１３は、これら抽出された水平及び垂直同期信号に基づいた抽出同期信号タイミングパルスを発生してこれをＡ／Ｄ変換器１４、メモリ制御回路１６及び読出タイミング信号発生回路１８の各々に供給する。
Ａ／Ｄ変換器１４は、上記抽出同期信号タイミングパルスに同期して入力ビデオ信号を１画素毎に対応したデジタル画素データに変換し、これをフレームメモリ１５に供給する。
【００２０】
メモリ制御回路１６は、上記抽出同期信号タイミングパルスに同期した書込信号及び読出信号をフレームメモリ１５に供給する。フレームメモリ１５は、係る書込信号に応じて、Ａ／Ｄ変換器１４から供給された各画素データを順次取り込む。また、フレームメモリ１５は、係る読出信号に応じて、このフレームメモリ１５内に記憶されている画素データを順次読み出して次段の出力処理回路１７へ供給する。読出タイミング信号発生回路１８は、放電発光動作を制御するための各種タイミング信号を発生してこれらを行電極駆動パルス発生回路１９及び出力処理回路１７の各々に供給する。
【００２１】
出力処理回路１７は、読出タイミング信号発生回路１８からのタイミング信号に同期させて、上記フレームメモリ１５から供給された画素データを画素データパルス発生回路２０に供給する。
画素データパルス発生回路２０は、出力処理回路１７から供給される各画素データに応じた画素データパルスＤＰを発生して上記ＰＤＰ１１の列電極Ｄ１ 〜Ｄｍ に印加する。
【００２２】
次に、図１のＰＤＰ１１を使用して行われる本発明によるプラズマディスプレイパネルの駆動方法について説明する。
図３は、本発明の駆動方法の第一の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
図３において、先ず、行電極駆動パルス発生回路１９は、立ち上がり時間の長い（長時定数）パルス正電圧のリセットパルスＲＰｘ を全ての行電極Ｘ１ 〜Ｘ ｎ に印加すると同時に、正電圧の場合と同様に負電圧のリセットパルスＲＰｙ を行電極Ｙ１ 〜Ｙｎ の各々に印加する。各行電極対間に印加された電位ＶＰ１と負電位ＶＰ２とにて生成される電位差が放電開始電圧を越えると、ＰＤＰ１１の全ての行電極対間に放電が励起されて、全画素セルＰｉ 、ｊ の放電空間７内に電荷粒子が発生し、全画素セルＰｉ 、ｊ の誘電体層５には一様に所定量の壁電荷が形成される（一斉リセット期間）。
【００２３】
次に、画素データパルス発生回路２０は、各行毎との画素データに対応した正電圧の画素データパルスＤＰ１ 〜ＤＰｎ を順次、列電極Ｄ１ 〜Ｄｍ に印加する。
この際、行電極駆動パルス発生回路１９は、上記画素データパルスＤＰ１ 〜ＤＰｎ の各印加タイミングに同期して、小なるパルス幅の走査パルスＳＰを行電極Ｙ１ 〜Ｙｎ へ順次印加する。ここで、行電極駆動パルス発生回路１９は、係る走査パルスＳＰを各行電極Ｙ１ 〜Ｙｎ の各々に印加する直前に、図３にて示されるが如き正電圧のプライミングパルスＰＰを行電極Ｙ１ 〜Ｙｎ 各々に印加する。
係るプライミングパルスＰＰの印加により、上記一斉リセットにて得られて時間経過と共に減少してしまったプライミング粒子が、放電空間７内に再形成される。よって、放電空間７内に所望量のプライミング粒子が存在する内に、上記走査パルスＳＰの印加による画素データ書き込みが試されるのである。
【００２４】
例えば、画素データの内容が論理「０」である場合には、走査パルスＳＰと共に画素データパルスＤＰが同時に印加されるので、画素セル内部に形成されている壁電荷は消滅する。また、画素データの内容が理論「１」である場合には、走査パルスＳＰのみが印加されるので放電が生じず、その画素セル内部に形成されている壁電荷はそのまま保持される。つまり、係る走査パルスＳＰとは、画素セル内に形成されている壁電荷を画素データに応じて選択的に消去せしめるためのトリガとなる選択消去パルスとも言えるのである。
一方、走査パルスＳＰが印加されたものの画素データパルスＤＰが印加されない放電セル（点灯画素、点灯セル）では上記の如き放電は生じないので上記一斉リセット期間にて形成された壁電荷はそのまま残留する。このように各放電セルの壁電荷は、画素データに応じて選択的に消去され、点灯画素及び消灯画素が選択される（アドレス期間）。
【００２５】
次に、行電極駆動パルス発生回路１９は、正電圧の維持パルスＩＰｘを行電極Ｘ１ 〜Ｘｎ の夫々に印加する。次に、係る維持パルスＩＰｘ の印加タイミングとは、ずれたタイミングにて正電圧の維持パルスＩＰｙ を行電極Ｙ１ 〜Ｙｎ の夫々に印加する。係る維持パルスが連続して行電極Ｘｉ 、Ｙｉ に交互に印加されている期間にわたり、上記壁電荷が残留したままとなっている画素セルのみが放電発光を維持する（維持放電期間）。
尚、この維持放電行程において、最初に、即ち行電極Ｘ１ 〜Ｘｎ の第１番目に印加される維持パルスＩＰｘを２番目以降のパルス幅に比して長めに設定してあるが、この理由を以下に説明する。
【００２６】
放電空間で放電が生じると、放電空間内にプライミング粒子が発生するが時間が経過するとともに減少していく。プライミング粒子の数が減少するほどパルスの印加から最初の放電が生じるまでの時間（放電形成遅れ時間）及び各画素セルの放電開始時間のバラツキ（放電統計遅れ時間）が増大する。すると、維持放電期間の最初に印加される放電維持パルスで放電が生じなくなり、それ以降印加される放電維持パルスによって放電しない可能性が高くなる。そこで、最初に印加される放電維持パルスのパルス幅をそれ以降印加される放電維持パルスより長くなる。即ち、放電形成遅れ時間、放電統計遅れ時間及び放電そのものに必要な時間の総和より長くすることにより、最初に印加される放電維持パルスで確実に放電を生じさせることが可能となる。
【００２７】
次に、画素データパルス発生回路２０は、維持パルスＩＰｘ 、ＩＰｙ が数パルス印加された後、列電極Ｄ１ 〜Ｄｍ の電位を０Ｖから徐々に負電圧の方向に変化させて一定の負電位（Ｖａ）にし、所定期間経過後再び０Ｖに戻している。
列電極Ｄ１ 〜Ｄｍ の電位を徐々に変化させる速度は、維持パルスの数パルス分の時間を要して行われる。
このように列電極Ｄ１ 〜Ｄｍ の電位を変化させて列電極と行電極との間の電位差を増強させる期間（電位差増強期間）を設けることにより、隣接セルの誤放電が生じにくくなるが、この動作原理を図４を用いて説明する。
対向する基板の一方の基板上に行電極対が形成され、他方の基板に列電極が形成されているような面放電型ＡＣＰＤＰでは列電極の電位によって放電開始電圧（Ｖｆ）が著しい影響を受ける。図４はその一例を示している。
図４は、縦軸に行電極間放電電圧を、横軸に列電極電圧を設け、列電極電圧に対する放電開始電圧（Ｖｆ）と最小放電維持電圧（Ｖｓｍ）の変化を示したグラフである。この測定に用いられたＰＤＰ１１において、例えば列電極電圧が０Ｖの時、放電開始電圧は約２００Ｖであり、最小放電維持電圧は約１４０Ｖであることを示している。
【００２８】
また、例えば列電極電圧を−５０Ｖにした場合は、放電開始電圧（Ｖｆ）は約２２０Ｖとなり上記列電極電圧が０Ｖの時に比べて約２０Ｖ変化するが、最小放電維持電圧（Ｖｓｍ）は一定となっている。この放電開始電圧（Ｖｆ）は列電極電圧に比例して増加するが、列電極電圧が約−１４０Ｖ以降は飽和して一定となる。この放電開始電圧（Ｖｆ）が大きくなることは、放電しにくいことであり、例えば列電極電圧が０Ｖの時、放電開始電圧（Ｖｆ）が約２００Ｖであったものが、列電極電圧が−１４０Ｖになると放電開始電圧（Ｖｆ）が約２４５Ｖとなり、列電極電圧が０Ｖの時に比べて、約４５Ｖも放電開始電圧（Ｖｆ）が上昇したことになり、放電がしにくくなることを示している。これは、列電極を所定の負電位（Ｖａ）にすると、列電極と行電極との間の電位差が増大して、電界の方向が列電極の方に向いてしまうことに起因するものと考えられる。
【００２９】
尚、このような放電開始電圧（Ｖｆ）の増加は、列電極の電位を所定の負電位（Ｖａ）に変化させた後の１回目の維持放電の時だけで２回目以降は放電開始電圧（Ｖｆ）は元の値に戻ってしまう。また、最小放電維持電圧は変化しない。
これは、列電極が負電位の状態で一旦放電すると、列電極上の誘電体層表面（又は蛍光体層表面）がプラスにチャージされ、列電極の負電位が打ち消されることに起因しているものと考えられる。
【００３０】
従って、維持放電期間の初期に列電極の電位を０Ｖにしておくと、放電開始電位（Ｖｆ）は通常の値を有するので、点灯させたい放電セル（点灯画素、点灯セル）は通常通り点灯を始め、点灯させたくない放電セル（消灯画素、消灯セル）は電界強度が弱いため放電が起こらない。その後列電極の電位を徐々に負電位にすると、点灯していない放電セルは放電開始電圧（Ｖｆ）が増加するために点灯しにくくなる。即ち、誤放電（誤点灯）しにくくなる。
一方、点灯を始めていた放電セル（点灯させたい放電セル）は、列電極の電位を負電位に変化させている間の放電を続けているので、列電極の電位を打ち消すように列電極側が充電されていく。このため、放電開始電圧（Ｖｆ）が高くならず、点灯状態を継続することができる。
尚、隔壁（リブ）の高さを低くし、列電極と行電極の間の距離を狭めたり、列電極の幅を広くすることにより、上記の誤放電防止効果は更に向上する。また、維持放電期間の最後に列電極の電位を０Ｖに戻した状態で維持パルスを数パルス印加することにより、列電極にチャージしている正電荷を中和している。
この際、放電開始電圧（Ｖｆ）は変化しない。
【００３１】
図５は、本発明の駆動方法の第二の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第二の実施形態の駆動方法が第一の実施形態と異なる点は、第一の実施形態では、電位差増強期間において列電極の電位を徐々に変化させて一定の負電位にしているが、第二の実施形態の駆動方法では列電極の電位を階段状（ステップ状）に変化させて一定の負電位にしたことにある。これにより回路構成を簡略化できる。
【００３２】
図６は、本発明の駆動方法の第三の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第三の実施形態の駆動方法が第一及び第二の実施形態と異なる点は、電位差増強期間において、列電極の電位を所定の負電位にする代わりに、列電極の電位は０Ｖにし、行電極Ｘ１ 〜Ｘｎ 、Ｙ１ 〜Ｙｎ の電位（基準電位）を徐々にオフセットさせ、所定のオフセット電位にすることにより、列電極と行電極間の電位差を増大させたことにある。
【００３３】
また、図７は、本発明の駆動方法の第四の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第四の実施形態の駆動方法が第三の実施形態と異なる点は、電位差増強期間において、行電極Ｘ１ 〜Ｘｎ 、Ｙ１ 〜Ｙｎ の基準電位を徐々に変化させる代りに、階段状に変化させたことにある。
【００３４】
図８は、本発明の駆動方法の第五の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第五の実施形態の駆動方法では、維持パルスを片方の行電極Ｘ１ 〜Ｘｎ にのみ印加しており、行電極Ｘ１ 〜Ｘｎ 、Ｙ１ 〜Ｙｎ の基準電位を所定の正電位にオフセットさせると共に、列電極には、図５の維持放電期間における電極間電位と相対的に同じになるようにアドレスパルスを印加している。
【００３５】
図９は、本発明の駆動方法の第六の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第六の実施形態の駆動方法では、維持パルスを片方の行電極Ｘ１ 〜Ｘｎ にのみ印加しており、行電極Ｘ１ 〜Ｘｎ 、Ｙ１ 〜Ｙｎ 、列電極の基準電位を所定の正電位にオフセットさせると共に、電位差増強期間において列電極の電位を所定の正電位から０Ｖに変化させている。
【００３６】
図１０は、本発明の駆動方法の第七の実施形態にてパネル駆動を行う際にＰＤＰ１１に印加される各駆動パルスの印加タイミングを示す図である。
本発明の第七の実施形態の駆動方法が図５に示した第二の実施形態と異なる点は、維持放電期間に移行してから列電極Ｄ１ 〜Ｄｍ の電位をフローティング状態にし、次いで電位差増強期間で負電位（Ｖａ）にした後、再び０Ｖ電位に戻すようにした点である。
上記した第二乃至第七の実施形態の駆動方法においても、第一の実施形態の場合と同様に維持放電期間内の所定期間（電位差増強期間）、列電極と行電極との間の電位差が増加することになり、結果として維持放電期間の途中から隣接セルが誤放電を開始するのを防止することができる。
【００３７】
【発明の効果】
上述したように本発明は、プラズマディスプレイパネルの動作期間の中で維持放電期間において、一旦列電極側を負電位にするか、或いは列電極と行電極との電位差を一時的に大きくすることにより、放電空間内の壁電荷の電界の方向が列電極の方向に向かい行電極間の放電が起こりにくくなる。従って、本発明によるプラズマディスプレイパネルの駆動方法を用いることによって、プラズマディスプレイパネルの内部で生じる誤放電が防止され、表示特性が向上する。
【図面の簡単な説明】
【図１】本発明の実施形態におけるプラズマディスプレイパネルの駆動方法で駆動される３電極構造の反射型ＡＣＰＤＰの構造を示す図。
【図２】本発明による駆動方法にてパネル駆動を行う駆動装置を備えたプラズマディスプレイ装置のブロック図。
【図３】本発明の駆動方法の第一の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図４】本発明の駆動方法のＰＤＰに印加される列電極電圧に対する放電開始電圧及び最小放電維持電圧との関係を示す図。
【図５】本発明の駆動方法の第二の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図６】本発明の駆動方法の第三の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図７】本発明の駆動方法の第四の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図８】本発明の駆動方法の第五の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図９】本発明の駆動方法の第六の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図１０】本発明の駆動方法の第七の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図１１】従来のＰＤＰの各種駆動パルスの印加タイミングを示す図。
【符号の説明】
１、２・・・ガラス基板
３・・・バス電極
４・・・透明電極
５・・・誘電体層
６・・・保護層
７・・・放電空間
８・・・蛍光体層
１０・・障壁
１１・・ＰＤＰ
１２・・同期分離回路
１３・・タイミングパルス発生回路
１４・・Ａ／Ｄ変換器
１５・・フレームメモリ
１６・・メモリ制御回路
１７・・出力処理回路
１８・・読出タイミング信号発生回路
１９・・行電極駆動パルス発生回路
２０・・画素データパルス発生回路
Ｄ・・・列電極
Ｘ、Ｙ・・・行電極

Claims (8)

1. 誘電体層で被覆された複数の行電極対と、前記行電極対に交差して配列され各交差部にて画素を形成する複数の列電極とを有し、前記行電極対に走査パルスを印加するとともに前記列電極に画素データパルスを印加して画素データに応じて点灯及び消灯画素を選択するアドレス期間と、前記行電極対に放電維持パルスを印加して前記点灯及び消灯画素を維持する維持放電期間とを用いて表示を行うプラズマディスプレイパネルの駆動方法であって、
   前記維持放電期間中のある一部期間において、前記列電極と前記行電極対の各々との間の電位差を増大させる所定期間を設け、前記所定期間は前記放電維持パルスを印加する印加期間を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記列電極の電位を前記所定期間、前記放電維持パルスとは逆極性の所定電位にオフセットさせることにより、前記列電極と前記行電極対の各々との間の電位差を前記所定期間増大させたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
3. 前記列電極の電位は、徐々に変化して前記所定電位に達することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
4. 前記維持放電期間において、前記行電極対の各々の電位を前記所定期間、前記放電維持パルスと同極性の所定電位にオフセットさせることにより、前記列電極と前記行電極対の各々との間の電位差を前記所定期間増大させたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
5. 前記行電極対の各々の電位は、徐々に変化して前記所定電位に達することを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
6. 前記維持放電期間において、前記行電極対の一方の行電極にのみ前記放電維持パルスを印加し、前記行電極対の各々を前記放電維持パルスと同極性の所定電位にオフセットさせるとともに前記列電極の電位を変化させることにより、前記列電極と前記行電極対の各々との間の電位差を前記所定期間増大させることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
7. 前記所定期間は、前記維持放電期間の始めの第１期間と終りの第２の期間を除く期間であることを特徴とする請求項１乃至６記載のプラズマディスプレイパネルの駆動方法。
8. 前記行電極対は、表示面側の基板の内面に配置された透明電極とそれに積層された金属電極とで構成され、前記誘電体層で被覆されているとともに前記列電極は、前記表示面側の基板と放電空間を介して対向配置された背面側の基板の内面に配置され、蛍光体層で被覆されていることを特徴とする請求項１乃至７記載のプラズマディスプレイパネルの駆動方法。

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