JP3460863B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体薄膜により形
成される半導体装置の製造方法に関するものである。
成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図３１は、IEDM'90(International Elec
tron Devices Meeting) Technical Digest p.595に示さ
れた、ＧＡＡ(Gate All Around)タイプの薄膜トランジ
スタを備える半導体装置の構成及びその製造方法を示す
図である。図３１において、１はシリコン基板、２はシ
リコン基板１の上に形成され、トランジスタの電極を形
成するための下地としての絶縁膜である第１のシリコン
酸化膜、３はトランジスタの出力電極を形成するための
シリコン単結晶からなるチャネルシリコン膜である。同
図のシリコン基板１、第１のシリコン酸化膜２及びチャ
ネルシリコン膜３はＳＩＭＯＸ（Separation by IMplan
ted OXygen）と呼ばれる製造方法によって形成される。
ＳＩＭＯＸは、シリコン基板１中に酸素を高濃度イオン
注入し、酸化膜を形成することによりシリコン基板１と
チャネルシリコン膜３とを分離する方式である。
tron Devices Meeting) Technical Digest p.595に示さ
れた、ＧＡＡ(Gate All Around)タイプの薄膜トランジ
スタを備える半導体装置の構成及びその製造方法を示す
図である。図３１において、１はシリコン基板、２はシ
リコン基板１の上に形成され、トランジスタの電極を形
成するための下地としての絶縁膜である第１のシリコン
酸化膜、３はトランジスタの出力電極を形成するための
シリコン単結晶からなるチャネルシリコン膜である。同
図のシリコン基板１、第１のシリコン酸化膜２及びチャ
ネルシリコン膜３はＳＩＭＯＸ（Separation by IMplan
ted OXygen）と呼ばれる製造方法によって形成される。
ＳＩＭＯＸは、シリコン基板１中に酸素を高濃度イオン
注入し、酸化膜を形成することによりシリコン基板１と
チャネルシリコン膜３とを分離する方式である。
【０００３】４は、第１のシリコン酸化膜２に設けら
れ、後述するように、ゲート電極６によりチャネルシリ
コン膜３を同図の上下方向（図３１(b)におけるｑ、
ｑ’方向）から挟みこむように覆うための開口部（穴）
である。ゲート電極６をこのように形成する点が、この
ＧＡＡトランジスタの特徴的な部分である。５は、チャ
ネルシリコン膜３とゲート電極６とを絶縁するためのゲ
ート絶縁膜である第２のシリコン酸化膜、６はポリシリ
コン膜により形成されるゲート電極である。
れ、後述するように、ゲート電極６によりチャネルシリ
コン膜３を同図の上下方向（図３１(b)におけるｑ、
ｑ’方向）から挟みこむように覆うための開口部（穴）
である。ゲート電極６をこのように形成する点が、この
ＧＡＡトランジスタの特徴的な部分である。５は、チャ
ネルシリコン膜３とゲート電極６とを絶縁するためのゲ
ート絶縁膜である第２のシリコン酸化膜、６はポリシリ
コン膜により形成されるゲート電極である。
【０００４】図３２は、この半導体装置の製造方法を説
明するための図であり、図３１(c)に示すＡ−Ａ’線矢
視断面（図３１(a)及び(b)においても同様）を示してお
り、図３２(b)は図３１(a)の断面を、図３２(c)は図３
１(b)の断面を、図３２(e)は図３１(c)の断面をそれぞ
れ示している。図３３は、図３１(c)のＢ−Ｂ’線矢視
断面を示す図である。
明するための図であり、図３１(c)に示すＡ−Ａ’線矢
視断面（図３１(a)及び(b)においても同様）を示してお
り、図３２(b)は図３１(a)の断面を、図３２(c)は図３
１(b)の断面を、図３２(e)は図３１(c)の断面をそれぞ
れ示している。図３３は、図３１(c)のＢ−Ｂ’線矢視
断面を示す図である。
【０００５】このような構造をもつＧＡＡトランジスタ
には、トランジスタがオンしたときの電流が大きいとい
う特徴がある。ＧＡＡトランジスタにおいて、図３１
(c)、図３２(e)及び図３３に示すようにチャネルシリコ
ン膜３の両側（図３１(b)、図３２(e)、図３３における
ｑ、ｑ’方向）から挟み込むように、その上下にゲート
電極６が形成されている。そして、ゲート電極６のバイ
アスによってチャネルシリコン膜３にチャネルが形成さ
れ、電流が流れるのであるから、図３１(c)、図３２
(e)、図３３の構造においては、チャネルシリコン膜３
のｑ、ｑ’方向の上下いずれの界面においてもチャネル
が形成されることになる。したがって、トランジスタが
オンした時の電流が、ゲート電極が片側しかない従来の
トランジスタの場合に比べ、少なくとも２倍になる。さ
らに、チャネルシリコン膜３が薄い場合は、チャネルシ
リコン膜３全体にチャネルが形成され、より多くの電流
が流れる。
には、トランジスタがオンしたときの電流が大きいとい
う特徴がある。ＧＡＡトランジスタにおいて、図３１
(c)、図３２(e)及び図３３に示すようにチャネルシリコ
ン膜３の両側（図３１(b)、図３２(e)、図３３における
ｑ、ｑ’方向）から挟み込むように、その上下にゲート
電極６が形成されている。そして、ゲート電極６のバイ
アスによってチャネルシリコン膜３にチャネルが形成さ
れ、電流が流れるのであるから、図３１(c)、図３２
(e)、図３３の構造においては、チャネルシリコン膜３
のｑ、ｑ’方向の上下いずれの界面においてもチャネル
が形成されることになる。したがって、トランジスタが
オンした時の電流が、ゲート電極が片側しかない従来の
トランジスタの場合に比べ、少なくとも２倍になる。さ
らに、チャネルシリコン膜３が薄い場合は、チャネルシ
リコン膜３全体にチャネルが形成され、より多くの電流
が流れる。
【０００６】次に、ＧＡＡトランジスタの製造法を説明
する。まず、ＳＩＭＯＸウエハの表面シリコン膜２１を
選択的にエッチングして所望のパターンを得（図３２
(a)）、そして、写真製版技術（リソグラフィー）によ
り所定のパターンのチャネルシリコン膜３を形成する
（図３１(a)、図３２(b)）。次にＧＡＡトランジスタの
チャネルシリコン膜３におけるチャネルが形成される部
分の下部の第１のシリコン酸化膜２を、ウエットエッチ
ングにより除去して開口部４を設ける。この開口部４に
より、チャネルシリコン膜３のチャネルが形成される部
分は、Ａ−Ａ’線矢視断面において空中に浮いたブリッ
ジ状になる（図３１(b)、図３２(c)）。
する。まず、ＳＩＭＯＸウエハの表面シリコン膜２１を
選択的にエッチングして所望のパターンを得（図３２
(a)）、そして、写真製版技術（リソグラフィー）によ
り所定のパターンのチャネルシリコン膜３を形成する
（図３１(a)、図３２(b)）。次にＧＡＡトランジスタの
チャネルシリコン膜３におけるチャネルが形成される部
分の下部の第１のシリコン酸化膜２を、ウエットエッチ
ングにより除去して開口部４を設ける。この開口部４に
より、チャネルシリコン膜３のチャネルが形成される部
分は、Ａ−Ａ’線矢視断面において空中に浮いたブリッ
ジ状になる（図３１(b)、図３２(c)）。
【０００７】次に、トランジスタのゲート絶縁膜である
第２のシリコン酸化膜５を形成する（図３２(d)）。こ
のとき、第２のシリコン酸化膜５をＣＶＤ(Chemical Va
por Deposition)法で形成するので、チャネルシリコン
膜３の周囲を覆うように第２のシリコン酸化膜５が形成
される。そして、ゲート電極６となるポリシリコン膜
を、第２のシリコン酸化膜５上に堆積し、写真製版技術
により所定のパターンにパターニングする。これによ
り、チャネルが形成されるチャネルシリコン膜３の上下
両側にゲート電極６を備え、チャネルシリコン膜３の上
下両側にチャネルが形成されるＧＡＡトランジスタが完
成する（図３１(c)、図３２(e)）。
第２のシリコン酸化膜５を形成する（図３２(d)）。こ
のとき、第２のシリコン酸化膜５をＣＶＤ(Chemical Va
por Deposition)法で形成するので、チャネルシリコン
膜３の周囲を覆うように第２のシリコン酸化膜５が形成
される。そして、ゲート電極６となるポリシリコン膜
を、第２のシリコン酸化膜５上に堆積し、写真製版技術
により所定のパターンにパターニングする。これによ
り、チャネルが形成されるチャネルシリコン膜３の上下
両側にゲート電極６を備え、チャネルシリコン膜３の上
下両側にチャネルが形成されるＧＡＡトランジスタが完
成する（図３１(c)、図３２(e)）。
【０００８】図３３に、このように形成されたＧＡＡト
ランジスタの別の断面図（Ｂ−Ｂ’面）を示す。図３３
から分かるように、ゲート電極６は、上方からエッチン
グされるので、チャネルシリコン膜３の下に形成された
ゲート電極６ｂは、パターニングの際にエッチングされ
ずに残る。したがって、チャネルシリコン膜３の上のゲ
ート電極６ａより長くなる。
ランジスタの別の断面図（Ｂ−Ｂ’面）を示す。図３３
から分かるように、ゲート電極６は、上方からエッチン
グされるので、チャネルシリコン膜３の下に形成された
ゲート電極６ｂは、パターニングの際にエッチングされ
ずに残る。したがって、チャネルシリコン膜３の上のゲ
ート電極６ａより長くなる。
【０００９】
【発明が解決しようとする課題】従来のこの種の半導体
装置及びその製造方法は、ＳＩＭＯＸを用いて製造及び
構成していた。これは、チャネルに電流が多く流れるよ
うに、チャネルシリコン膜３をシリコン単結晶により構
成するためである。ところが、このように形成されたＧ
ＡＡトランジスタの上に、さらに重ねてシリコン単結晶
を形成することはできないから、せいぜい一層のＧＡＡ
トランジスタを形成できるのみで、多層に形成すること
はできず、集積度の向上は困難であった。
装置及びその製造方法は、ＳＩＭＯＸを用いて製造及び
構成していた。これは、チャネルに電流が多く流れるよ
うに、チャネルシリコン膜３をシリコン単結晶により構
成するためである。ところが、このように形成されたＧ
ＡＡトランジスタの上に、さらに重ねてシリコン単結晶
を形成することはできないから、せいぜい一層のＧＡＡ
トランジスタを形成できるのみで、多層に形成すること
はできず、集積度の向上は困難であった。
【００１０】また、従来の半導体装置の製造方法におい
て、まず単結晶シリコン膜２１からチャネルシリコン膜
３を形成し、しかる後に、その薄膜トランジスタを構成
する開口部４を形成する。したがって、開口部４を形成
するためのエッチングにドライエッチングを用いること
ができず（チャネルシリコン膜３に隠れた部分の第１の
シリコン酸化膜２の除去困難）、フッ酸等の液体を用い
た湿式エッチング（ウエットエッチング）を用いてい
た。ところが、湿式エッチングは、全ての方向を平等に
エッチングする等方性エッチングであるため、第１のシ
リコン酸化膜２をシリコン基板１の方向（図３２(c)に
おけるｑ方向）にエッチングするのみならず、シリコン
基板１に対し平行な方向（図３２(c)におけるｐ方向。
ｐ方向とｑ方向とは直交する）にもエッチングがなされ
る。したがって、リソグラフィー工程において設けられ
たレジスト膜のパターンよりも、ｐ方向に多少大きな開
口部４が形成されることになる。よって、微細パターン
に基づく開口部４を設けるのは困難で、ＧＡＡトランジ
スタの集積度の向上は困難であった。
て、まず単結晶シリコン膜２１からチャネルシリコン膜
３を形成し、しかる後に、その薄膜トランジスタを構成
する開口部４を形成する。したがって、開口部４を形成
するためのエッチングにドライエッチングを用いること
ができず（チャネルシリコン膜３に隠れた部分の第１の
シリコン酸化膜２の除去困難）、フッ酸等の液体を用い
た湿式エッチング（ウエットエッチング）を用いてい
た。ところが、湿式エッチングは、全ての方向を平等に
エッチングする等方性エッチングであるため、第１のシ
リコン酸化膜２をシリコン基板１の方向（図３２(c)に
おけるｑ方向）にエッチングするのみならず、シリコン
基板１に対し平行な方向（図３２(c)におけるｐ方向。
ｐ方向とｑ方向とは直交する）にもエッチングがなされ
る。したがって、リソグラフィー工程において設けられ
たレジスト膜のパターンよりも、ｐ方向に多少大きな開
口部４が形成されることになる。よって、微細パターン
に基づく開口部４を設けるのは困難で、ＧＡＡトランジ
スタの集積度の向上は困難であった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、チャネルが形成される部分の
構造を微細にできて、集精度を高くできる薄膜トランジ
スタの構造を有する半導体装置の製造方法を得ることを
目的としている。
るためになされたもので、チャネルが形成される部分の
構造を微細にできて、集精度を高くできる薄膜トランジ
スタの構造を有する半導体装置の製造方法を得ることを
目的としている。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に形成された絶縁膜上
に、異方性エッチングにより開口部を形成する第１の工
程と、上記開口部にダミー部材を埋め込む第２の工程
と、上記絶縁膜及び上記ダミー部材に重ねて、上記開口
部に入り込まないようにチャネル部材を薄膜形成法によ
り形成する第３の工程と、上記ダミー部材を除去し、上
記開口部に空隙を設ける第４の工程と、上記チャネル部
材の両側にチャネルを生じさせるトランジスタの制御電
極としての薄膜を、上記チャネル部材を覆うように上記
チャネル部材上及び上記空隙に形成する第５の工程とを
備えたものである。また、上記ダミー部材を除去して空
隙を設けた後に、上記チャネル部材に対して熱処理を行
い表面に酸化膜を形成する工程を備えるものである。ま
た、上記開口部にダミー部材としてシリコン窒化膜を埋
め込んだ後に、上記ダミー部材上に酸化膜を形成する工
程を備えるものである。また、上記開口部に埋め込むダ
ミー部材を、シリコン窒化膜としプラズマＣＶＤ法によ
り形成するものである。また、半導体基板上に形成され
た絶縁膜を、シリコン窒化膜としＣＶＤ法により形成す
るとともに、上記開口部に埋め込むダミー部材を、シリ
コン酸化膜としＣＶＤ法により形成するものである。ま
た、上記開口部に埋め込むダミー部材を、不純物を含む
シリコン酸化膜としＣＶＤ法により形成するものであ
る。
置の製造方法は、半導体基板上に形成された絶縁膜上
に、異方性エッチングにより開口部を形成する第１の工
程と、上記開口部にダミー部材を埋め込む第２の工程
と、上記絶縁膜及び上記ダミー部材に重ねて、上記開口
部に入り込まないようにチャネル部材を薄膜形成法によ
り形成する第３の工程と、上記ダミー部材を除去し、上
記開口部に空隙を設ける第４の工程と、上記チャネル部
材の両側にチャネルを生じさせるトランジスタの制御電
極としての薄膜を、上記チャネル部材を覆うように上記
チャネル部材上及び上記空隙に形成する第５の工程とを
備えたものである。また、上記ダミー部材を除去して空
隙を設けた後に、上記チャネル部材に対して熱処理を行
い表面に酸化膜を形成する工程を備えるものである。ま
た、上記開口部にダミー部材としてシリコン窒化膜を埋
め込んだ後に、上記ダミー部材上に酸化膜を形成する工
程を備えるものである。また、上記開口部に埋め込むダ
ミー部材を、シリコン窒化膜としプラズマＣＶＤ法によ
り形成するものである。また、半導体基板上に形成され
た絶縁膜を、シリコン窒化膜としＣＶＤ法により形成す
るとともに、上記開口部に埋め込むダミー部材を、シリ
コン酸化膜としＣＶＤ法により形成するものである。ま
た、上記開口部に埋め込むダミー部材を、不純物を含む
シリコン酸化膜としＣＶＤ法により形成するものであ
る。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【作用】この発明においては、第１の工程が半導体基板
上に形成された絶縁膜上に、異方性エッチングにより開
口部を形成し、第２の工程が上記開口部にダミー部材を
埋め込み、第３の工程が上記絶縁膜及び上記ダミー部材
に重ねて上記開口部に入り込まないようにチャネル部材
を薄膜形成法により形成し、第４の工程が上記ダミー部
材を除去し、上記開口部に空隙を設け、第５の工程が上
記チャネル部材の両側にチャネルを生じさせるトランジ
スタの制御電極としての薄膜を、上記チャネル部材を覆
うように上記チャネル部材上及び上記空隙に形成する。
また、上記ダミー部材を除去して空隙を設けた後に、上
記チャネル部材に対して熱処理を行い表面に酸化膜を形
成する。また、上記開口部にダミー部材としてシリコン
窒化膜を埋め込んだ後に、上記ダミー部材上に酸化膜を
形成する。また、上記開口部に埋め込むダミー部材を、
シリコン窒化膜としプラズマＣＶＤ法により形成する。
また、半導体基板上に形成された絶縁膜を、シリコン窒
化膜としＣＶＤ法により形成するとともに、上記開口部
に埋め込むダミー部材を、シリコン酸化膜としＣＶＤ法
により形成する。また、上記開口部に埋め込むダミー部
材を、不純物を含むシリコン酸化膜としＣＶＤ法により
形成する。
上に形成された絶縁膜上に、異方性エッチングにより開
口部を形成し、第２の工程が上記開口部にダミー部材を
埋め込み、第３の工程が上記絶縁膜及び上記ダミー部材
に重ねて上記開口部に入り込まないようにチャネル部材
を薄膜形成法により形成し、第４の工程が上記ダミー部
材を除去し、上記開口部に空隙を設け、第５の工程が上
記チャネル部材の両側にチャネルを生じさせるトランジ
スタの制御電極としての薄膜を、上記チャネル部材を覆
うように上記チャネル部材上及び上記空隙に形成する。
また、上記ダミー部材を除去して空隙を設けた後に、上
記チャネル部材に対して熱処理を行い表面に酸化膜を形
成する。また、上記開口部にダミー部材としてシリコン
窒化膜を埋め込んだ後に、上記ダミー部材上に酸化膜を
形成する。また、上記開口部に埋め込むダミー部材を、
シリコン窒化膜としプラズマＣＶＤ法により形成する。
また、半導体基板上に形成された絶縁膜を、シリコン窒
化膜としＣＶＤ法により形成するとともに、上記開口部
に埋め込むダミー部材を、シリコン酸化膜としＣＶＤ法
により形成する。また、上記開口部に埋め込むダミー部
材を、不純物を含むシリコン酸化膜としＣＶＤ法により
形成する。
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
実施例１．以下、この発明の一実施例を図について説明
する。図１及び図２は、この実施例による半導体装置の
構造及びこの半導体装置の製造方法を説明するための図
であり、便宜上、一連の製造工程を図１及び図２の２つ
の図面に分けて示している。すなわち図１(c)に示す工
程と図２(a)に示す工程とは連続している。
する。図１及び図２は、この実施例による半導体装置の
構造及びこの半導体装置の製造方法を説明するための図
であり、便宜上、一連の製造工程を図１及び図２の２つ
の図面に分けて示している。すなわち図１(c)に示す工
程と図２(a)に示す工程とは連続している。
【００５９】図１及び図２において、１はシリコン基
板、２はシリコン基板１の上に形成され、トランジスタ
の電極を形成するための下地としての絶縁膜である第１
のシリコン酸化膜、３は、薄膜形成法により形成される
多結晶シリコン（ポリシリコン）からなり、トランジス
タのチャネルを形成するためのチャネルシリコン膜、４
は、ゲート電極６により第１のシリコン酸化膜２に設け
られ、チャネルシリコン膜３を上下から挟むように覆う
ための開口部（穴）である。５はチャネルシリコン膜３
とゲート電極６とを絶縁するための、ゲート絶縁膜であ
る第２のシリコン酸化膜、６はポリシリコン膜により形
成されるゲート電極、８はチャネルシリコン膜３が開口
部４に入り込まないように、開口部４を一時的に埋める
ためのダミー膜であるシリコン窒化膜である。
板、２はシリコン基板１の上に形成され、トランジスタ
の電極を形成するための下地としての絶縁膜である第１
のシリコン酸化膜、３は、薄膜形成法により形成される
多結晶シリコン（ポリシリコン）からなり、トランジス
タのチャネルを形成するためのチャネルシリコン膜、４
は、ゲート電極６により第１のシリコン酸化膜２に設け
られ、チャネルシリコン膜３を上下から挟むように覆う
ための開口部（穴）である。５はチャネルシリコン膜３
とゲート電極６とを絶縁するための、ゲート絶縁膜であ
る第２のシリコン酸化膜、６はポリシリコン膜により形
成されるゲート電極、８はチャネルシリコン膜３が開口
部４に入り込まないように、開口部４を一時的に埋める
ためのダミー膜であるシリコン窒化膜である。
【００６０】また、図３及び図４は、図１(c)及び図２
(d)に示すＡ−Ａ’線矢視断面図（他の図においても同
様）であり、図３(a)は図１(a)の断面、図３(c)は図１
(b)の断面、図４(a)は図１(c)の断面、図４(b)は図２
(a)の断面、図４(c)は図２(b)の断面、図４(d)は図２
(c)(d)の断面を、それぞれ示す。
(d)に示すＡ−Ａ’線矢視断面図（他の図においても同
様）であり、図３(a)は図１(a)の断面、図３(c)は図１
(b)の断面、図４(a)は図１(c)の断面、図４(b)は図２
(a)の断面、図４(c)は図２(b)の断面、図４(d)は図２
(c)(d)の断面を、それぞれ示す。
【００６１】この実施例による、チャネルシリコン膜３
にポリシリコンを用いたＧＡＡトランジスタにおいて、
トランジスタがオンしたときの電流が大きいという特徴
があるのは従来例の場合と同じである。すなわち、チャ
ネルシリコン膜３の上下いずれの界面（図４(d)におけ
るｑ、ｑ’方向の界面）においてもチャネルが形成され
ることにより、トランジスタがオンした時の電流が、片
側しかない従来のトランジスタの場合に比べ、ほぼ２倍
になる。
にポリシリコンを用いたＧＡＡトランジスタにおいて、
トランジスタがオンしたときの電流が大きいという特徴
があるのは従来例の場合と同じである。すなわち、チャ
ネルシリコン膜３の上下いずれの界面（図４(d)におけ
るｑ、ｑ’方向の界面）においてもチャネルが形成され
ることにより、トランジスタがオンした時の電流が、片
側しかない従来のトランジスタの場合に比べ、ほぼ２倍
になる。
【００６２】一方、従来例のチャネルシリコン膜３をシ
リコン単結晶により形成した場合と比べ、この実施例の
チャネルシリコン膜３をポリシリコンにより形成した場
合では、トランジスタの構成に大幅に自由度が生じる。
すなわち、従来のＧＡＡトランジスタにおいては、トラ
ンジスタを一層に形成することができるのみであった
が、シリコン単結晶の代わりに用いたポリシリコンによ
りチャネルシリコン膜３を多層に形成することができ、
この実施例のトランジスタの製造方法において、エピタ
キシャル層形成は不要となる。したがって、必要に応じ
て、トランジスタを重ねて何層でも形成することができ
る。
リコン単結晶により形成した場合と比べ、この実施例の
チャネルシリコン膜３をポリシリコンにより形成した場
合では、トランジスタの構成に大幅に自由度が生じる。
すなわち、従来のＧＡＡトランジスタにおいては、トラ
ンジスタを一層に形成することができるのみであった
が、シリコン単結晶の代わりに用いたポリシリコンによ
りチャネルシリコン膜３を多層に形成することができ、
この実施例のトランジスタの製造方法において、エピタ
キシャル層形成は不要となる。したがって、必要に応じ
て、トランジスタを重ねて何層でも形成することができ
る。
【００６３】このことは、多層構造をとるＳＲＡＭ(Sta
tic Random Access Memory)等についてＧＡＡトランジ
スタを応用する場合、必須の条件となる。
tic Random Access Memory)等についてＧＡＡトランジ
スタを応用する場合、必須の条件となる。
【００６４】さらに、シリコン単結晶を成長させる必要
はないから、基板は必ずしもシリコン基板であることを
要しない。したがって、基板を選択する自由度が高くな
り、用途が広がる。例えば、ガラス基板の上に形成する
ことができるから、ＴＦＴ(Thin Film Transistor)方式
の液晶パネルに対してＧＡＡトランジスタを応用するこ
とが可能になる。
はないから、基板は必ずしもシリコン基板であることを
要しない。したがって、基板を選択する自由度が高くな
り、用途が広がる。例えば、ガラス基板の上に形成する
ことができるから、ＴＦＴ(Thin Film Transistor)方式
の液晶パネルに対してＧＡＡトランジスタを応用するこ
とが可能になる。
【００６５】次に、この実施例の半導体装置の製造方法
を、後述する工程Ａ〜Ｃについては図３を、工程Ｄ〜Ｈ
については図４を主に参照しつつ製造方法を説明する。 工程Ａ シリコン基板１上に、例えば熱酸化法によって所定の厚
み（例えば１０００Å程度）をもつシリコン酸化膜を形
成する。そして、写真製版技術により、所定のパターン
のレジストを形成し、異方性ドライエッチング技術（例
えば、反応性イオンエッチング法）を用いてこのシリコ
ン酸化膜を除去し、所定の大きさの開口部４を設ける
（図１(a)、図３(a)）。エッチングがされた後の所望の
パターンをもつシリコン酸化膜は第１のシリコン酸化膜
２となる。ここで、異方性ドライエッチング技術を用い
ているので、エッチングはシリコン基板１の方向（図３
(a)におけるｑ方向）に対して行われ、シリコン基板１
と平行の方向（図３(a)におけるｐ方法）にエッチング
されることがなく、したがって、開口部４がレジストの
パターンより大きくなることがない。よって、微細な開
口部４を設けることが可能である。
を、後述する工程Ａ〜Ｃについては図３を、工程Ｄ〜Ｈ
については図４を主に参照しつつ製造方法を説明する。 工程Ａ シリコン基板１上に、例えば熱酸化法によって所定の厚
み（例えば１０００Å程度）をもつシリコン酸化膜を形
成する。そして、写真製版技術により、所定のパターン
のレジストを形成し、異方性ドライエッチング技術（例
えば、反応性イオンエッチング法）を用いてこのシリコ
ン酸化膜を除去し、所定の大きさの開口部４を設ける
（図１(a)、図３(a)）。エッチングがされた後の所望の
パターンをもつシリコン酸化膜は第１のシリコン酸化膜
２となる。ここで、異方性ドライエッチング技術を用い
ているので、エッチングはシリコン基板１の方向（図３
(a)におけるｑ方向）に対して行われ、シリコン基板１
と平行の方向（図３(a)におけるｐ方法）にエッチング
されることがなく、したがって、開口部４がレジストの
パターンより大きくなることがない。よって、微細な開
口部４を設けることが可能である。
【００６６】ここで、ドライエッチングにより開口部４
を設ける際に、その部分の第１のシリコン酸化膜２を完
全に除去し、シリコン基板１を露出させてもよいし、露
出させなくてもよい。つまり、開口部４の深さ（図１〜
図４における下方向）が所定の深さ（例えば１０００Å
程度の深さ）があればよい。また、開口部４の大きさ
（面積）は、製造しようとしている薄膜トランジスタの
チャネル寸法（ＬとＷ）より少し大きな程度であればよ
い。
を設ける際に、その部分の第１のシリコン酸化膜２を完
全に除去し、シリコン基板１を露出させてもよいし、露
出させなくてもよい。つまり、開口部４の深さ（図１〜
図４における下方向）が所定の深さ（例えば１０００Å
程度の深さ）があればよい。また、開口部４の大きさ
（面積）は、製造しようとしている薄膜トランジスタの
チャネル寸法（ＬとＷ）より少し大きな程度であればよ
い。
【００６７】工程Ｂ
この開口部４に対し、減圧ＣＶＤ法（反応温度は例えば
７００〜８００℃）をもちいて、シリコン窒化膜８を埋
め込む（図３(b)）。これは、チャネルシリコン膜３を
形成する際に、チャネルシリコン膜３が開口部４に落ち
込み、埋まることを防止するためである。ここで、開口
部４に入り込んだシリコン窒化膜８は、後の工程におい
て、第１のシリコン酸化膜２やチャネルシリコン膜３等
の他の部分に影響を与えることなく、除去する必要があ
る。そのために、開口部４に埋め込まれる物質は、ウエ
ットエッチングで選択的に除去できるものでなければな
らない（例えば、シリコン酸化膜やポリシリコンよりも
エッチングされやすい性質をもつこと）。そこで、この
ような条件を満足するものとして、シリコン窒化膜等を
用い、そしてそれを除去するためのウエットエッチング
液として、熱リン酸等を用いる。
７００〜８００℃）をもちいて、シリコン窒化膜８を埋
め込む（図３(b)）。これは、チャネルシリコン膜３を
形成する際に、チャネルシリコン膜３が開口部４に落ち
込み、埋まることを防止するためである。ここで、開口
部４に入り込んだシリコン窒化膜８は、後の工程におい
て、第１のシリコン酸化膜２やチャネルシリコン膜３等
の他の部分に影響を与えることなく、除去する必要があ
る。そのために、開口部４に埋め込まれる物質は、ウエ
ットエッチングで選択的に除去できるものでなければな
らない（例えば、シリコン酸化膜やポリシリコンよりも
エッチングされやすい性質をもつこと）。そこで、この
ような条件を満足するものとして、シリコン窒化膜等を
用い、そしてそれを除去するためのウエットエッチング
液として、熱リン酸等を用いる。
【００６８】シリコン窒化膜８は開口部４を埋めるよう
に、例えば、図３(b)に示すように開口部４の幅１／２
以上の厚さに、減圧ＣＶＤ法で堆積させる（例えば、開
口部の幅が０．５μｍなら、０．２５μｍ以上の厚
さ）。
に、例えば、図３(b)に示すように開口部４の幅１／２
以上の厚さに、減圧ＣＶＤ法で堆積させる（例えば、開
口部の幅が０．５μｍなら、０．２５μｍ以上の厚
さ）。
【００６９】次に、異方性のエッチング（反応性イオン
エッチング等）を用いて全面のエッチバックを行う。す
なわち、エッチングによりシリコン窒化膜８を除去して
いき、図３(c)のように第１のシリコン酸化膜２が露出
したところでエッチングを停止する。このことにより、
シリコン窒化膜８は開口部４にのみ残り、開口部４は埋
められ、表面は平坦になる（図１(b)）。
エッチング等）を用いて全面のエッチバックを行う。す
なわち、エッチングによりシリコン窒化膜８を除去して
いき、図３(c)のように第１のシリコン酸化膜２が露出
したところでエッチングを停止する。このことにより、
シリコン窒化膜８は開口部４にのみ残り、開口部４は埋
められ、表面は平坦になる（図１(b)）。
【００７０】工程Ｃ
この埋め込まれたシリコン窒化膜８の上に、ポリシリコ
ンによりチャネルシリコン膜３を形成する。これは、減
圧ＣＶＤ法等（例えば反応温度４００〜７００℃）によ
り、不純物を添加しないポリシリコンを所定の厚み（例
えば４００Å）堆積し（図３(d)）、写真製版技術とエ
ッチング技術により形成する（図１(c)、図４(a)）。こ
れが薄膜トランジスタの本体になる。
ンによりチャネルシリコン膜３を形成する。これは、減
圧ＣＶＤ法等（例えば反応温度４００〜７００℃）によ
り、不純物を添加しないポリシリコンを所定の厚み（例
えば４００Å）堆積し（図３(d)）、写真製版技術とエ
ッチング技術により形成する（図１(c)、図４(a)）。こ
れが薄膜トランジスタの本体になる。
【００７１】工程Ｄ
工程Ｂにおいて埋め込んだシリコン窒化膜８を除去す
る。例えば、１５０〜２００℃の熱リン酸中に浸して、
シリコン窒化膜８を除去する。このことにより、第１の
ポリシリコン３の下に空隙１０が形成される（図２
(a)、図４(b)）。この高さは、開口部４においてシリコ
ン基板１が露出している場合、第１のシリコン酸化膜２
の厚さに等しくなる。
る。例えば、１５０〜２００℃の熱リン酸中に浸して、
シリコン窒化膜８を除去する。このことにより、第１の
ポリシリコン３の下に空隙１０が形成される（図２
(a)、図４(b)）。この高さは、開口部４においてシリコ
ン基板１が露出している場合、第１のシリコン酸化膜２
の厚さに等しくなる。
【００７２】工程Ｅ
減圧ＣＶＤ法（例えば反応温度６００〜９００℃）を用
いて、第２のシリコン酸化膜５を所定の厚み（例えば２
００Å）堆積させる。これにより、第１のシリコン酸化
膜２の表面と、チャネルシリコン膜３の周囲と、開口部
４の内部に、第２のシリコン酸化膜５が形成される（図
２(b)、図４(c)）。なお、このシリコン酸化膜５を熱酸
化法（例えば反応温度８００〜１０００℃）により形成
してもよい。
いて、第２のシリコン酸化膜５を所定の厚み（例えば２
００Å）堆積させる。これにより、第１のシリコン酸化
膜２の表面と、チャネルシリコン膜３の周囲と、開口部
４の内部に、第２のシリコン酸化膜５が形成される（図
２(b)、図４(c)）。なお、このシリコン酸化膜５を熱酸
化法（例えば反応温度８００〜１０００℃）により形成
してもよい。
【００７３】工程Ｆ
ゲート電極６を形成するために、工程Ｅで形成したシリ
コン酸化膜５上にリンを添加したポリシリコン膜１１を
減圧ＣＶＤ法（例えば反応温度５００〜７００℃）を用
いて、所定の厚み（例えば１５００Å程度）堆積させる
（図２(c)）。この減圧ＣＶＤ法はカバレッジが非常に
優れており、空隙１０の内部は、全てこのポリシリコン
膜１１により埋め尽くされる。
コン酸化膜５上にリンを添加したポリシリコン膜１１を
減圧ＣＶＤ法（例えば反応温度５００〜７００℃）を用
いて、所定の厚み（例えば１５００Å程度）堆積させる
（図２(c)）。この減圧ＣＶＤ法はカバレッジが非常に
優れており、空隙１０の内部は、全てこのポリシリコン
膜１１により埋め尽くされる。
【００７４】工程Ｇ
このポリシリコン膜１１を、写真製版技術とエッチング
技術により所定のパターンに形成する（図２(d)、図４
(d)）。このようにして、ＧＡＡトランジスタのゲート
電極６が形成される。
技術により所定のパターンに形成する（図２(d)、図４
(d)）。このようにして、ＧＡＡトランジスタのゲート
電極６が形成される。
【００７５】工程Ｈ
イオン打ち込みにより、ポリシリコン膜（ゲート電極）
６に覆われていないチャネルシリコン膜３にヒ素を注入
すると、Ｎ型領域になり、薄膜トランジスタの出力電極
であるソース・ドレイン領域が形成される。
６に覆われていないチャネルシリコン膜３にヒ素を注入
すると、Ｎ型領域になり、薄膜トランジスタの出力電極
であるソース・ドレイン領域が形成される。
【００７６】以上のように、本実施例による半導体装置
の製造方法において、ＧＡＡトランジスタのチャネルシ
リコン膜３の下部に設ける開口部４を、チャネルシリコ
ン膜３を形成する前に形成するので、ウエットエッチン
グでなくて、異方性のあるドライエッチングにより形成
でき、微細パターン（例えば、１．０μｍ程度）の形成
が可能である。
の製造方法において、ＧＡＡトランジスタのチャネルシ
リコン膜３の下部に設ける開口部４を、チャネルシリコ
ン膜３を形成する前に形成するので、ウエットエッチン
グでなくて、異方性のあるドライエッチングにより形成
でき、微細パターン（例えば、１．０μｍ程度）の形成
が可能である。
【００７７】なお、ウエットエッチングにより開口部４
を形成する場合には、このような微細なパターンを形成
することはできない。このことを図５を用いて説明す
る。図５は、開口幅Ｄであるレジスト３１を用いて第１
のシリコン酸化膜２をエッチングし、開口部４を形成す
る場合の断面図である。図５において、フッ酸液により
第１のシリコン酸化膜２を除去する際に、縦方向ととも
に横方向についても距離ｄだけエッチングされる。この
横方向へのエッチングはサイドエッチングと呼ばれる。
このサイドエッチングにより、シリコン基板１が露出し
てエッチングが終了したとき、レジスト３１の開口幅Ｄ
よりも２ｄだけ大きなエッチング開口部３２が得られ
る。このようにウエットエッチングにおいてはサイドエ
ッチングが生じるので、開口部はレジスト３１の所望の
開口幅Ｄよりも大きくなる。
を形成する場合には、このような微細なパターンを形成
することはできない。このことを図５を用いて説明す
る。図５は、開口幅Ｄであるレジスト３１を用いて第１
のシリコン酸化膜２をエッチングし、開口部４を形成す
る場合の断面図である。図５において、フッ酸液により
第１のシリコン酸化膜２を除去する際に、縦方向ととも
に横方向についても距離ｄだけエッチングされる。この
横方向へのエッチングはサイドエッチングと呼ばれる。
このサイドエッチングにより、シリコン基板１が露出し
てエッチングが終了したとき、レジスト３１の開口幅Ｄ
よりも２ｄだけ大きなエッチング開口部３２が得られ
る。このようにウエットエッチングにおいてはサイドエ
ッチングが生じるので、開口部はレジスト３１の所望の
開口幅Ｄよりも大きくなる。
【００７８】所望の開口幅Ｄのエッチング開口部３２を
得るためには、サイドエッチングによる拡大分（２ｄ）
だけレジスト３１の開口を小さくしておけばよい（Ｄ’
＝Ｄ−２ｄ）。しかし、レジストの開口幅には一定の限
界（開口限界）があり、リソグラフィにおける最小抜き
幅より小さくすることができない。言い換えると、第１
のシリコン酸化膜２に開口できる最小幅は、リソグラフ
ィで決まる開口最小幅とサイドエッチングの幅の合計以
下にすることはできない。これに対して、ドライエッチ
ングを用いる場合、サイドエッチングがないので開口最
小幅と同程度のエッチング開口部３２が得られる。
得るためには、サイドエッチングによる拡大分（２ｄ）
だけレジスト３１の開口を小さくしておけばよい（Ｄ’
＝Ｄ−２ｄ）。しかし、レジストの開口幅には一定の限
界（開口限界）があり、リソグラフィにおける最小抜き
幅より小さくすることができない。言い換えると、第１
のシリコン酸化膜２に開口できる最小幅は、リソグラフ
ィで決まる開口最小幅とサイドエッチングの幅の合計以
下にすることはできない。これに対して、ドライエッチ
ングを用いる場合、サイドエッチングがないので開口最
小幅と同程度のエッチング開口部３２が得られる。
【００７９】したがって、この実施例１によりドライエ
ッチングを用いてエッチングすることにより、１μｍ程
度のレジストの開口限界以内の開口部を設けることが、
初めて可能となる。
ッチングを用いてエッチングすることにより、１μｍ程
度のレジストの開口限界以内の開口部を設けることが、
初めて可能となる。
【００８０】実施例２．次に、この発明の他の実施例に
ついて説明する。この実施例２は、実施例１の開口部４
を用いることなく、ＧＡＡトランジスタを製造するもの
である。図６及び図７は、この実施例による半導体装置
の構造及びこの半導体装置の製造方法を説明するための
図であり、便宜上、一連の製造工程を図６及び図７の２
つの図面に分けて説明している。すなわち、図６(c)に
示す工程と図７(a)に示す工程とは連続している。
ついて説明する。この実施例２は、実施例１の開口部４
を用いることなく、ＧＡＡトランジスタを製造するもの
である。図６及び図７は、この実施例による半導体装置
の構造及びこの半導体装置の製造方法を説明するための
図であり、便宜上、一連の製造工程を図６及び図７の２
つの図面に分けて説明している。すなわち、図６(c)に
示す工程と図７(a)に示す工程とは連続している。
【００８１】図６及び図７において、９は第１のシリコ
ン酸化膜２上に形成され、第１のシリコン酸化膜２とチ
ャネルシリコン膜３との間に空隙１０を設けるためのシ
リコン窒化膜である。シリコン基板１、第１のシリコン
酸化膜２、チャネルシリコン膜３、第２のシリコン酸化
膜５、ゲート電極６は、実施例１の場合と同じものであ
り、説明を省略する。
ン酸化膜２上に形成され、第１のシリコン酸化膜２とチ
ャネルシリコン膜３との間に空隙１０を設けるためのシ
リコン窒化膜である。シリコン基板１、第１のシリコン
酸化膜２、チャネルシリコン膜３、第２のシリコン酸化
膜５、ゲート電極６は、実施例１の場合と同じものであ
り、説明を省略する。
【００８２】また、図８は、図６(c)及び図７(c)に示す
Ａ−Ａ’線矢視断面図であり、図８(a)は図６(a)の断
面、図８(b)は図６(b)の断面、図８(c)は図６(c)の断
面、図８(d)は図７(a)の断面、図８(e)は図７(b)及び
(c)の断面を、それぞれ示す。また、図９は、図７(c)の
Ｂ−Ｂ’線矢視断面図である。
Ａ−Ａ’線矢視断面図であり、図８(a)は図６(a)の断
面、図８(b)は図６(b)の断面、図８(c)は図６(c)の断
面、図８(d)は図７(a)の断面、図８(e)は図７(b)及び
(c)の断面を、それぞれ示す。また、図９は、図７(c)の
Ｂ−Ｂ’線矢視断面図である。
【００８３】次に、この実施例の半導体装置の製造方法
を、図８及び、工程Ａ〜Ｃについては図６を、工程Ｄ〜
Ｆについては図７を参照しつつ説明する。 工程Ａ シリコン基板１上に、例えば熱酸化法により所定の厚み
（例えば１０００Å程度）の第１のシリコン酸化膜２を
形成し、その表面に減圧ＣＶＤ法（例えば反応温度７０
０〜８００℃）により、シリコン窒化膜９を所定の厚み
（例えば２０００Å程度）堆積させる。次に、このシリ
コン窒化膜９を、目的のトランジスタのチャネル長の幅
に対応して、線状にパターニングする（図６(a)、図８
(a)）。
を、図８及び、工程Ａ〜Ｃについては図６を、工程Ｄ〜
Ｆについては図７を参照しつつ説明する。 工程Ａ シリコン基板１上に、例えば熱酸化法により所定の厚み
（例えば１０００Å程度）の第１のシリコン酸化膜２を
形成し、その表面に減圧ＣＶＤ法（例えば反応温度７０
０〜８００℃）により、シリコン窒化膜９を所定の厚み
（例えば２０００Å程度）堆積させる。次に、このシリ
コン窒化膜９を、目的のトランジスタのチャネル長の幅
に対応して、線状にパターニングする（図６(a)、図８
(a)）。
【００８４】工程Ｂ
工程Ａで形成した第１のシリコン酸化膜２及びシリコン
窒化膜９の上に、トランジスタのチャネルシリコン膜３
となるポリシリコン膜を、減圧ＣＶＤ法（例えば反応温
度５００〜７００℃）により所定の厚み（例えば５００
Å）堆積させ、これを所望のパターンに形成する（図６
(b)、図８(b)）。
窒化膜９の上に、トランジスタのチャネルシリコン膜３
となるポリシリコン膜を、減圧ＣＶＤ法（例えば反応温
度５００〜７００℃）により所定の厚み（例えば５００
Å）堆積させ、これを所望のパターンに形成する（図６
(b)、図８(b)）。
【００８５】工程Ｃ
工程Ａにおいて形成したシリコン窒化膜９を除去する。
例えば、１５０℃の高温のリン酸液に浸して、シリコン
窒化膜９を全面的に除去する（図６(c)、図８(c)）。こ
のシリコン窒化膜９はチャネルシリコン膜３の下を通っ
ており、シリコン窒化膜９の上のチャネルシリコン膜３
の部分が持ち上げられているため、これが除去される
と、同図のように、チャネルシリコン膜３の下に空隙１
０が形成される。このようにして、実施例１の開口部４
を設けなくても、チャネルシリコン膜３をゲート電極で
挟むための空隙１０を作ることができる。リン酸液はシ
リコン酸化膜をエッチングしないため、シリコン基板１
上の第１のシリコン酸化膜２はそのまま残る。
例えば、１５０℃の高温のリン酸液に浸して、シリコン
窒化膜９を全面的に除去する（図６(c)、図８(c)）。こ
のシリコン窒化膜９はチャネルシリコン膜３の下を通っ
ており、シリコン窒化膜９の上のチャネルシリコン膜３
の部分が持ち上げられているため、これが除去される
と、同図のように、チャネルシリコン膜３の下に空隙１
０が形成される。このようにして、実施例１の開口部４
を設けなくても、チャネルシリコン膜３をゲート電極で
挟むための空隙１０を作ることができる。リン酸液はシ
リコン酸化膜をエッチングしないため、シリコン基板１
上の第１のシリコン酸化膜２はそのまま残る。
【００８６】工程Ｄ
減圧ＣＶＤ法（例えば反応温度４００〜９００℃）を用
いて、全面にゲート絶縁膜となる第２のシリコン酸化膜
５を所定の厚み（例えば２００Å）堆積させる。これに
より、第１のシリコン酸化膜２上はもとより、ブリッジ
状になったチャネルシリコン膜３の周囲にも、第２のシ
リコン酸化膜５が形成される（図７(a)、図８(d)）。
いて、全面にゲート絶縁膜となる第２のシリコン酸化膜
５を所定の厚み（例えば２００Å）堆積させる。これに
より、第１のシリコン酸化膜２上はもとより、ブリッジ
状になったチャネルシリコン膜３の周囲にも、第２のシ
リコン酸化膜５が形成される（図７(a)、図８(d)）。
【００８７】工程Ｅ
減圧ＣＶＤ法（例えば反応温度５００〜７００℃で、Ｐ
Ｈ3を含んだＳｉＨ4ガスを用いる方法）により、リンの
添加された第２のポリシリコン膜（ドープトポリシリコ
ン膜）１２を、工程Ｄにおいて形成した第２のシリコン
酸化膜５上の全面に所定の厚さ（例えば２０００Å程
度）堆積させると、ブリッジ状のチャネルシリコン膜３
の下の空隙１０（高さ２０００Å程度）の中も、第２の
ポリシリコン膜１２で満たされる（図７(b)、図８
(e)）。これは減圧ＣＶＤ法による堆積膜のカバレッジ
が非常に優れているからである。
Ｈ3を含んだＳｉＨ4ガスを用いる方法）により、リンの
添加された第２のポリシリコン膜（ドープトポリシリコ
ン膜）１２を、工程Ｄにおいて形成した第２のシリコン
酸化膜５上の全面に所定の厚さ（例えば２０００Å程
度）堆積させると、ブリッジ状のチャネルシリコン膜３
の下の空隙１０（高さ２０００Å程度）の中も、第２の
ポリシリコン膜１２で満たされる（図７(b)、図８
(e)）。これは減圧ＣＶＤ法による堆積膜のカバレッジ
が非常に優れているからである。
【００８８】工程Ｆ
この第２のポリシリコン膜１２を、所望のパターンに加
工することによりゲート電極６とする。すなわち、第２
のドープトポリシリコン膜１２を所望のパターンに形成
する（図７(c)）。このとき、図８(e)に示すように、チ
ャネルシリコン膜３はゲート電極６により覆われる。ま
た、Ｂ−Ｂ’線矢視断面においては、図９に示すよう
に、下側のゲート電極６ｂは上側のゲート電極６ａより
も長い。次に、チャネルシリコン膜３に重ねて形成され
たゲート電極６をマスクにして、上方よりヒ素イオンを
注入することにより、トランジスタのソース、ドレイン
電極が形成され、ＧＡＡトランジスタが完成する。
工することによりゲート電極６とする。すなわち、第２
のドープトポリシリコン膜１２を所望のパターンに形成
する（図７(c)）。このとき、図８(e)に示すように、チ
ャネルシリコン膜３はゲート電極６により覆われる。ま
た、Ｂ−Ｂ’線矢視断面においては、図９に示すよう
に、下側のゲート電極６ｂは上側のゲート電極６ａより
も長い。次に、チャネルシリコン膜３に重ねて形成され
たゲート電極６をマスクにして、上方よりヒ素イオンを
注入することにより、トランジスタのソース、ドレイン
電極が形成され、ＧＡＡトランジスタが完成する。
【００８９】以上のように、実施例２による半導体装置
の製造方法において、開口部を設けずにチャネルシリコ
ン膜３と第１のシリコン酸化膜２との間に空隙１０を設
け、ＧＡＡトランジスタのゲート電極６を形成するの
で、開口部を設けるための工程を省略でき、製造が容易
になるとともに、微細なトランジスタを形成でき、集積
度が向上する。
の製造方法において、開口部を設けずにチャネルシリコ
ン膜３と第１のシリコン酸化膜２との間に空隙１０を設
け、ＧＡＡトランジスタのゲート電極６を形成するの
で、開口部を設けるための工程を省略でき、製造が容易
になるとともに、微細なトランジスタを形成でき、集積
度が向上する。
【００９０】なお、実施例１及び実施例２において、シ
リコン窒化膜を用いて空隙１０を形成したが、これに限
らず、後の工程で浸式エッチングによりチャネルシリコ
ン膜３等に影響を与えることなく、選択的に除去できる
材料であれば何でもよい。もっとも、堆積と除去の間に
入る減圧ＣＶＤ工程の温度（約６００℃）に耐えられる
ことが望ましい。
リコン窒化膜を用いて空隙１０を形成したが、これに限
らず、後の工程で浸式エッチングによりチャネルシリコ
ン膜３等に影響を与えることなく、選択的に除去できる
材料であれば何でもよい。もっとも、堆積と除去の間に
入る減圧ＣＶＤ工程の温度（約６００℃）に耐えられる
ことが望ましい。
【００９１】また、シリコン窒化膜を除去する工程にお
いて、これを全て除去しなくてもよい。つまり、チャネ
ルシリコン膜３の下部に、必要な空隙１０が存在し、ゲ
ート電極６がチャネルシリコン膜３を挟むように形成で
きればよい。
いて、これを全て除去しなくてもよい。つまり、チャネ
ルシリコン膜３の下部に、必要な空隙１０が存在し、ゲ
ート電極６がチャネルシリコン膜３を挟むように形成で
きればよい。
【００９２】なお、上記の説明において、ＧＡＡトラン
ジスタを備える半導体装置を例にとり説明したが、薄膜
トランジスタを有する半導体装置はもちろんのこと、さ
らには、他の開口部を有する半導体装置の製造について
も適用できる。また減圧ＣＶＤを用いた場合について説
明したが、他の薄膜形成法を用いてもよりことは、言う
までもない。
ジスタを備える半導体装置を例にとり説明したが、薄膜
トランジスタを有する半導体装置はもちろんのこと、さ
らには、他の開口部を有する半導体装置の製造について
も適用できる。また減圧ＣＶＤを用いた場合について説
明したが、他の薄膜形成法を用いてもよりことは、言う
までもない。
【００９３】実施例３．なお、上記実施例２において、
図６（ｃ）のようにチャネルシリコン膜３をブリッジ状
に形成した時点で、図１０に示すようにその中央部が垂
れて第１のシリコン酸化膜２に接触してしまうこと（以
下、単に「垂れ」と記す）がある。これは、主に、ブリ
ッジの両端のチャネルシリコン膜３（シリコン基板１に
垂直に設けられ、ブリッジを支える部分）が十分な厚み
をもたず、ブリッジを支えきれないために生じるもので
あり、チャネル長（ブリッジ長）が長いほど、ブリッジ
の高さが低いほど、また、チャネルシリコン膜３が薄い
ほど発生しやすい。
図６（ｃ）のようにチャネルシリコン膜３をブリッジ状
に形成した時点で、図１０に示すようにその中央部が垂
れて第１のシリコン酸化膜２に接触してしまうこと（以
下、単に「垂れ」と記す）がある。これは、主に、ブリ
ッジの両端のチャネルシリコン膜３（シリコン基板１に
垂直に設けられ、ブリッジを支える部分）が十分な厚み
をもたず、ブリッジを支えきれないために生じるもので
あり、チャネル長（ブリッジ長）が長いほど、ブリッジ
の高さが低いほど、また、チャネルシリコン膜３が薄い
ほど発生しやすい。
【００９４】この実施例３は、図１１（ｃ）に示すよう
に、チャネルシリコン膜３のブリッジの支柱部分にシリ
コン酸化膜１３による枠パターン１４ａ，１４ｂを設
け、ブリッジを十分に支えられるようにして垂れを防止
するものである。このとき、チャネルシリコン膜３の支
柱部分及び枠パターン１４ａ，１４ｂがブリッジ部分の
チャネルシリコン膜３を支える。
に、チャネルシリコン膜３のブリッジの支柱部分にシリ
コン酸化膜１３による枠パターン１４ａ，１４ｂを設
け、ブリッジを十分に支えられるようにして垂れを防止
するものである。このとき、チャネルシリコン膜３の支
柱部分及び枠パターン１４ａ，１４ｂがブリッジ部分の
チャネルシリコン膜３を支える。
【００９５】次に、この実施例３の半導体装置の製造方
法について説明する。まず、実施例２の場合と同様にし
てシリコン基板１、第１のシリコン酸化膜２に重ねて、
チャネルシリコン膜３をブリッジ状にして空隙１０を設
けるためのシリコン窒化膜９を形成する（図１１
（ａ））。このときのＢ−Ｂ’矢視断面図を図１２
（ａ）に示す。
法について説明する。まず、実施例２の場合と同様にし
てシリコン基板１、第１のシリコン酸化膜２に重ねて、
チャネルシリコン膜３をブリッジ状にして空隙１０を設
けるためのシリコン窒化膜９を形成する（図１１
（ａ））。このときのＢ−Ｂ’矢視断面図を図１２
（ａ）に示す。
【００９６】次に、ＣＶＤ法により、全面にシリコン酸
化膜１３を１０００Å程度堆積する（図１２（ｂ））。
その後、ＲＩＥ等の異方性ドライエッチングによりシリ
コン酸化膜１３をエッチングすると、シリコン窒化膜９
の側面にサイドウォール状にシリコン酸化膜１３が残
る。これが枠パターン１４ａ，１４ｂとなる（図１２
（ｃ））。
化膜１３を１０００Å程度堆積する（図１２（ｂ））。
その後、ＲＩＥ等の異方性ドライエッチングによりシリ
コン酸化膜１３をエッチングすると、シリコン窒化膜９
の側面にサイドウォール状にシリコン酸化膜１３が残
る。これが枠パターン１４ａ，１４ｂとなる（図１２
（ｃ））。
【００９７】その後、チャネルシリコン膜３を堆積して
所望のパターンに形成する（図１１（ｂ）、図１２
（ｄ））。そして、シリコン窒化膜９を除去すると枠パ
ターン１４ａ，１４ｂにより補強されたブリッジ状のチ
ャネルシリコン膜３が得られる（図１１（ｃ），図１２
（ｅ））。この枠パターン１４ａ，１４ｂがブリッジ部
のチャネルシリコン膜３を支えるので垂れが生じにくく
なる。
所望のパターンに形成する（図１１（ｂ）、図１２
（ｄ））。そして、シリコン窒化膜９を除去すると枠パ
ターン１４ａ，１４ｂにより補強されたブリッジ状のチ
ャネルシリコン膜３が得られる（図１１（ｃ），図１２
（ｅ））。この枠パターン１４ａ，１４ｂがブリッジ部
のチャネルシリコン膜３を支えるので垂れが生じにくく
なる。
【００９８】なお、枠パターン１４ａ，１４ｂは、ブリ
ッジの両端に設けられるのでゲート電極６によるチャネ
ル形成を妨げない。
ッジの両端に設けられるのでゲート電極６によるチャネ
ル形成を妨げない。
【００９９】実施例４．実施例３では、ブリッジの両脇
にシリコン酸化膜による枠パターンを設けることにより
ブリッジの垂れを防止したが、ブリッジとシリコン基板
との間のシリコン窒化膜９を全て除去してしまわずにそ
の一部を支柱部分として残し、ブリッジを支えるように
して垂れを防止してもよい。例えば、１００Å程度の厚
みのシリコン窒化膜を支柱部分として残せばブリッジ部
分を支えることができる。
にシリコン酸化膜による枠パターンを設けることにより
ブリッジの垂れを防止したが、ブリッジとシリコン基板
との間のシリコン窒化膜９を全て除去してしまわずにそ
の一部を支柱部分として残し、ブリッジを支えるように
して垂れを防止してもよい。例えば、１００Å程度の厚
みのシリコン窒化膜を支柱部分として残せばブリッジ部
分を支えることができる。
【０１００】次に、この実施例４の半導体装置の製造方
法について説明する。実施例２の工程によりシリコン窒
化膜９上にチャネルシリコン膜３を形成する（図１３
（ｂ）、図１４（ｂ））。次のシリコン窒化膜９を熱リ
ン酸で除去する工程において、エッチング液に浸す時間
を、シリコン窒化膜９を完全に除去するために必要な時
間より少し短く設定することにより、シリコン窒化膜９
の一部をブリッジの支柱部分１５として残すことができ
る（図１３（ｃ）、図１４（ｃ））。ブリッジ部のシリ
コン窒化膜９に対するエッチングは、ブリッジの両側か
ら行われるからブリッジのほぼ中央に支柱部分１５が形
成される。以下の工程は、実施例２の場合と同様である
（図１４（ｄ）（ｅ））。
法について説明する。実施例２の工程によりシリコン窒
化膜９上にチャネルシリコン膜３を形成する（図１３
（ｂ）、図１４（ｂ））。次のシリコン窒化膜９を熱リ
ン酸で除去する工程において、エッチング液に浸す時間
を、シリコン窒化膜９を完全に除去するために必要な時
間より少し短く設定することにより、シリコン窒化膜９
の一部をブリッジの支柱部分１５として残すことができ
る（図１３（ｃ）、図１４（ｃ））。ブリッジ部のシリ
コン窒化膜９に対するエッチングは、ブリッジの両側か
ら行われるからブリッジのほぼ中央に支柱部分１５が形
成される。以下の工程は、実施例２の場合と同様である
（図１４（ｄ）（ｅ））。
【０１０１】ところで、図１３（ｃ）からわかるよう
に、支柱部分１５はブリッジの全長、すなわち、空隙１
０側のチャネルの全長にわたって形成されているが、支
柱部分１５はチャネルシリコン膜３中を流れる電流の方
向と平行に設けられているので、支柱部分１５によりチ
ャネルが形成されない部分が生じても、チャネルの電流
の流れは妨げられないので問題はない。
に、支柱部分１５はブリッジの全長、すなわち、空隙１
０側のチャネルの全長にわたって形成されているが、支
柱部分１５はチャネルシリコン膜３中を流れる電流の方
向と平行に設けられているので、支柱部分１５によりチ
ャネルが形成されない部分が生じても、チャネルの電流
の流れは妨げられないので問題はない。
【０１０２】なお、この実施例４は、実施例１に示され
る開口部をもつ半導体装置にも適用できる。
る開口部をもつ半導体装置にも適用できる。
【０１０３】実施例５．上記実施例３及び４において、
枠パターン１４あるいは支柱部分１５によりブリッジ状
のチャネルシリコン膜３を支えることによりその垂れを
防止したが、垂れが生じないようにブリッジの形状を設
計することにより垂れを防止してもよい。図１５に示す
ように、チャネル長をＬ、ブリッジ高さをｈ、チャネル
シリコン膜３の厚みｔとしたとき、チャネルシリコン膜
３の垂れはチャネル長Ｌが長い程発生しやすい。
枠パターン１４あるいは支柱部分１５によりブリッジ状
のチャネルシリコン膜３を支えることによりその垂れを
防止したが、垂れが生じないようにブリッジの形状を設
計することにより垂れを防止してもよい。図１５に示す
ように、チャネル長をＬ、ブリッジ高さをｈ、チャネル
シリコン膜３の厚みｔとしたとき、チャネルシリコン膜
３の垂れはチャネル長Ｌが長い程発生しやすい。
【０１０４】いくつかの実験結果を図１６に示す。プロ
ットＡ〜Ｃは、ブリッジの高さｈが０．２μｍの場合の
実験結果である。プロットＡはチャネル長Ｌ＝１μｍで
チャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、
このとき垂れは生じない。プロットＢはチャネル長Ｌ＝
２μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの
場合で、このときも垂れは生じない。プロットＣはチャ
ネル長Ｌ＝８μｍでチャネルシリコン膜の厚みｔ＝０．
０６μｍの場合で、このときは垂れが生じる。
ットＡ〜Ｃは、ブリッジの高さｈが０．２μｍの場合の
実験結果である。プロットＡはチャネル長Ｌ＝１μｍで
チャネルシリコン膜の厚みｔ＝０．０６μｍの場合で、
このとき垂れは生じない。プロットＢはチャネル長Ｌ＝
２μｍでチャネルシリコン膜の厚みｔ＝０．０６μｍの
場合で、このときも垂れは生じない。プロットＣはチャ
ネル長Ｌ＝８μｍでチャネルシリコン膜の厚みｔ＝０．
０６μｍの場合で、このときは垂れが生じる。
【０１０５】この実験結果によると、ブリッジの高さｈ
が０．２μｍの場合において、チャネル長Ｌがチャネル
シリコン膜３の厚さの４０倍以上のときに垂れが発生す
る。つまり、同図の実線の直線ｔ（μｍ）＝Ｌ（μｍ）
／４０を境界として、下側の領域において垂れが生じる
が、上側の領域において垂れは生じない。このことから
わかるように、チャネル長Ｌをチャネルシリコン膜３の
厚さｔの４０倍以内とすればよい。 Ｌ ≦ ４０ｔ
が０．２μｍの場合において、チャネル長Ｌがチャネル
シリコン膜３の厚さの４０倍以上のときに垂れが発生す
る。つまり、同図の実線の直線ｔ（μｍ）＝Ｌ（μｍ）
／４０を境界として、下側の領域において垂れが生じる
が、上側の領域において垂れは生じない。このことから
わかるように、チャネル長Ｌをチャネルシリコン膜３の
厚さｔの４０倍以内とすればよい。 Ｌ ≦ ４０ｔ
【０１０６】なお、図１６には、ブリッジ高さｈ＝０．
１μｍ及び０．３μｍの場合の垂れが生じる限界のグラ
フが一点鎖線で示されている。
１μｍ及び０．３μｍの場合の垂れが生じる限界のグラ
フが一点鎖線で示されている。
【０１０７】なお、大きいチャネル長Ｌを備えるトラン
ジスタが必要なときに、上記条件を満足できなくなる場
合が考えられる。そのときは、図１７（ａ）、（ｂ）に
示された断面図及び平面図のように、上記の条件を満足
する短いチャネル長Ｌ／３を備える３つのトランジスタ
から１つのトランジスタを構成するようにしてもよい。
このとき、３つのトランジスタのそれぞれのゲートは並
列に接続され、３つのトランジスタは１つのゲート信号
により駆動される。なお、分割数は３に限らず２，４，
５、・・・でもよい。
ジスタが必要なときに、上記条件を満足できなくなる場
合が考えられる。そのときは、図１７（ａ）、（ｂ）に
示された断面図及び平面図のように、上記の条件を満足
する短いチャネル長Ｌ／３を備える３つのトランジスタ
から１つのトランジスタを構成するようにしてもよい。
このとき、３つのトランジスタのそれぞれのゲートは並
列に接続され、３つのトランジスタは１つのゲート信号
により駆動される。なお、分割数は３に限らず２，４，
５、・・・でもよい。
【０１０８】なお、この実施例４は、実施例１に示され
る開口部をもつ半導体装置にも適用できる。
る開口部をもつ半導体装置にも適用できる。
【０１０９】実施例６．実施例５において、チャネル長
Ｌとチャネルシリコン膜の厚さｔとの関係に着目した
が、チャネル長Ｌとブリッジ高さｈとの関係に着目して
垂れが生じないようにブリッジの形状を定めても良い。
Ｌとチャネルシリコン膜の厚さｔとの関係に着目した
が、チャネル長Ｌとブリッジ高さｈとの関係に着目して
垂れが生じないようにブリッジの形状を定めても良い。
【０１１０】一般的に、ブリッジの高さｈが高い場合、
間隔が十分にあるから、チャネルシリコン膜３が垂れて
第１のシリコン酸化膜２に接触することはなくなる。チ
ャネルシリコン膜３と第１のシリコン酸化膜２とが接触
しなければゲート電極６がチャネルシリコン膜３を包み
込むように形成され、ＧＡＡトランジスタを構成するこ
とができる。図１６の実験結果において、垂れの生じる
限界は、チャネルシリコン膜の厚みｔ＝０．１μｍのと
き、チャネル長Ｌ＝４μｍ、ブリッジ高さｈ＝０．２μ
ｍであり、ブリッジ高さｈが０．２μｍより高くなると
垂れは生じず、逆に、０．２μｍより低くなると垂れが
生じる。このように、ブリッジの高さｈがチャネル長Ｌ
の２０分の１以上あればよい。よって、ブリッジの高さ
ｈをチャネル長Ｌの２０分の１以上とすればよい。 Ｌ ≦ ｈ／２０
間隔が十分にあるから、チャネルシリコン膜３が垂れて
第１のシリコン酸化膜２に接触することはなくなる。チ
ャネルシリコン膜３と第１のシリコン酸化膜２とが接触
しなければゲート電極６がチャネルシリコン膜３を包み
込むように形成され、ＧＡＡトランジスタを構成するこ
とができる。図１６の実験結果において、垂れの生じる
限界は、チャネルシリコン膜の厚みｔ＝０．１μｍのと
き、チャネル長Ｌ＝４μｍ、ブリッジ高さｈ＝０．２μ
ｍであり、ブリッジ高さｈが０．２μｍより高くなると
垂れは生じず、逆に、０．２μｍより低くなると垂れが
生じる。このように、ブリッジの高さｈがチャネル長Ｌ
の２０分の１以上あればよい。よって、ブリッジの高さ
ｈをチャネル長Ｌの２０分の１以上とすればよい。 Ｌ ≦ ｈ／２０
【０１１１】なお、この実施例４は、実施例１に示され
る開口部をもつ半導体装置にも適用できる。
る開口部をもつ半導体装置にも適用できる。
【０１１２】実施例７．上記実施例１及び２において、
熱リン酸でシリコン窒化膜９を除去した。このとき、チ
ャネルシリコン膜３の下のシリコン窒化膜９は横方向か
らのみエッチングされる。したがって、この部分のシリ
コン窒化膜９を完全に除去するにはチャネル幅Ｗに対応
して所定の時間だけエッチングする必要がある。しか
し、１つのシリコン基板１上に形成される複数のトラン
ジスタのチャネル幅Ｗが一定でなく、広狭さまざまであ
る場合において、広いチャネル幅Ｗのシリコン窒化膜９
を完全に除去できないという不都合があった。例えば、
図１８（ａ）のようにチャネル幅Ｗが１μｍであると
き、エッチングによる侵食の幅ｔ’は０．５μｍ程度で
よい。一方、チャネル幅Ｗが１０μｍであるとき、侵食
の幅がｔ’＝０．５μｍ程度ではシリコン窒化膜９はほ
とんど除去されない。
熱リン酸でシリコン窒化膜９を除去した。このとき、チ
ャネルシリコン膜３の下のシリコン窒化膜９は横方向か
らのみエッチングされる。したがって、この部分のシリ
コン窒化膜９を完全に除去するにはチャネル幅Ｗに対応
して所定の時間だけエッチングする必要がある。しか
し、１つのシリコン基板１上に形成される複数のトラン
ジスタのチャネル幅Ｗが一定でなく、広狭さまざまであ
る場合において、広いチャネル幅Ｗのシリコン窒化膜９
を完全に除去できないという不都合があった。例えば、
図１８（ａ）のようにチャネル幅Ｗが１μｍであると
き、エッチングによる侵食の幅ｔ’は０．５μｍ程度で
よい。一方、チャネル幅Ｗが１０μｍであるとき、侵食
の幅がｔ’＝０．５μｍ程度ではシリコン窒化膜９はほ
とんど除去されない。
【０１１３】そこで、広いチャネル幅Ｗのトランジスタ
が必要な場合において、狭いチャネル幅Ｗをもつ、いく
つかのトランジスタに分割し、これらトランジスタから
１つのトランジスタを構成することで解決できる。
が必要な場合において、狭いチャネル幅Ｗをもつ、いく
つかのトランジスタに分割し、これらトランジスタから
１つのトランジスタを構成することで解決できる。
【０１１４】例えば、図１９（ａ）、（ｂ）により示さ
れた断面図及び平面図のように、短いチャネル幅Ｗ／３
を備える３つのトランジスタから１つのトランジスタを
構成するようにしてもよい。このときのチャネル幅Ｗ／
３は、図示しない他のトランジスタのチャネル幅と等し
いとする。これら３つのトランジスタのそれぞれのソー
ス及びドレインは並列に接続され、３つのトランジスタ
は共通の１つのゲート信号により駆動される。このとき
の分割数は３に限らず２，４，５、・・・でもよい。
れた断面図及び平面図のように、短いチャネル幅Ｗ／３
を備える３つのトランジスタから１つのトランジスタを
構成するようにしてもよい。このときのチャネル幅Ｗ／
３は、図示しない他のトランジスタのチャネル幅と等し
いとする。これら３つのトランジスタのそれぞれのソー
ス及びドレインは並列に接続され、３つのトランジスタ
は共通の１つのゲート信号により駆動される。このとき
の分割数は３に限らず２，４，５、・・・でもよい。
【０１１５】なお、このときのチャネルシリコン膜３−
１と３−２との間隔、及びチャネルシリコン膜３−２と
３−３との間隔ａは、ウエットエッチングの熱リン酸が
浸透する間隔でなければならないので、０．５μｍ以上
が望ましい。
１と３−２との間隔、及びチャネルシリコン膜３−２と
３−３との間隔ａは、ウエットエッチングの熱リン酸が
浸透する間隔でなければならないので、０．５μｍ以上
が望ましい。
【０１１６】なお、この実施例４は、実施例１に示され
る開口部をもつ半導体装置にも適用できる。
る開口部をもつ半導体装置にも適用できる。
【０１１７】実施例８．チャネルシリコン膜３はポリシ
リコンであり、結晶中に多くのグレイン（結晶粒）を含
む。この、グレインの境界である粒界や格子欠陥によ
り、オフ時のリーク電流が増大したり、オン時のドレイ
ン電流が減少してしまう問題があった。この実施例８
は、実施例１及び実施例２の構造において、チャネルシ
リコン膜３に対して熱酸化処理を行い、電気特性を向上
させることのできる製造方法を提供する。
リコンであり、結晶中に多くのグレイン（結晶粒）を含
む。この、グレインの境界である粒界や格子欠陥によ
り、オフ時のリーク電流が増大したり、オン時のドレイ
ン電流が減少してしまう問題があった。この実施例８
は、実施例１及び実施例２の構造において、チャネルシ
リコン膜３に対して熱酸化処理を行い、電気特性を向上
させることのできる製造方法を提供する。
【０１１８】具体的には、実施例１の場合、図２（ａ）
のようにチャネルシリコン膜３が開口部４上に形成され
た工程Ｄの後に、７００℃〜１０００℃でｄｒｙＯ2又
はｗｅｔＯ2雰囲気の下で熱酸化処理を行う。また、実
施例２の場合、図６（ｃ）のようにチャネルシリコン膜
３がブリッジ状に形成された工程Ｃの後に同様の処理を
行えばよい。
のようにチャネルシリコン膜３が開口部４上に形成され
た工程Ｄの後に、７００℃〜１０００℃でｄｒｙＯ2又
はｗｅｔＯ2雰囲気の下で熱酸化処理を行う。また、実
施例２の場合、図６（ｃ）のようにチャネルシリコン膜
３がブリッジ状に形成された工程Ｃの後に同様の処理を
行えばよい。
【０１１９】この処理により、ブリッジ状のチャネルシ
リコン膜３は、上下左右の全面から熱酸化を受ける。す
ると、酸化された部分からシリコン原子が放出され、こ
れは余剰シリコンとなる。この余剰シリコンは、格子欠
陥の部分のシリコン原子と結合するので格子欠陥が解消
される。同様に、余剰シリコンは粒界のシリコン原子と
結合するので粒界の格子欠陥が低減されて、粒界による
影響が低減される。
リコン膜３は、上下左右の全面から熱酸化を受ける。す
ると、酸化された部分からシリコン原子が放出され、こ
れは余剰シリコンとなる。この余剰シリコンは、格子欠
陥の部分のシリコン原子と結合するので格子欠陥が解消
される。同様に、余剰シリコンは粒界のシリコン原子と
結合するので粒界の格子欠陥が低減されて、粒界による
影響が低減される。
【０１２０】この熱酸化処理による結晶性の向上は、余
剰シリコンが多いほど大きいから、酸化される面積が大
きいほど結晶性が向上することになる。したがって、こ
の熱酸化処理は、上述のようにチャネルシリコン膜３の
４面が露出している状態で行うのが望ましい。この実施
例８の製造方法では４面から処理を行うから、従来の上
面からだけの熱酸化処理に比べ、非常に高い効果を得る
ことができる。
剰シリコンが多いほど大きいから、酸化される面積が大
きいほど結晶性が向上することになる。したがって、こ
の熱酸化処理は、上述のようにチャネルシリコン膜３の
４面が露出している状態で行うのが望ましい。この実施
例８の製造方法では４面から処理を行うから、従来の上
面からだけの熱酸化処理に比べ、非常に高い効果を得る
ことができる。
【０１２１】このように熱酸化処理を行うことにより、
結晶性が向上し、電気特性が向上する。なお、これによ
り形成された熱酸化膜は、そのままトランジスタのゲー
ト絶縁膜として使ってもよいし、いったん除去して別途
ゲート絶縁膜をＣＶＤ法等で形成してもよい。
結晶性が向上し、電気特性が向上する。なお、これによ
り形成された熱酸化膜は、そのままトランジスタのゲー
ト絶縁膜として使ってもよいし、いったん除去して別途
ゲート絶縁膜をＣＶＤ法等で形成してもよい。
【０１２２】実施例９．実施例１及び実施例２におい
て、図１（ｃ）及び図６（ｂ）に示されたように、チャ
ネルシリコン膜３がダミー材料であるシリコン窒化膜９
に直接接触している。この状態において、シリコン窒化
膜９中の窒素がチャネルシリコン膜３の中に入り、ドナ
ーになることがある。これにより、チャネルシリコン膜
３の電気的特性が不安定になることがある。そこで、こ
の実施例９は、両者の間に酸化膜を形成して直接接触を
防止し、かかる弊害を防止するための半導体装置の製造
方法である。
て、図１（ｃ）及び図６（ｂ）に示されたように、チャ
ネルシリコン膜３がダミー材料であるシリコン窒化膜９
に直接接触している。この状態において、シリコン窒化
膜９中の窒素がチャネルシリコン膜３の中に入り、ドナ
ーになることがある。これにより、チャネルシリコン膜
３の電気的特性が不安定になることがある。そこで、こ
の実施例９は、両者の間に酸化膜を形成して直接接触を
防止し、かかる弊害を防止するための半導体装置の製造
方法である。
【０１２３】次に具体的な製造方法について説明する。
説明の便宜上、実施例３のトランジスタを例に取り説明
する。まず、シリコン基板１、第１のシリコン酸化膜２
に重ねてシリコン窒化膜９を形成する（図２０
（ａ））。次に、シリコン酸化膜１３を形成する（図２
０（ｂ））。次に、ＲＩＥによりシリコン酸化膜１３を
除去し、シリコン窒化膜の側面にサイドウォール状の枠
パターン１４ａ，１４ｂを形成する（図２０（ｃ））。
ここまでの工程は、実施例３の場合と同じである。
説明の便宜上、実施例３のトランジスタを例に取り説明
する。まず、シリコン基板１、第１のシリコン酸化膜２
に重ねてシリコン窒化膜９を形成する（図２０
（ａ））。次に、シリコン酸化膜１３を形成する（図２
０（ｂ））。次に、ＲＩＥによりシリコン酸化膜１３を
除去し、シリコン窒化膜の側面にサイドウォール状の枠
パターン１４ａ，１４ｂを形成する（図２０（ｃ））。
ここまでの工程は、実施例３の場合と同じである。
【０１２４】次に、実施例３の場合と異なり、チャネル
シリコン膜３を形成する前に、第１のシリコン酸化膜
２、シリコン窒化膜９、枠パターン１４ａ，１４ｂの上
にシリコン酸化膜１８をＣＶＤ法により２００Åの厚み
に形成する（図２０（ｄ））。
シリコン膜３を形成する前に、第１のシリコン酸化膜
２、シリコン窒化膜９、枠パターン１４ａ，１４ｂの上
にシリコン酸化膜１８をＣＶＤ法により２００Åの厚み
に形成する（図２０（ｄ））。
【０１２５】その後、シリコン酸化膜１８の上にチャネ
ルシリコン膜３を形成する（図２１（ａ））。次に、シ
リコン窒化膜９をエッチングにより除去する（図２１
（ｂ））。さらに、空隙１０部分において露出したシリ
コン酸化膜１４を、フッ酸により除去する（図２１
（ｃ））。その後、第２のシリコン酸化膜５、ゲート電
極６を形成するのは実施例３の場合と同じである（図２
１（ｄ））。
ルシリコン膜３を形成する（図２１（ａ））。次に、シ
リコン窒化膜９をエッチングにより除去する（図２１
（ｂ））。さらに、空隙１０部分において露出したシリ
コン酸化膜１４を、フッ酸により除去する（図２１
（ｃ））。その後、第２のシリコン酸化膜５、ゲート電
極６を形成するのは実施例３の場合と同じである（図２
１（ｄ））。
【０１２６】ここで、図２１（ｃ）においてブリッジ部
分の酸化膜１８を除去するのは、チャネルが形成される
部分におけるゲートの酸化膜の厚みが不均一になるのを
防止するためである。もし酸化膜１８を除去しなけれ
ば、図２１（ｄ）において第２のシリコン酸化膜５を形
成した際に、空隙１０側の酸化膜の厚みは、第２のシリ
コン酸化膜５の厚みと酸化膜１８の厚みの合計となる。
一方、空隙１０の反対側の酸化膜の厚みは第２のシリコ
ン酸化膜５の厚みとなる。したがってゲート電極６の酸
化膜の厚みがチャネルシリコン膜３の上下で異なること
になる。ＧＡＡトランジスタにおいて、酸化膜は薄い方
が望ましく、かつ、チャネルの特性が上下で均一である
ことが望ましい。
分の酸化膜１８を除去するのは、チャネルが形成される
部分におけるゲートの酸化膜の厚みが不均一になるのを
防止するためである。もし酸化膜１８を除去しなけれ
ば、図２１（ｄ）において第２のシリコン酸化膜５を形
成した際に、空隙１０側の酸化膜の厚みは、第２のシリ
コン酸化膜５の厚みと酸化膜１８の厚みの合計となる。
一方、空隙１０の反対側の酸化膜の厚みは第２のシリコ
ン酸化膜５の厚みとなる。したがってゲート電極６の酸
化膜の厚みがチャネルシリコン膜３の上下で異なること
になる。ＧＡＡトランジスタにおいて、酸化膜は薄い方
が望ましく、かつ、チャネルの特性が上下で均一である
ことが望ましい。
【０１２７】なお、シリコン酸化膜１８の厚みが十分薄
く、トランジスタの特性の点で問題が生じなければ、シ
リコン酸化膜１８を除去する図２１（ｃ）の工程を省略
してもよい。
く、トランジスタの特性の点で問題が生じなければ、シ
リコン酸化膜１８を除去する図２１（ｃ）の工程を省略
してもよい。
【０１２８】実施例１０．実施例１及び２において、熱
リン酸によるエッチングによりシリコン窒化膜９を除去
するとき、そのエッチング速度は、１分間に５０Å程度
と非常に小さいためエッチングの処理時間が長くかかっ
ていた。例えば、トランジスタのゲート幅Ｗが０．６μ
ｍである場合、エッチングに要する時間は約１２０分で
ある。
リン酸によるエッチングによりシリコン窒化膜９を除去
するとき、そのエッチング速度は、１分間に５０Å程度
と非常に小さいためエッチングの処理時間が長くかかっ
ていた。例えば、トランジスタのゲート幅Ｗが０．６μ
ｍである場合、エッチングに要する時間は約１２０分で
ある。
【０１２９】そこで、この実施例１０は、実施例１の工
程Ｂあるいは実施例２の工程Ａにおいて、シリコン窒化
膜をＬＰ−ＣＶＤ法でなくプラズマＣＶＤ法で形成する
ことにより、エッチングに要する時間を短縮するもので
ある。プラズマＣＶＤ法により堆積されたシリコン窒化
膜の密度が小さいため、熱リン酸によるエッチング速度
はＬＰ−ＣＶＤ法の窒化膜に比べて５０％以上速くな
る。したがって、実施例１及び実施例２においてシリコ
ン窒化膜８、９を除去するための時間が、半分になる。
程Ｂあるいは実施例２の工程Ａにおいて、シリコン窒化
膜をＬＰ−ＣＶＤ法でなくプラズマＣＶＤ法で形成する
ことにより、エッチングに要する時間を短縮するもので
ある。プラズマＣＶＤ法により堆積されたシリコン窒化
膜の密度が小さいため、熱リン酸によるエッチング速度
はＬＰ−ＣＶＤ法の窒化膜に比べて５０％以上速くな
る。したがって、実施例１及び実施例２においてシリコ
ン窒化膜８、９を除去するための時間が、半分になる。
【０１３０】実施例１１．また、実施例２の図６におい
て、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で
形成したシリコン窒化膜に、そして、シリコン窒化膜９
をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換え
てもよい。シリコン酸化膜はフッ酸によりエッチングで
きるので、フッ酸を用いてブリッジを形成することがで
きる。そして、フッ酸によるシリコン酸化膜のエッチン
グ速度は、５００から６０００Åと非常に速いため、短
時間でブリッジ形成ができる。
て、下地の第１のシリコン酸化膜２をＬＰ−ＣＶＤ法で
形成したシリコン窒化膜に、そして、シリコン窒化膜９
をＬＰ−ＣＶＤ法で形成したシリコン酸化膜に入れ換え
てもよい。シリコン酸化膜はフッ酸によりエッチングで
きるので、フッ酸を用いてブリッジを形成することがで
きる。そして、フッ酸によるシリコン酸化膜のエッチン
グ速度は、５００から６０００Åと非常に速いため、短
時間でブリッジ形成ができる。
【０１３１】なお、実施例１の図１において、下地の第
１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリ
コン窒化膜に、シリコン窒化膜８をＬＰ−ＣＶＤ法で形
成したシリコン酸化膜に入れ換えても同様の効果を奏す
る。
１のシリコン酸化膜２をＬＰ−ＣＶＤ法で形成したシリ
コン窒化膜に、シリコン窒化膜８をＬＰ−ＣＶＤ法で形
成したシリコン酸化膜に入れ換えても同様の効果を奏す
る。
【０１３２】実施例１２．また、実施例２の図６におい
て、下地の第１のシリコン酸化膜２をそのままに、そし
て、シリコン窒化膜９をＢＳＧ，ＰＳＧ等の不純物を含
む膜を用いてもよい。ＢＳＧ（ボロンシリケートガラ
ス）はボロンを含むシリコン酸化膜であり、ＰＳＧ（リ
ンシリケートガラス）はリンを含むシリコン酸化膜であ
り、いずれもＣＶＤ法で形成される。これらＢＳＧ，Ｐ
ＳＧの膜のエッチングはフッ酸により行われ、そのエッ
チング速度はシリコン酸化膜のエッチング速度よりも２
倍以上速い。さらに、このエッチングによりＢＳＧ，Ｐ
ＳＧを選択的に除去することができる。エッチングの際
のＢＳＧとシリコン酸化膜との選択比は４０程度であ
る。
て、下地の第１のシリコン酸化膜２をそのままに、そし
て、シリコン窒化膜９をＢＳＧ，ＰＳＧ等の不純物を含
む膜を用いてもよい。ＢＳＧ（ボロンシリケートガラ
ス）はボロンを含むシリコン酸化膜であり、ＰＳＧ（リ
ンシリケートガラス）はリンを含むシリコン酸化膜であ
り、いずれもＣＶＤ法で形成される。これらＢＳＧ，Ｐ
ＳＧの膜のエッチングはフッ酸により行われ、そのエッ
チング速度はシリコン酸化膜のエッチング速度よりも２
倍以上速い。さらに、このエッチングによりＢＳＧ，Ｐ
ＳＧを選択的に除去することができる。エッチングの際
のＢＳＧとシリコン酸化膜との選択比は４０程度であ
る。
【０１３３】したがって、この実施例によれば、実施例
１においてシリコン窒化膜９を除去するための時間が、
半分になる。
１においてシリコン窒化膜９を除去するための時間が、
半分になる。
【０１３４】なお、実施例１の図１において、シリコン
窒化膜８をＢＳＧ，ＰＳＧに入れ換えても同様の効果を
奏する。
窒化膜８をＢＳＧ，ＰＳＧに入れ換えても同様の効果を
奏する。
【０１３５】実施例１３．実施例１及び実施例２におい
て、チャネルシリコン膜を形成した後にゲートシリコン
膜を形成したが、この順序を逆にして、ゲートシリコン
膜を形成した後にチャネルシリコン膜を形成するように
してもよい。
て、チャネルシリコン膜を形成した後にゲートシリコン
膜を形成したが、この順序を逆にして、ゲートシリコン
膜を形成した後にチャネルシリコン膜を形成するように
してもよい。
【０１３６】次に、この実施例のトランジスタの製造方
法を、実施例２の図８と類似する図２１に基づき説明す
る。シリコン基板１、第１のシリコン酸化膜２に重ねて
シリコン窒化膜９を形成する（図２２（ａ））。その
後、シリコン窒化膜９に重ねてポリシリコンを堆積しゲ
ート電極６を形成する（図２２（ｂ））。次に、エッチ
ングによりシリコン窒化膜９を除去してゲート電極６を
ブリッジ状に形成する（図２２（ｃ））。
法を、実施例２の図８と類似する図２１に基づき説明す
る。シリコン基板１、第１のシリコン酸化膜２に重ねて
シリコン窒化膜９を形成する（図２２（ａ））。その
後、シリコン窒化膜９に重ねてポリシリコンを堆積しゲ
ート電極６を形成する（図２２（ｂ））。次に、エッチ
ングによりシリコン窒化膜９を除去してゲート電極６を
ブリッジ状に形成する（図２２（ｃ））。
【０１３７】以下、実施例２の場合と同様に、表面に第
２のシリコン酸化膜５を形成する（図２２（ｄ））。そ
の後、チャネルシリコン膜３をゲート電極６を覆うよう
に形成する（図２２（ｅ））。
２のシリコン酸化膜５を形成する（図２２（ｄ））。そ
の後、チャネルシリコン膜３をゲート電極６を覆うよう
に形成する（図２２（ｅ））。
【０１３８】このように、実施例２において、チャネル
シリコン膜３とゲートシリコン膜６の役割を入れ換えて
形成することにより、この実施例によるトランジスタ
は、ゲート電極６のポリシリコン膜の周囲にチャネルシ
リコン膜３が巻き付いた構造になる。この実施例による
トランジスタにおいて、チャネルシリコン膜３の内部全
体に電流が流れるので、実施例２のトランジスタの効果
であるチャネルコンダクダンスが従来の２倍以上になる
という効果は得られない。しかし、ゲート電極６の上下
それぞれにチャネル面が形成され、ソースとドレイン間
のチャネルが２つになるため、電流駆動能力が２倍にな
るという効果が得られる。
シリコン膜３とゲートシリコン膜６の役割を入れ換えて
形成することにより、この実施例によるトランジスタ
は、ゲート電極６のポリシリコン膜の周囲にチャネルシ
リコン膜３が巻き付いた構造になる。この実施例による
トランジスタにおいて、チャネルシリコン膜３の内部全
体に電流が流れるので、実施例２のトランジスタの効果
であるチャネルコンダクダンスが従来の２倍以上になる
という効果は得られない。しかし、ゲート電極６の上下
それぞれにチャネル面が形成され、ソースとドレイン間
のチャネルが２つになるため、電流駆動能力が２倍にな
るという効果が得られる。
【０１３９】上記の説明において、実施例２の製造方法
を例にとり説明したが、実施例１の製造方法にも適用で
きる。
を例にとり説明したが、実施例１の製造方法にも適用で
きる。
【０１４０】実施例１４．従来のＴＦＴにおいて、チャ
ネルシリコン膜の厚みはＣＶＤ法でデポしたポリシリコ
ンの厚みで決まっており、チャネル部だけ厚くすること
はできなかった。この実施例１４では、上記実施例１３
の製造方法に基づきチャネル部のみ厚くすることを可能
にする。
ネルシリコン膜の厚みはＣＶＤ法でデポしたポリシリコ
ンの厚みで決まっており、チャネル部だけ厚くすること
はできなかった。この実施例１４では、上記実施例１３
の製造方法に基づきチャネル部のみ厚くすることを可能
にする。
【０１４１】この実施例のＴＦＴの特徴は、図２３に示
すように、ブリッジ状に形成されたゲート電極６の高さ
ｔ2をチャネルシリコン膜３の厚みｔ1の２倍以内とする
点である。
すように、ブリッジ状に形成されたゲート電極６の高さ
ｔ2をチャネルシリコン膜３の厚みｔ1の２倍以内とする
点である。
【０１４２】次に、ゲート電極６の高さｔ2とチャネル
シリコン膜３の厚みｔ1とが、ｔ2≦２ｔ1の関係を満足
するように設定すると、図２３の構造のＴＦＴが得られ
ることの理由について、図２５に基づいて説明する。
シリコン膜３の厚みｔ1とが、ｔ2≦２ｔ1の関係を満足
するように設定すると、図２３の構造のＴＦＴが得られ
ることの理由について、図２５に基づいて説明する。
【０１４３】ゲート電極６のブリッジの高さｔ2が、後
に堆積されるチャネルシリコン膜３の厚みｔ1の２倍で
あるとする（図２５（ａ））。ＣＶＤ法によるチャネル
シリコン膜の堆積工程において、シリコン基板１上の第
２のシリコン酸化膜５上にチャネルシリコン膜３が堆積
されるとともに、ゲート電極６の全周にチャネルシリコ
ン膜３が堆積される（図２５（ｂ））。このチャネルシ
リコン膜の堆積工程が継続するにつれて、その厚みは次
第に増して来る（図２５（ｃ））。図から分かるよう
に、空隙１０は、ゲート電極６の下面に堆積されたチャ
ネルシリコン膜３と、シリコン基板１上に堆積されたチ
ャネルシリコン膜３との両方により埋められる。したが
って、空隙１０におけるチャネルシリコン膜３成長速度
は、シリコン基板１上における成長速度やゲート電極６
の上面における成長速度の２倍程度となる。このことよ
り、ゲート電極６の高さがチャネルシリコン膜３の厚み
の２倍であっても、空隙１０はチャネルシリコン膜３に
より隙間なく埋められるのである。
に堆積されるチャネルシリコン膜３の厚みｔ1の２倍で
あるとする（図２５（ａ））。ＣＶＤ法によるチャネル
シリコン膜の堆積工程において、シリコン基板１上の第
２のシリコン酸化膜５上にチャネルシリコン膜３が堆積
されるとともに、ゲート電極６の全周にチャネルシリコ
ン膜３が堆積される（図２５（ｂ））。このチャネルシ
リコン膜の堆積工程が継続するにつれて、その厚みは次
第に増して来る（図２５（ｃ））。図から分かるよう
に、空隙１０は、ゲート電極６の下面に堆積されたチャ
ネルシリコン膜３と、シリコン基板１上に堆積されたチ
ャネルシリコン膜３との両方により埋められる。したが
って、空隙１０におけるチャネルシリコン膜３成長速度
は、シリコン基板１上における成長速度やゲート電極６
の上面における成長速度の２倍程度となる。このことよ
り、ゲート電極６の高さがチャネルシリコン膜３の厚み
の２倍であっても、空隙１０はチャネルシリコン膜３に
より隙間なく埋められるのである。
【０１４４】ところで、一般に、ポリシリコン膜のグレ
イン径は、ポリシリコン膜が厚いほど大きくなる（図２
４）。したがって、この実施例１４のＴＦＴの構造によ
れば、チャネルが形成される部分であるシリコン基板１
とゲート電極６との間のチャネルシリコン膜が他の部分
に比べ厚いのであるから、このチャネル部分のチャネル
シリコン膜３のグレインは他の部分に比べ大きくなり、
このトランジスタのオン時のドレイン電流が向上する。
また、オフ時のドレイン電流はドレイン端で発生し、そ
の大きさは発生部分の体積で決まるので、オフ時のドレ
イン電流はチャネルシリコン膜３自体の厚みｔ1に関係
し、チャネル部分の厚みｔ2に関係しない。したがっ
て、オフ時のドレイン電流が大きくなることはない。
イン径は、ポリシリコン膜が厚いほど大きくなる（図２
４）。したがって、この実施例１４のＴＦＴの構造によ
れば、チャネルが形成される部分であるシリコン基板１
とゲート電極６との間のチャネルシリコン膜が他の部分
に比べ厚いのであるから、このチャネル部分のチャネル
シリコン膜３のグレインは他の部分に比べ大きくなり、
このトランジスタのオン時のドレイン電流が向上する。
また、オフ時のドレイン電流はドレイン端で発生し、そ
の大きさは発生部分の体積で決まるので、オフ時のドレ
イン電流はチャネルシリコン膜３自体の厚みｔ1に関係
し、チャネル部分の厚みｔ2に関係しない。したがっ
て、オフ時のドレイン電流が大きくなることはない。
【０１４５】さらに、形成されるチャネルシリコン膜３
の膜厚ｔ1は、チャネル部分の膜厚ｔ2の１／２であるか
ら、全面に膜厚ｔ2のチャネルシリコン膜３を形成する
場合と比べエッチングしやすく、チャネルシリコン膜３
のパターニングが容易になるという利点がある。
の膜厚ｔ1は、チャネル部分の膜厚ｔ2の１／２であるか
ら、全面に膜厚ｔ2のチャネルシリコン膜３を形成する
場合と比べエッチングしやすく、チャネルシリコン膜３
のパターニングが容易になるという利点がある。
【０１４６】なお、ゲート電極６のブリッジの高さｔ2
がチャネルシリコン膜の厚さｔ1の２倍を越える場合に
は、ブリッジの下の空隙１０はチャネルシリコン膜によ
り埋めつくされず、多少の隙間が生じる。
がチャネルシリコン膜の厚さｔ1の２倍を越える場合に
は、ブリッジの下の空隙１０はチャネルシリコン膜によ
り埋めつくされず、多少の隙間が生じる。
【０１４７】以上のように、この実施例１４による方法
により製造されたトランジスタは、オフ時のドレイン電
流が大きくなることなくオン時のドレイン電流が増大す
るという特徴、及びトランジスタのパターニングが容易
であるという優れた特徴を有する。
により製造されたトランジスタは、オフ時のドレイン電
流が大きくなることなくオン時のドレイン電流が増大す
るという特徴、及びトランジスタのパターニングが容易
であるという優れた特徴を有する。
【０１４８】実施例１５．実施例１３及び１４において
示されたゲート電極をチャネルシリコン膜の前に形成す
るプロセスにより製造されたトランジスタは、ＧＡＡ構
造ではない。この実施例１５のトランジスタの製造方法
は、ゲート電極を先に形成するプロセスを採用しつつ、
チャネルシリコン膜の上下にゲート電極を設けることの
できるものである。
示されたゲート電極をチャネルシリコン膜の前に形成す
るプロセスにより製造されたトランジスタは、ＧＡＡ構
造ではない。この実施例１５のトランジスタの製造方法
は、ゲート電極を先に形成するプロセスを採用しつつ、
チャネルシリコン膜の上下にゲート電極を設けることの
できるものである。
【０１４９】図２６及び図２７は、この実施例による半
導体装置の構造及びこの半導体装置の製造方法を説明す
るための斜視図であり、図２８及び図２９は、図２６及
び図２７のＡ−Ａ’矢視断面図である。これらの図にお
いて、２２はシリコン基板１の上の第１のシリコン酸化
膜２に重ねて形成された第１のゲートシリコン膜、２３
はシリコン窒化膜９及び第１のゲートシリコン膜２２に
重ねて形成された第２のゲートシリコン膜、２４は第１
のゲートシリコン膜２２及び第２のゲートシリコン膜２
３を所定の形状にパターニングしてゲート電極を形成す
るためのレジスト膜である。
導体装置の構造及びこの半導体装置の製造方法を説明す
るための斜視図であり、図２８及び図２９は、図２６及
び図２７のＡ−Ａ’矢視断面図である。これらの図にお
いて、２２はシリコン基板１の上の第１のシリコン酸化
膜２に重ねて形成された第１のゲートシリコン膜、２３
はシリコン窒化膜９及び第１のゲートシリコン膜２２に
重ねて形成された第２のゲートシリコン膜、２４は第１
のゲートシリコン膜２２及び第２のゲートシリコン膜２
３を所定の形状にパターニングしてゲート電極を形成す
るためのレジスト膜である。
【０１５０】次に製造方法について、図２６〜図２９に
基づき説明する。 工程Ａ シリコン基板１上に、例えば、熱酸化法によって１００
０Å程度のシリコン酸化膜２を形成する。その表面に、
減圧ＣＶＤ法（６００〜７００℃）によりリンを添加し
た第１のゲートシリコン膜２２を例えば１５００Å程度
堆積させる。さらに、減圧ＣＶＤ法（６００〜７００
℃）によりシリコン窒化膜９を例えば２０００Å堆積さ
せる。次に、このシリコン窒化膜９を、目的のトランジ
スタのチャネルの長さに対応して線状にパターニングす
る（図２６（ａ）、図２８（ａ））。
基づき説明する。 工程Ａ シリコン基板１上に、例えば、熱酸化法によって１００
０Å程度のシリコン酸化膜２を形成する。その表面に、
減圧ＣＶＤ法（６００〜７００℃）によりリンを添加し
た第１のゲートシリコン膜２２を例えば１５００Å程度
堆積させる。さらに、減圧ＣＶＤ法（６００〜７００
℃）によりシリコン窒化膜９を例えば２０００Å堆積さ
せる。次に、このシリコン窒化膜９を、目的のトランジ
スタのチャネルの長さに対応して線状にパターニングす
る（図２６（ａ）、図２８（ａ））。
【０１５１】工程Ｂ
次に、リンを添加した第２のゲートシリコン膜２３を減
圧ＣＶＤ法により例えば１０００Å堆積させる（図２６
（ｂ）、図２８（ｂ））。
圧ＣＶＤ法により例えば１０００Å堆積させる（図２６
（ｂ）、図２８（ｂ））。
【０１５２】工程Ｃ
次に、表面にレジストを塗布した後に、リソグラフィ技
術により、レジスト膜２４を形成すべきトランジスタの
活性層のパターンに対応するようにパターニングする。
そして、第２のゲートシリコン膜２３とこのレジストパ
ターンとが同一になるようにエッチング加工を行う（図
２６（ｃ）、図２８（ｃ））。なお、図２６（ｃ）にお
いて、第２のゲートシリコン膜２３に対してのみエッチ
ングを行っているが、このとき同時に下の第１のゲート
シリコン膜２２の一部に対してエッチングしてもよい。
術により、レジスト膜２４を形成すべきトランジスタの
活性層のパターンに対応するようにパターニングする。
そして、第２のゲートシリコン膜２３とこのレジストパ
ターンとが同一になるようにエッチング加工を行う（図
２６（ｃ）、図２８（ｃ））。なお、図２６（ｃ）にお
いて、第２のゲートシリコン膜２３に対してのみエッチ
ングを行っているが、このとき同時に下の第１のゲート
シリコン膜２２の一部に対してエッチングしてもよい。
【０１５３】工程Ｄ
次に、レジストパターン２４を残したまま、１５０℃程
度のリン酸溶液に浸すことによりシリコン窒化膜９を全
て除去する。これにより、第１のゲートシリコン膜２２
と第２のゲートシリコン膜２３との間には空隙１０が形
成され、第２のゲートシリコン膜２３はブリッジ状にな
る（図２７（ａ）、図２８（ｄ））。
度のリン酸溶液に浸すことによりシリコン窒化膜９を全
て除去する。これにより、第１のゲートシリコン膜２２
と第２のゲートシリコン膜２３との間には空隙１０が形
成され、第２のゲートシリコン膜２３はブリッジ状にな
る（図２７（ａ）、図２８（ｄ））。
【０１５４】工程Ｅ
次に、レジストパターン２４をマスクとして用い、第１
のゲートシリコン膜２２に対してプラズマによるポリシ
リコンエッチングを行い、第１のゲートシリコン膜２２
を形成すべきトランジスタに対応してパターニングす
る。その後、レジスト２４を酸素プラズマにより全面的
に除去する（図２７（ｂ）、図２９（ａ））。
のゲートシリコン膜２２に対してプラズマによるポリシ
リコンエッチングを行い、第１のゲートシリコン膜２２
を形成すべきトランジスタに対応してパターニングす
る。その後、レジスト２４を酸素プラズマにより全面的
に除去する（図２７（ｂ）、図２９（ａ））。
【０１５５】工程Ｆ
次に、減圧ＣＶＤ法（４００〜９００℃）を用いて、全
面にゲート絶縁膜となる第２のシリコン酸化膜５を所定
の厚み（例えば２００Å）堆積させる。この処理によ
り、第１のシリコン酸化膜２上はもとより、第１のゲー
トシリコン膜２２上及び空隙１０の周囲に第２のシリコ
ン酸化膜５が形成される（図２９（ｂ））。次に減圧Ｃ
ＶＤ法により、チャネルシリコン膜３を、第２のシリコ
ン酸化膜５上の全面に所定の厚さ（例えば２０００Å）
堆積させる。このとき、ブリッジ状の第２のゲートシリ
コン膜２３の下の空隙１０の中も、チャネルシリコン膜
３で満たされる（図２９（ｃ））。
面にゲート絶縁膜となる第２のシリコン酸化膜５を所定
の厚み（例えば２００Å）堆積させる。この処理によ
り、第１のシリコン酸化膜２上はもとより、第１のゲー
トシリコン膜２２上及び空隙１０の周囲に第２のシリコ
ン酸化膜５が形成される（図２９（ｂ））。次に減圧Ｃ
ＶＤ法により、チャネルシリコン膜３を、第２のシリコ
ン酸化膜５上の全面に所定の厚さ（例えば２０００Å）
堆積させる。このとき、ブリッジ状の第２のゲートシリ
コン膜２３の下の空隙１０の中も、チャネルシリコン膜
３で満たされる（図２９（ｃ））。
【０１５６】このチャネルシリコン膜３に対しリソグラ
フィーを用いてパターニングを行い、所望のパターンに
加工する（図２７（ｃ）、図２９（ｄ））。そして、後
工程でヒ素イオンを注入することにより、トランジスタ
のソース部及びドレイン部を形成する。なお、この実施
例による製造方法において、実施例２の場合と異なりソ
ース・ドレインを形成するためのイオンの注入の際にゲ
ート電極２２、２３をマスクにすることができないの
で、まずマスクとなるレジストパターンを形成し、それ
からヒ素イオンを注入する。
フィーを用いてパターニングを行い、所望のパターンに
加工する（図２７（ｃ）、図２９（ｄ））。そして、後
工程でヒ素イオンを注入することにより、トランジスタ
のソース部及びドレイン部を形成する。なお、この実施
例による製造方法において、実施例２の場合と異なりソ
ース・ドレインを形成するためのイオンの注入の際にゲ
ート電極２２、２３をマスクにすることができないの
で、まずマスクとなるレジストパターンを形成し、それ
からヒ素イオンを注入する。
【０１５７】なお、この実施例において、シリコン窒化
膜９を、ＣＶＤ法によるシリコン酸化膜で置き換えるこ
とができる。シリコン酸化膜はエッチングレートの大き
いフッ酸により除去できて、プロセスが容易になる。
膜９を、ＣＶＤ法によるシリコン酸化膜で置き換えるこ
とができる。シリコン酸化膜はエッチングレートの大き
いフッ酸により除去できて、プロセスが容易になる。
【０１５８】この実施例の製造方法によるトランジスタ
において、形成されるチャネル面は合計３つになる。第
１のゲートシリコン膜２２と第２のゲートシリコン膜２
３とに挟まれたチャネルシリコン膜３において、チャネ
ルは上下それぞれに生じる。また、第２のゲートシリコ
ン膜２３の上に形成されたチャネルシリコン膜３におい
て、チャネルはゲート電極側に１つ生じる。このよう
に、チャネルが合計３面に生じることにより、この実施
例の製造方法によるトランジスタは、非常に大きな電流
駆動能力を備えることができる。また、この実施例の製
造方法によれば、チャネルシリコン膜をゲートシリコン
膜の後に形成するプロセスにおいても、ゲートオールア
ラウンド構造を実現することができる。
において、形成されるチャネル面は合計３つになる。第
１のゲートシリコン膜２２と第２のゲートシリコン膜２
３とに挟まれたチャネルシリコン膜３において、チャネ
ルは上下それぞれに生じる。また、第２のゲートシリコ
ン膜２３の上に形成されたチャネルシリコン膜３におい
て、チャネルはゲート電極側に１つ生じる。このよう
に、チャネルが合計３面に生じることにより、この実施
例の製造方法によるトランジスタは、非常に大きな電流
駆動能力を備えることができる。また、この実施例の製
造方法によれば、チャネルシリコン膜をゲートシリコン
膜の後に形成するプロセスにおいても、ゲートオールア
ラウンド構造を実現することができる。
【０１５９】実施例１６．なお、実施例１５において、
チャネルシリコン膜が３ａ，３ｂの２層からなるトラン
ジスタを示したが、チャネルシリコン膜を３層、４層と
多層にしてもよい。
チャネルシリコン膜が３ａ，３ｂの２層からなるトラン
ジスタを示したが、チャネルシリコン膜を３層、４層と
多層にしてもよい。
【０１６０】図３０にチャネルシリコン膜が５層からな
るトランジスタの断面図を示す。同図において、１はシ
リコン基板、２はシリコン基板１の上に形成された第１
のシリコン酸化膜である。２２、２３はそれぞれ第１、
第２のゲートシリコン膜、２５〜２７は、それぞれ第３
〜第５のゲートシリコン膜であり、これらは順番に堆積
されている。第１のゲートシリコン膜２２と第２のゲー
トシリコン膜２３との間にはチャネルシリコン膜３ａが
形成され、第２のゲートシリコン膜２３と第３のゲート
シリコン膜２５との間にはチャネルシリコン膜３ｂが形
成され、第３のゲートシリコン膜２５と第４のゲートシ
リコン膜２６との間にはチャネルシリコン膜３ｃが形成
され、第４のゲートシリコン膜２６と第５のゲートシリ
コン膜２７との間にはチャネルシリコン膜３ｄが形成さ
れている。さらに、第５のゲートシリコン膜２７の上に
はチャネルシリコン膜３ｅが形成されている。
るトランジスタの断面図を示す。同図において、１はシ
リコン基板、２はシリコン基板１の上に形成された第１
のシリコン酸化膜である。２２、２３はそれぞれ第１、
第２のゲートシリコン膜、２５〜２７は、それぞれ第３
〜第５のゲートシリコン膜であり、これらは順番に堆積
されている。第１のゲートシリコン膜２２と第２のゲー
トシリコン膜２３との間にはチャネルシリコン膜３ａが
形成され、第２のゲートシリコン膜２３と第３のゲート
シリコン膜２５との間にはチャネルシリコン膜３ｂが形
成され、第３のゲートシリコン膜２５と第４のゲートシ
リコン膜２６との間にはチャネルシリコン膜３ｃが形成
され、第４のゲートシリコン膜２６と第５のゲートシリ
コン膜２７との間にはチャネルシリコン膜３ｄが形成さ
れている。さらに、第５のゲートシリコン膜２７の上に
はチャネルシリコン膜３ｅが形成されている。
【０１６１】図３０のトランジスタにおいて、第１のゲ
ートシリコン膜２２及び第２のゲートシリコン膜２３に
より、チャネルシリコン膜３ａの両面にチャネル面が形
成される。同様に、チャネルシリコン膜３ｂ〜３ｄの両
面にチャネル面が形成される。そして、チャネルシリコ
ン膜３ｅの下面に１つのチャネル面が形成される。した
がって、図３０のトランジスタは、９つのチャネル面を
有し、電流駆動能力が著しく向上する。
ートシリコン膜２２及び第２のゲートシリコン膜２３に
より、チャネルシリコン膜３ａの両面にチャネル面が形
成される。同様に、チャネルシリコン膜３ｂ〜３ｄの両
面にチャネル面が形成される。そして、チャネルシリコ
ン膜３ｅの下面に１つのチャネル面が形成される。した
がって、図３０のトランジスタは、９つのチャネル面を
有し、電流駆動能力が著しく向上する。
【０１６２】次に、図３０のトランジスタの製造方法に
ついて説明する。実施例１５の工程を複数回繰り返すこ
とにより、ゲートシリコン膜とシリコン窒化膜を多層に
積み重ねることができる。その後、最も上にあるゲート
シリコン膜からパターニングとシリコン窒化膜除去を繰
り返すことによりブリッジ状のゲートシリコン膜を多層
積み重ねた構造を得ることができる。その後、実施例１
５と同様にゲート絶縁膜とチャネルシリコンとを順番に
堆積すると、図３０に示すようにチャネルシリコン膜が
５つ重ねられたのトランジスタが形成できる。なお、チ
ャネルシリコン膜を５つ以上重ねる場合も同様である。
ついて説明する。実施例１５の工程を複数回繰り返すこ
とにより、ゲートシリコン膜とシリコン窒化膜を多層に
積み重ねることができる。その後、最も上にあるゲート
シリコン膜からパターニングとシリコン窒化膜除去を繰
り返すことによりブリッジ状のゲートシリコン膜を多層
積み重ねた構造を得ることができる。その後、実施例１
５と同様にゲート絶縁膜とチャネルシリコンとを順番に
堆積すると、図３０に示すようにチャネルシリコン膜が
５つ重ねられたのトランジスタが形成できる。なお、チ
ャネルシリコン膜を５つ以上重ねる場合も同様である。
【０１６３】
【発明の効果】以上のように、この発明によれば、半導
体基板上に形成された絶縁膜上に、異方性エッチングに
より開口部を形成する第１の工程と、上記開口部にダミ
ー部材を埋め込む第２の工程と、上記絶縁膜及び上記ダ
ミー部材に重ねて、上記開口部に入り込まないようにチ
ャネル部材を薄膜形成法により形成する第３の工程と、
上記ダミー部材を除去し、上記開口部に空隙を設ける第
４の工程と、上記チャネル部材の両側にチャネルを生じ
させるトランジスタの制御電極としての薄膜を、上記チ
ャネル部材を覆うように上記チャネル部材上及び上記空
隙に形成する第５の工程とを備えたので、微細なトラン
ジスタを形成でき、半導体装置の集積度が向上する。ま
た、上記ダミー部材を除去して空隙を設けた後に、上記
チャネル部材に対して熱処理を行い表面に酸化膜を形成
する工程を備えるので、上記チャネル部材中の粒界及び
格子欠陥が減少し、トランジスタの特性が向上する。ま
た、上記開口部にダミー部材としてシリコン窒化膜を埋
め込んだ後に、上記ダミー部材上に酸化膜を形成する工
程を備えるので、上記ダミー部材又は上記ダミーパター
ンとチャネル部材とが直接接触することがなく、チャネ
ル部材に不純物が混入しない。これによりトランジスタ
の電気特性が安定する。また、上記開口部に埋め込むダ
ミー部材を、シリコン窒化膜としプラズマＣＶＤ法によ
り形成するので、ダミー部材の除去に要する時間が短く
なり、生産性が向上する。また、半導体基板上に形成さ
れた絶縁膜を、シリコン窒化膜としＣＶＤ法により形成
するとともに、上記開口部に埋め込むダミー部材を、シ
リコン酸化膜としＣＶＤ法により形成するので、ダミー
部材の除去に要する時間が短くなり、生産性が向上す
る。また、上記開口部に埋め込むダミー部材を、不純物
を含むシリコン酸化膜としＣＶＤ法により形成するの
で、ダミー部材の除去に要する時間が短くなり、生産性
が向上する。
体基板上に形成された絶縁膜上に、異方性エッチングに
より開口部を形成する第１の工程と、上記開口部にダミ
ー部材を埋め込む第２の工程と、上記絶縁膜及び上記ダ
ミー部材に重ねて、上記開口部に入り込まないようにチ
ャネル部材を薄膜形成法により形成する第３の工程と、
上記ダミー部材を除去し、上記開口部に空隙を設ける第
４の工程と、上記チャネル部材の両側にチャネルを生じ
させるトランジスタの制御電極としての薄膜を、上記チ
ャネル部材を覆うように上記チャネル部材上及び上記空
隙に形成する第５の工程とを備えたので、微細なトラン
ジスタを形成でき、半導体装置の集積度が向上する。ま
た、上記ダミー部材を除去して空隙を設けた後に、上記
チャネル部材に対して熱処理を行い表面に酸化膜を形成
する工程を備えるので、上記チャネル部材中の粒界及び
格子欠陥が減少し、トランジスタの特性が向上する。ま
た、上記開口部にダミー部材としてシリコン窒化膜を埋
め込んだ後に、上記ダミー部材上に酸化膜を形成する工
程を備えるので、上記ダミー部材又は上記ダミーパター
ンとチャネル部材とが直接接触することがなく、チャネ
ル部材に不純物が混入しない。これによりトランジスタ
の電気特性が安定する。また、上記開口部に埋め込むダ
ミー部材を、シリコン窒化膜としプラズマＣＶＤ法によ
り形成するので、ダミー部材の除去に要する時間が短く
なり、生産性が向上する。また、半導体基板上に形成さ
れた絶縁膜を、シリコン窒化膜としＣＶＤ法により形成
するとともに、上記開口部に埋め込むダミー部材を、シ
リコン酸化膜としＣＶＤ法により形成するので、ダミー
部材の除去に要する時間が短くなり、生産性が向上す
る。また、上記開口部に埋め込むダミー部材を、不純物
を含むシリコン酸化膜としＣＶＤ法により形成するの
で、ダミー部材の除去に要する時間が短くなり、生産性
が向上する。
【０１６４】
【０１６５】
【０１６６】
【０１６７】
【０１６８】
【０１６９】
【０１７０】
【０１７１】
【０１７２】
【０１７３】
【０１７４】
【０１７５】
【０１７６】
【０１７７】
【０１７８】
【０１７９】
【０１８０】
【０１８１】
【０１８２】
【０１８３】
【０１８４】
【０１８５】
【図１】 この発明の実施例１の半導体装置及びその製
造方法を示す図である。
造方法を示す図である。
【図２】 この発明の実施例１の半導体装置及びその製
造方法を示す図である。
造方法を示す図である。
【図３】 この発明の実施例１の半導体装置及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】 この発明の実施例１の半導体装置及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】 この発明の実施例１における開口幅の説明図
である。
である。
【図６】 この発明の実施例２の半導体装置及びその製
造方法を示す図である。
造方法を示す図である。
【図７】 この発明の実施例２の半導体装置及びその製
造方法を示す図である。
造方法を示す図である。
【図８】 この発明の実施例２の半導体装置及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】 この発明の実施例２の半導体装置及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図１０】 チャネルシリコン膜の垂れの説明図であ
る。
る。
【図１１】 この発明の実施例３の半導体装置及びその
製造方法を示す図である。
製造方法を示す図である。
【図１２】 この発明の実施例３の半導体装置及びその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１３】 この発明の実施例４の半導体装置及びその
製造方法を示す図である。
製造方法を示す図である。
【図１４】 この発明の実施例４の半導体装置及びその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１５】 この発明の実施例５の半導体装置の説明図
である。
である。
【図１６】 この発明の実施例５及び実施例６の半導体
装置に係る、チャネル長Ｌ、チャネルシリコン膜ｔ、ブ
リッジ高さｈとブリッジの垂れの発生との関係を示す図
である。
装置に係る、チャネル長Ｌ、チャネルシリコン膜ｔ、ブ
リッジ高さｈとブリッジの垂れの発生との関係を示す図
である。
【図１７】 この発明の実施例５の半導体装置を示す平
面図及び断面図である。
面図及び断面図である。
【図１８】 この発明の実施例７の半導体装置の説明図
である。
である。
【図１９】 この発明の実施例７の半導体装置を示す平
面図及び断面図である。
面図及び断面図である。
【図２０】 この発明の実施例９の半導体装置の製造方
法を示す図である。
法を示す図である。
【図２１】 この発明の実施例９の半導体装置の製造方
法を示す図である。
法を示す図である。
【図２２】 この発明の実施例１３の半導体装置の製造
方法を示す図である。
方法を示す図である。
【図２３】 この発明の実施例１４の半導体装置を示す
断面図である。
断面図である。
【図２４】 この発明の実施例１４の半導体装置に係
る、ポリシリコン膜厚とポリシリコンの粒径との関係を
示す図である。
る、ポリシリコン膜厚とポリシリコンの粒径との関係を
示す図である。
【図２５】 この発明の実施例１４の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２６】 この発明の実施例１５の半導体装置及びそ
の製造方法を示す図である。
の製造方法を示す図である。
【図２７】 この発明の実施例１５の半導体装置及びそ
の製造方法を示す図である。
の製造方法を示す図である。
【図２８】 この発明の実施例１５の半導体装置及びそ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２９】 この発明の実施例１５の半導体装置及びそ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図３０】 この発明の実施例１６の半導体装置を示す
断面図である。
断面図である。
【図３１】 従来の半導体装置及びその製造方法を示す
図である。
図である。
【図３２】 従来の半導体装置及びその製造方法を示す
断面図である。
断面図である。
【図３３】 従来の半導体装置及びその製造方法を示す
断面図である。
断面図である。
１ シリコン基板、２ 第１のシリコン酸化膜、３ チ
ャネルシリコン膜、４開口部、５ 第２のシリコン酸化
膜、６ ゲート電極、８ シリコン窒化膜、９ シリコ
ン窒化膜、１０ 空隙、１１ ポリシリコン膜、１２
第２のポリシリコン膜、１３ シリコン酸化膜、１４
枠パターン、１５ 支柱部分、１６レジスト、１７ エ
ッチング開口部、１８ シリコン酸化膜、２１ 単結晶
シリコン膜、２２ 第１のゲートシリコン膜、２３ 第
２のゲートシリコン膜、２４レジストパターン。
ャネルシリコン膜、４開口部、５ 第２のシリコン酸化
膜、６ ゲート電極、８ シリコン窒化膜、９ シリコ
ン窒化膜、１０ 空隙、１１ ポリシリコン膜、１２
第２のポリシリコン膜、１３ シリコン酸化膜、１４
枠パターン、１５ 支柱部分、１６レジスト、１７ エ
ッチング開口部、１８ シリコン酸化膜、２１ 単結晶
シリコン膜、２２ 第１のゲートシリコン膜、２３ 第
２のゲートシリコン膜、２４レジストパターン。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−85263（ＪＰ，Ａ)
特開 平５−190854（ＪＰ，Ａ)
特開 平２−280381（ＪＰ，Ａ)
特開 平２−143417（ＪＰ，Ａ)
特開 平５−243572（ＪＰ，Ａ)
特開 平１−218070（ＪＰ，Ａ)
特開 平３−163530（ＪＰ，Ａ)
特開 昭59−182570（ＪＰ，Ａ)
特開 平４−323873（ＪＰ，Ａ)
特開 平３−35551（ＪＰ，Ａ)
特開 平６−77487（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/786
Claims (6)
- 【請求項１】 半導体基板上に形成された絶縁膜上に、
異方性エッチングにより開口部を形成する第１の工程
と、上記開口部にダミー部材を埋め込む第２の工程と、
上記絶縁膜及び上記ダミー部材に重ねて、上記開口部に
入り込まないようにチャネル部材を薄膜形成法により形
成する第３の工程と、上記ダミー部材を除去し、上記開
口部に空隙を設ける第４の工程と、上記チャネル部材の
両側にチャネルを生じさせるトランジスタの制御電極と
しての薄膜を、上記チャネル部材を覆うように上記チャ
ネル部材上及び上記空隙に形成する第５の工程とを備え
た半導体装置の製造方法。 - 【請求項２】 上記ダミー部材を除去して空隙を設けた
後に、上記チャネル部材に対して熱処理を行い表面に酸
化膜を形成する工程を備えることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 上記開口部にダミー部材としてシリコン
窒化膜を埋め込んだ後に、上記ダミー部材上に酸化膜を
形成する工程を備えることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】 上記開口部に埋め込むダミー部材を、シ
リコン窒化膜としプラズマＣＶＤ法により形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に形成された絶縁膜を、シ
リコン窒化膜としＣＶＤ法により形成するとともに、上
記開口部に埋め込むダミー部材を、シリコン酸化膜とし
ＣＶＤ法により形成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項６】 上記開口部に埋め込むダミー部材を、不
純物を含むシリコン酸化膜としＣＶＤ法により形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19566994A JP3460863B2 (ja) | 1993-09-17 | 1994-08-19 | 半導体装置の製造方法 |
| US08/305,826 US5583362A (en) | 1993-09-17 | 1994-09-14 | Gate all around thin film transistor |
| DE4433086A DE4433086C2 (de) | 1993-09-17 | 1994-09-16 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| KR1019940023657A KR100220039B1 (ko) | 1993-09-17 | 1994-09-16 | 반도체장치의 제조방법 |
| US08/425,646 US5578513A (en) | 1993-09-17 | 1995-04-20 | Method of making a semiconductor device having a gate all around type of thin film transistor |
| KR1019990000101A KR100336331B1 (ko) | 1993-09-17 | 1999-01-06 | 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23184993 | 1993-09-17 | ||
| JP5-231849 | 1993-09-17 | ||
| JP19566994A JP3460863B2 (ja) | 1993-09-17 | 1994-08-19 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002197141A Division JP3499859B2 (ja) | 1993-09-17 | 2002-07-05 | 半導体装置 |
| JP2003079921A Division JP2004006736A (ja) | 1993-09-17 | 2003-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135325A JPH07135325A (ja) | 1995-05-23 |
| JP3460863B2 true JP3460863B2 (ja) | 2003-10-27 |
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ID=26509285
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|---|---|---|---|
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|---|---|
| US (2) | US5583362A (ja) |
| JP (1) | JP3460863B2 (ja) |
| KR (2) | KR100220039B1 (ja) |
| DE (1) | DE4433086C2 (ja) |
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|---|---|---|---|---|
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| US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
| US5683918A (en) * | 1996-04-01 | 1997-11-04 | Motorola, Inc. | Method of making semiconductor-on-insulator device with closed-gate electrode |
| JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100236101B1 (ko) * | 1997-09-29 | 1999-12-15 | 김영환 | 반도체 소자 및 제조 방법 |
| US6004837A (en) * | 1998-02-18 | 1999-12-21 | International Business Machines Corporation | Dual-gate SOI transistor |
| US6207530B1 (en) * | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
| US6135976A (en) | 1998-09-25 | 2000-10-24 | Ekos Corporation | Method, device and kit for performing gene therapy |
| DE19924571C2 (de) * | 1999-05-28 | 2001-03-15 | Siemens Ag | Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors |
| FR2799305B1 (fr) | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
| FR2806833B1 (fr) | 2000-03-27 | 2002-06-14 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant |
| US7875975B2 (en) * | 2000-08-18 | 2011-01-25 | Polyic Gmbh & Co. Kg | Organic integrated circuit completely encapsulated by multi-layered barrier and included in RFID tag |
| WO2002015293A2 (de) * | 2000-08-18 | 2002-02-21 | Siemens Aktiengesellschaft | Organischer feldeffekt-transistor (ofet), herstellungsverfahren dazu und daraus gebaute integrierte schaltung sowie verwendungen |
| DE10043204A1 (de) * | 2000-09-01 | 2002-04-04 | Siemens Ag | Organischer Feld-Effekt-Transistor, Verfahren zur Strukturierung eines OFETs und integrierte Schaltung |
| DE10044842A1 (de) * | 2000-09-11 | 2002-04-04 | Siemens Ag | Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters |
| DE10045045C2 (de) * | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
| WO2002025750A1 (de) * | 2000-09-22 | 2002-03-28 | Siemens Aktiengesellschaft | Elektrode und/oder leiterbahn für organische bauelemente und herstellungsverfahren dazu |
| DE10055765A1 (de) * | 2000-11-10 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone |
| US7407869B2 (en) * | 2000-11-27 | 2008-08-05 | S.O.I.Tec Silicon On Insulator Technologies | Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material |
| FR2835096B1 (fr) * | 2002-01-22 | 2005-02-18 | Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin | |
| DE10061299A1 (de) * | 2000-12-08 | 2002-06-27 | Siemens Ag | Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu |
| DE10061297C2 (de) * | 2000-12-08 | 2003-05-28 | Siemens Ag | Verfahren zur Sturkturierung eines OFETs |
| DE10063721A1 (de) * | 2000-12-20 | 2002-07-11 | Merck Patent Gmbh | Organischer Halbleiter, Herstellungsverfahren dazu und Verwendungen |
| DE10105914C1 (de) * | 2001-02-09 | 2002-10-10 | Siemens Ag | Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung |
| EP1244142A1 (en) * | 2001-03-23 | 2002-09-25 | Universite Catholique De Louvain | Fabrication method of SOI semiconductor devices |
| EP1374138A2 (de) * | 2001-03-26 | 2004-01-02 | Siemens Aktiengesellschaft | Gerät mit zumindest zwei organischen elektronischen bauteilen und verfahren zur herstellung dazu |
| DE10126859A1 (de) * | 2001-06-01 | 2002-12-12 | Siemens Ag | Verfahren zur Erzeugung von leitfähigen Strukturen mittels Drucktechnik sowie daraus hergestellte aktive Bauelemente für integrierte Schaltungen |
| DE10126860C2 (de) * | 2001-06-01 | 2003-05-28 | Siemens Ag | Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen |
| DE10131276B4 (de) * | 2001-06-28 | 2007-08-02 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
| FR2829294B1 (fr) * | 2001-09-03 | 2004-10-15 | Commissariat Energie Atomique | Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor |
| US6509611B1 (en) * | 2001-09-21 | 2003-01-21 | International Business Machines Corporation | Method for wrapped-gate MOSFET |
| DE10151036A1 (de) * | 2001-10-16 | 2003-05-08 | Siemens Ag | Isolator für ein organisches Elektronikbauteil |
| DE10151440C1 (de) | 2001-10-18 | 2003-02-06 | Siemens Ag | Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung |
| DE10160732A1 (de) * | 2001-12-11 | 2003-06-26 | Siemens Ag | Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu |
| JP4141138B2 (ja) * | 2001-12-21 | 2008-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6891227B2 (en) * | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| DE10212640B4 (de) * | 2002-03-21 | 2004-02-05 | Siemens Ag | Logische Bauteile aus organischen Feldeffekttransistoren |
| US20030189227A1 (en) * | 2002-04-04 | 2003-10-09 | Honeywell International Inc. | High speed SOI transistors |
| FR2838238B1 (fr) | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
| US6886906B2 (en) * | 2002-04-09 | 2005-05-03 | Seiko Epson Corporation | Liquid ejecting apparatus |
| DE10226370B4 (de) * | 2002-06-13 | 2008-12-11 | Polyic Gmbh & Co. Kg | Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET) |
| US8044517B2 (en) | 2002-07-29 | 2011-10-25 | Polyic Gmbh & Co. Kg | Electronic component comprising predominantly organic functional materials and a method for the production thereof |
| CN100385677C (zh) * | 2002-08-07 | 2008-04-30 | 皇家飞利浦电子股份有限公司 | 绝缘栅晶体管、晶体管电路、晶体管装置及晶体管的操作方法 |
| ATE395955T1 (de) * | 2002-08-08 | 2008-06-15 | Polyic Gmbh & Co Kg | Elektronisches gerät |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| ES2282722T3 (es) | 2002-08-23 | 2007-10-16 | POLYIC GMBH & CO. KG | Componente organico para la proteccion frente a sobretensiones y circuito correspondiente. |
| FR2845201B1 (fr) * | 2002-09-27 | 2005-08-05 | St Microelectronics Sa | Procede de formation de portions d'un materiau compose a l'interieur d'une cavite et circuit electrique incorporant des portions de materiau compose ainsi obtenues |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| US20060118778A1 (en) * | 2002-11-05 | 2006-06-08 | Wolfgang Clemens | Organic electronic component with high-resolution structuring and method for the production thereof |
| DE10253154A1 (de) * | 2002-11-14 | 2004-05-27 | Siemens Ag | Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe |
| EP1563554B1 (de) * | 2002-11-19 | 2012-01-04 | PolyIC GmbH & Co. KG | Organisches elektronisches bauelement mit gleichem organischem material für zumindest zwei funktionsschichten |
| WO2004047144A2 (de) * | 2002-11-19 | 2004-06-03 | Polyic Gmbh & Co.Kg | Organisches elektronisches bauelement mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu |
| DE10300521A1 (de) * | 2003-01-09 | 2004-07-22 | Siemens Ag | Organoresistiver Speicher |
| US20060160266A1 (en) * | 2003-01-21 | 2006-07-20 | Adolf Bernds | Organic electronic component and method for producing organic electronic devices |
| DE10302149A1 (de) * | 2003-01-21 | 2005-08-25 | Siemens Ag | Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik |
| MXPA05007878A (es) * | 2003-01-29 | 2006-02-08 | Polylc Gmbh & Co Kg | Unidad de memoria organica y circuito impulsor para la misma. |
| JP4000087B2 (ja) * | 2003-05-07 | 2007-10-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| US6919250B2 (en) * | 2003-05-21 | 2005-07-19 | Advanced Micro Devices, Inc. | Multiple-gate MOS device and method for making the same |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7176041B2 (en) * | 2003-07-01 | 2007-02-13 | Samsung Electronics Co., Ltd. | PAA-based etchant, methods of using same, and resultant structures |
| DE10330062A1 (de) * | 2003-07-03 | 2005-01-27 | Siemens Ag | Verfahren und Vorrichtung zur Strukturierung von organischen Schichten |
| DE10330064B3 (de) * | 2003-07-03 | 2004-12-09 | Siemens Ag | Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen |
| US6921700B2 (en) * | 2003-07-31 | 2005-07-26 | Freescale Semiconductor, Inc. | Method of forming a transistor having multiple channels |
| FR2858876B1 (fr) * | 2003-08-12 | 2006-03-03 | St Microelectronics Sa | Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide |
| DE10338277A1 (de) * | 2003-08-20 | 2005-03-17 | Siemens Ag | Organischer Kondensator mit spannungsgesteuerter Kapazität |
| DE10339036A1 (de) | 2003-08-25 | 2005-03-31 | Siemens Ag | Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu |
| DE10340644B4 (de) * | 2003-09-03 | 2010-10-07 | Polyic Gmbh & Co. Kg | Mechanische Steuerelemente für organische Polymerelektronik |
| DE10340643B4 (de) * | 2003-09-03 | 2009-04-16 | Polyic Gmbh & Co. Kg | Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht |
| FR2860099B1 (fr) * | 2003-09-18 | 2006-01-06 | St Microelectronics Sa | Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu |
| CN100546042C (zh) * | 2003-12-08 | 2009-09-30 | 国际商业机器公司 | 具有增加的节点电容的半导体存储器件 |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| DE102004002024A1 (de) * | 2004-01-14 | 2005-08-11 | Siemens Ag | Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung |
| US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| KR100526887B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
| US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| KR100625177B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
| JP4796329B2 (ja) | 2004-05-25 | 2011-10-19 | 三星電子株式会社 | マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 |
| US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| KR100618831B1 (ko) * | 2004-06-08 | 2006-09-08 | 삼성전자주식회사 | 게이트 올 어라운드형 반도체소자 및 그 제조방법 |
| DE102005026228B4 (de) * | 2004-06-08 | 2010-04-15 | Samsung Electronics Co., Ltd., Suwon | Transistor vom GAA-Typ und Verfahren zu dessen Herstellung |
| US7319252B2 (en) * | 2004-06-28 | 2008-01-15 | Intel Corporation | Methods for forming semiconductor wires and resulting devices |
| KR100822443B1 (ko) * | 2004-06-28 | 2008-04-16 | 인텔 코포레이션 | 반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및메모리 |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| DE102004040831A1 (de) * | 2004-08-23 | 2006-03-09 | Polyic Gmbh & Co. Kg | Funketikettfähige Umverpackung |
| TWI283066B (en) * | 2004-09-07 | 2007-06-21 | Samsung Electronics Co Ltd | Field effect transistor (FET) having wire channels and method of fabricating the same |
| KR100585157B1 (ko) * | 2004-09-07 | 2006-05-30 | 삼성전자주식회사 | 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법 |
| US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
| US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| KR100604908B1 (ko) | 2004-10-11 | 2006-07-28 | 삼성전자주식회사 | 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법 |
| US7473943B2 (en) * | 2004-10-15 | 2009-01-06 | Nanosys, Inc. | Gate configuration for nanowire electronic devices |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| KR100615096B1 (ko) * | 2004-11-15 | 2006-08-22 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 제조방법 |
| DE102004059465A1 (de) * | 2004-12-10 | 2006-06-14 | Polyic Gmbh & Co. Kg | Erkennungssystem |
| DE102004059464A1 (de) * | 2004-12-10 | 2006-06-29 | Polyic Gmbh & Co. Kg | Elektronikbauteil mit Modulator |
| DE102004059467A1 (de) * | 2004-12-10 | 2006-07-20 | Polyic Gmbh & Co. Kg | Gatter aus organischen Feldeffekttransistoren |
| DE102004063435A1 (de) | 2004-12-23 | 2006-07-27 | Polyic Gmbh & Co. Kg | Organischer Gleichrichter |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| DE102005009820A1 (de) * | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe mit organischen Logik-Schaltelementen |
| DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
| DE102005017655B4 (de) | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
| KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7411252B2 (en) * | 2005-06-21 | 2008-08-12 | International Business Machines Corporation | Substrate backgate for trigate FET |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
| DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
| US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| DE102005044306A1 (de) | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US7341916B2 (en) * | 2005-11-10 | 2008-03-11 | Atmel Corporation | Self-aligned nanometer-level transistor defined without lithography |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100707208B1 (ko) * | 2005-12-24 | 2007-04-13 | 삼성전자주식회사 | Ｇａａ 구조의 핀-펫 및 그 제조 방법 |
| US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
| KR100718149B1 (ko) * | 2006-02-07 | 2007-05-14 | 삼성전자주식회사 | 게이트-올-어라운드 구조의 반도체 소자 |
| US7449373B2 (en) | 2006-03-31 | 2008-11-11 | Intel Corporation | Method of ion implanting for tri-gate devices |
| US20070257322A1 (en) * | 2006-05-08 | 2007-11-08 | Freescale Semiconductor, Inc. | Hybrid Transistor Structure and a Method for Making the Same |
| US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
| US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
| KR100745885B1 (ko) * | 2006-07-28 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| FR2906238B1 (fr) * | 2006-09-27 | 2008-12-19 | Commissariat Energie Atomique | Procede de realisation d'un composant electromecanique sur un substrat plan |
| FR2913526B1 (fr) * | 2007-03-09 | 2009-05-29 | Commissariat Energie Atomique | Procede de fabrication d'un transistor a effet de champ a grilles auto-alignees |
| KR100898252B1 (ko) * | 2007-09-07 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
| FR2921751B1 (fr) * | 2007-10-02 | 2009-12-18 | St Microelectronics Crolles 2 | Procede de realisation de dispositif semi-conducteur a architecture asymetrique |
| EP2235745A1 (en) * | 2007-12-21 | 2010-10-06 | Nxp B.V. | Improved manufacturing method for planar independent-gate or gate-all-around transistors |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR101458902B1 (ko) | 2008-09-22 | 2014-11-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US9054194B2 (en) | 2009-04-29 | 2015-06-09 | Taiwan Semiconductor Manufactruing Company, Ltd. | Non-planar transistors and methods of fabrication thereof |
| JP2011003797A (ja) * | 2009-06-19 | 2011-01-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| TWI569446B (zh) | 2011-12-23 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置 |
| US8975674B2 (en) * | 2012-11-09 | 2015-03-10 | National Applied Research Laboratories | Bridge structure |
| US8955357B2 (en) * | 2013-03-15 | 2015-02-17 | Lighting Science Group Corporation | System and methods of embedding material in a glass substrate |
| US9362397B2 (en) | 2013-09-24 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US9299784B2 (en) * | 2013-10-06 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with non-linear surface |
| KR102191215B1 (ko) | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
| CN105097525B (zh) * | 2014-05-04 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| JP6281420B2 (ja) * | 2014-06-10 | 2018-02-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN104465354B (zh) * | 2014-12-24 | 2017-11-07 | 上海集成电路研发中心有限公司 | 全包围栅极结构及其制造方法 |
| MX2017014075A (es) | 2015-05-01 | 2018-07-06 | Onl Therapeutics Inc | Composiciones de peptido y metodos de uso. |
| US10522687B2 (en) | 2017-02-16 | 2019-12-31 | Qualcomm Incorporated | Wrap-around gate structures and methods of forming wrap-around gate structures |
| US10535737B2 (en) | 2017-10-27 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JPH05243572A (ja) * | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | 半導体装置 |
| JP2572003B2 (ja) * | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
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