JP3309253B2 - マルチバンクフレームバッファランダムアクセスポートへ書込み、およびそれから読出すための装置および画素をマルチバンクフレームバッファへ書込む速度を向上させる方法 - Google Patents
マルチバンクフレームバッファランダムアクセスポートへ書込み、およびそれから読出すための装置および画素をマルチバンクフレームバッファへ書込む速度を向上させる方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G2360/00—Aspects of the architecture of display systems
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置に関
するものであり、更に詳しくいえば、垂直線が迅速に引
かれるように、出力信号を出力表示装置へ供給するのに
用いられるフレームバッファをアクセスするための方法
および装置に関するものである。
するものであり、更に詳しくいえば、垂直線が迅速に引
かれるように、出力信号を出力表示装置へ供給するのに
用いられるフレームバッファをアクセスするための方法
および装置に関するものである。
【０００２】
【従来の技術】コンピュータ装置は出力表示装置へ書込
むデータを記憶するためのフレームバッファと呼ばれる
バッファメモリを使用する。フレームバッファ内の情報
は、表示装置の左上隅から始まって右下隅まで、全体と
して線ごとに表示装置へ書込まれる。１つのフレーム中
のピクチャーが次のフレーム中のピクチャーへ変化する
につれて、連続する運動が呈示されるように、情報の１
つのフレームに次のフレームが続く。
むデータを記憶するためのフレームバッファと呼ばれる
バッファメモリを使用する。フレームバッファ内の情報
は、表示装置の左上隅から始まって右下隅まで、全体と
して線ごとに表示装置へ書込まれる。１つのフレーム中
のピクチャーが次のフレーム中のピクチャーへ変化する
につれて、連続する運動が呈示されるように、情報の１
つのフレームに次のフレームが続く。
【０００３】典型的にはフレームバッファはビデオラン
ダムアクセスメモリ（ＶＲＡＭ）で構成される。このビ
デオランダムアクセスメモリは、フレームバッファを読
出しまたは書込むことができるようにする第１のランダ
ムアクセスポートと、出力表示装置を制御する回路へ画
素データを供給するために使用する第２の１度に１本の
線出力ポートを有する点が通常のランダムアクセスメモ
リとは異なる。その構造により、フレームバッファが情
報を出力表示装置へ連続して供給している間にフレーム
バッファへ情報を書込むことができる。
ダムアクセスメモリ（ＶＲＡＭ）で構成される。このビ
デオランダムアクセスメモリは、フレームバッファを読
出しまたは書込むことができるようにする第１のランダ
ムアクセスポートと、出力表示装置を制御する回路へ画
素データを供給するために使用する第２の１度に１本の
線出力ポートを有する点が通常のランダムアクセスメモ
リとは異なる。その構造により、フレームバッファが情
報を出力表示装置へ連続して供給している間にフレーム
バッファへ情報を書込むことができる。
【０００４】フレームバッファのために用いられる１つ
の物理的装置は、水平線上にあって、表示すべき第１の
画素が第１のＶＲＡＭバンクに格納され、その線におけ
る第２の画素が第２のＶＲＡＭバンクに格納され、その
線における第３の画素が第３のＶＲＡＭバンクに格納さ
れる、等々というように、最後のＶＲＡＭバンクまでそ
の格納操作が続けられるように、ＶＲＡＭのいくつかの
バンクを構成する。それから最初のＶＲＡＭバンクにお
いて画素の格納が開始される。この構成により、いくつ
かの画素を一緒にフレームバッファへ書込むことができ
るから、１本の水平線を描く画素を非常に迅速に書込む
ことができるようにされる。更に、フレームバッファの
典型的なランダムアクセスメモリよりも一層迅速なメモ
リのページ内アドレッシングを行えるようにするページ
モードアドレッシングが水平線に対するこの作用を強化
する。
の物理的装置は、水平線上にあって、表示すべき第１の
画素が第１のＶＲＡＭバンクに格納され、その線におけ
る第２の画素が第２のＶＲＡＭバンクに格納され、その
線における第３の画素が第３のＶＲＡＭバンクに格納さ
れる、等々というように、最後のＶＲＡＭバンクまでそ
の格納操作が続けられるように、ＶＲＡＭのいくつかの
バンクを構成する。それから最初のＶＲＡＭバンクにお
いて画素の格納が開始される。この構成により、いくつ
かの画素を一緒にフレームバッファへ書込むことができ
るから、１本の水平線を描く画素を非常に迅速に書込む
ことができるようにされる。更に、フレームバッファの
典型的なランダムアクセスメモリよりも一層迅速なメモ
リのページ内アドレッシングを行えるようにするページ
モードアドレッシングが水平線に対するこの作用を強化
する。
【０００５】しかし、表示装置に垂直線を描くことは、
上記マルチバンクフレームバッファを用いると極めて大
きな影響を受ける。その理由は、垂直線を引くことはフ
レームバッファの同じＶＲＡＭバンクを線の各画素に対
して使用することを必要とするからである。したがっ
て、線を引くために同じＶＲＡＭバンクにおける画素の
アクセスをランダムアクセスポートを通じて順次アドレ
スせねばならない。フレームバッファへ書込むために同
じバンクがアドレスされるから、アクセスを並列に行う
か、それらのアクセスを重畳させるための方法はなかっ
た。ページのサイズは典型的には表示装置の約１本の線
または２本の線だけであるから、ページモードアクセシ
ングを使用しても垂直線を引く画素のアドレッシングの
速度は向上しない。
上記マルチバンクフレームバッファを用いると極めて大
きな影響を受ける。その理由は、垂直線を引くことはフ
レームバッファの同じＶＲＡＭバンクを線の各画素に対
して使用することを必要とするからである。したがっ
て、線を引くために同じＶＲＡＭバンクにおける画素の
アクセスをランダムアクセスポートを通じて順次アドレ
スせねばならない。フレームバッファへ書込むために同
じバンクがアドレスされるから、アクセスを並列に行う
か、それらのアクセスを重畳させるための方法はなかっ
た。ページのサイズは典型的には表示装置の約１本の線
または２本の線だけであるから、ページモードアクセシ
ングを使用しても垂直線を引く画素のアドレッシングの
速度は向上しない。
【０００６】表示装置上の複数のウインドウ内に複数の
種々のアプリケーションプログラムを表示する各種のス
クリーン制御プログラムの出現とともに、垂直線を描く
ことは最近重要になってきた。それらのスクリーンプロ
グラムにより用いられる垂直線の数は、それらの垂直線
を描くために要する時間を短くする。したがって、コン
ピュータ装置の出力表示装置に垂直線を描く動作を加速
できることは有利である。
種々のアプリケーションプログラムを表示する各種のス
クリーン制御プログラムの出現とともに、垂直線を描く
ことは最近重要になってきた。それらのスクリーンプロ
グラムにより用いられる垂直線の数は、それらの垂直線
を描くために要する時間を短くする。したがって、コン
ピュータ装置の出力表示装置に垂直線を描く動作を加速
できることは有利である。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、コンピュータ装置の出力表示装置において、線
を描く速度を犠牲にすることなしに、直線および非水平
線を描く動作を高速にすることである。
目的は、コンピュータ装置の出力表示装置において、線
を描く速度を犠牲にすることなしに、直線および非水平
線を描く動作を高速にすることである。
【０００８】本発明の別の目的は、出力表示装置におい
て垂直線をより迅速に描くことができるようにする、フ
レームバッファをアクセスするための改良した方法およ
び装置を得ることである。
て垂直線をより迅速に描くことができるようにする、フ
レームバッファをアクセスするための改良した方法およ
び装置を得ることである。
【０００９】
【課題を解決するための手段】本発明のそれらの目的お
よびその他の目的は、出力表示装置上に垂直線を描くた
めに供給すべき個々の画素をフレームバッファの種々の
バンク内の最上部から最下部まで順次配置されて、フレ
ームバッファのアクセッシングを重畳できるようにする
ように、フレームバッファのランダムアクセスポートへ
書込み、かつランダムアクセスポートから読出すための
装置において実現される。
よびその他の目的は、出力表示装置上に垂直線を描くた
めに供給すべき個々の画素をフレームバッファの種々の
バンク内の最上部から最下部まで順次配置されて、フレ
ームバッファのアクセッシングを重畳できるようにする
ように、フレームバッファのランダムアクセスポートへ
書込み、かつランダムアクセスポートから読出すための
装置において実現される。
【００１０】以下に行う詳細な説明のある部分は、コン
ピュータメモリ内のデータビットに対するオペレーショ
ンの記号的表現で行われてる。それらの説明および表現
は、データ処理技術の専門家が自己の業績をデータ処理
技術の他の専門家へ最も効果的に伝えるために用いるも
のである。そのオペレーションおよび表現は物理量の物
理的取り扱いを必要とするようなオペレーションであ
る。通常は、それらの量は、格納、転送、組合わせ、比
較およびその他の処理を行うことができる電気信号また
は磁気信号の形をとるが、必ずしもそうする必要はな
い。主として一般的に使用するという理由から、それら
の信号をビット、値、記号、文字、項、数等と呼ぶ方が
時には便利であることが判明している。しかし、それら
の用語および類似の用語の全ては適切な物理量に関係づ
けるべきであり、かつそれらの用語はそれらの量につけ
られる便利なラベルであるにすぎないことを記憶してお
くべきである。
ピュータメモリ内のデータビットに対するオペレーショ
ンの記号的表現で行われてる。それらの説明および表現
は、データ処理技術の専門家が自己の業績をデータ処理
技術の他の専門家へ最も効果的に伝えるために用いるも
のである。そのオペレーションおよび表現は物理量の物
理的取り扱いを必要とするようなオペレーションであ
る。通常は、それらの量は、格納、転送、組合わせ、比
較およびその他の処理を行うことができる電気信号また
は磁気信号の形をとるが、必ずしもそうする必要はな
い。主として一般的に使用するという理由から、それら
の信号をビット、値、記号、文字、項、数等と呼ぶ方が
時には便利であることが判明している。しかし、それら
の用語および類似の用語の全ては適切な物理量に関係づ
けるべきであり、かつそれらの用語はそれらの量につけ
られる便利なラベルであるにすぎないことを記憶してお
くべきである。
【００１１】更に、行われる処理は、加算または比較の
ような用語でしばしば呼ばれる。それらの処理は人によ
り行われる精神活動に関連するものである。本発明の部
分を形成するここで説明する処理のいずれにもおけるほ
とんどの場合に、人のそのような能力は必要であり、ま
た望ましいものである。オペレーションは機械によるオ
ペレーションである。本発明の操作を行うために有用な
装置には汎用デジタルコンピュータおよびその他の類似
の装置が含まれる。あらゆる場合に、コンピュータを動
作させる方法と、処理方法自体の違いを記憶しておくべ
きである。本発明は、電気信号その他の（たとえば、機
械的、化学的および物理的）信号を処理して、他の希望
の物理的信号を発生させるために、コンピュータを動作
させる装置および方法の過程に関するものである。
ような用語でしばしば呼ばれる。それらの処理は人によ
り行われる精神活動に関連するものである。本発明の部
分を形成するここで説明する処理のいずれにもおけるほ
とんどの場合に、人のそのような能力は必要であり、ま
た望ましいものである。オペレーションは機械によるオ
ペレーションである。本発明の操作を行うために有用な
装置には汎用デジタルコンピュータおよびその他の類似
の装置が含まれる。あらゆる場合に、コンピュータを動
作させる方法と、処理方法自体の違いを記憶しておくべ
きである。本発明は、電気信号その他の（たとえば、機
械的、化学的および物理的）信号を処理して、他の希望
の物理的信号を発生させるために、コンピュータを動作
させる装置および方法の過程に関するものである。
【００１２】
【実施例】上記のように、フレームバッファメモリのた
めに用いられる１つの物理的設計は、表示すべき水平線
上の第１の画素がビデオランダムアクセスメモリ（ＶＲ
ＡＭ）の第１のバンクに格納され、第２の画素が第２の
ＶＲＡＭバンクに格納され、第３の画素が第３のＶＲＡ
Ｍバンクに格納される、等々と最後のＶＲＡＭバンクま
で画素が順次格納されるように、ビデオランダムアクセ
スメモリのいくつかのバンクを構成する。この構成によ
り出力表示装置に１本の水平線を描く画素を非常に迅速
に書込むことができるが、表示装置に垂直線を描くこと
は極めて困難である。その理由は、垂直線を描くにはフ
レームバッファの同じバンクを垂直線の各順次画素をラ
ンダムアクセスアドレッシングを用いて、フレームバッ
ファの同じバンクをアドレスすることを必要とすること
である。フレームバッファを順次アクセスすることによ
り同じバンクがアドレスされるから、アクセスを重畳さ
せる方法はなかった。
めに用いられる１つの物理的設計は、表示すべき水平線
上の第１の画素がビデオランダムアクセスメモリ（ＶＲ
ＡＭ）の第１のバンクに格納され、第２の画素が第２の
ＶＲＡＭバンクに格納され、第３の画素が第３のＶＲＡ
Ｍバンクに格納される、等々と最後のＶＲＡＭバンクま
で画素が順次格納されるように、ビデオランダムアクセ
スメモリのいくつかのバンクを構成する。この構成によ
り出力表示装置に１本の水平線を描く画素を非常に迅速
に書込むことができるが、表示装置に垂直線を描くこと
は極めて困難である。その理由は、垂直線を描くにはフ
レームバッファの同じバンクを垂直線の各順次画素をラ
ンダムアクセスアドレッシングを用いて、フレームバッ
ファの同じバンクをアドレスすることを必要とすること
である。フレームバッファを順次アクセスすることによ
り同じバンクがアドレスされるから、アクセスを重畳さ
せる方法はなかった。
【００１３】図１は出力表示装置に組合わされたフレー
ムバッファにおける個々のＶＲＡＭの配置を示す。図３
からわかるように、４個のＶＲＡＭ Ｖ０〜Ｖ３が表示
のための画素を供給するように、物理的に配置されてい
る。各ＶＲＡＭバンクは水平線内の４個の一連の画素中
の１個の画素を保持する。図１には、ＶＲＡＭのバンク
により供給された各画素が短縮された水平線上の位置に
示されている。後で詳しく説明する従来の技術の典型的
なアドレッシングのやり方のために、ランダムアクセス
ポートを用いて水平線を読出し、および書込むためのＶ
ＲＡＭのアクセスは、ほとんど並列に行うことができる
から非常に高速である。
ムバッファにおける個々のＶＲＡＭの配置を示す。図３
からわかるように、４個のＶＲＡＭ Ｖ０〜Ｖ３が表示
のための画素を供給するように、物理的に配置されてい
る。各ＶＲＡＭバンクは水平線内の４個の一連の画素中
の１個の画素を保持する。図１には、ＶＲＡＭのバンク
により供給された各画素が短縮された水平線上の位置に
示されている。後で詳しく説明する従来の技術の典型的
なアドレッシングのやり方のために、ランダムアクセス
ポートを用いて水平線を読出し、および書込むためのＶ
ＲＡＭのアクセスは、ほとんど並列に行うことができる
から非常に高速である。
【００１４】しかし、垂直線が描かれる時は、フレーム
バッファをアクセスするための時間は極めて大幅に増加
する。これは、図１のＶＲＡＭバンク１０の左列の最初
の４つの画素位置を見ることにより理解できる。短い垂
直線中の画素を描く下降するＸからわかるように、それ
ら４個の画素を格納する各位置はフレームバッファの同
じバンク１０に格納される。したがって、垂直線を描く
ためには、ＶＲＡＭバンクＶ０をフレームバッファのラ
ンダムアクセスポートを通じて４回順次アクセスせねば
ならす、または４個の画素を書込まなければならない。
それらの画素は同じＶＲＡＭバンク１０にあるから、重
複してアクセスすることはできない。この理由から、垂
直線を描くことは、水平線を描くためにフレームバッフ
ァをアクセスすることよりも時間が非常にかかる。
バッファをアクセスするための時間は極めて大幅に増加
する。これは、図１のＶＲＡＭバンク１０の左列の最初
の４つの画素位置を見ることにより理解できる。短い垂
直線中の画素を描く下降するＸからわかるように、それ
ら４個の画素を格納する各位置はフレームバッファの同
じバンク１０に格納される。したがって、垂直線を描く
ためには、ＶＲＡＭバンクＶ０をフレームバッファのラ
ンダムアクセスポートを通じて４回順次アクセスせねば
ならす、または４個の画素を書込まなければならない。
それらの画素は同じＶＲＡＭバンク１０にあるから、重
複してアクセスすることはできない。この理由から、垂
直線を描くことは、水平線を描くためにフレームバッフ
ァをアクセスすることよりも時間が非常にかかる。
【００１５】図２は、図１を参照して説明したように配
置されている個々のビデオランダムアクセスメモリバン
クを４個有する典型的なフレームバッファに保持されて
いる画素の繰返しパターンを示す。図からわかるよう
に、画素パターン０、１、２、３は、線内の表示すべき
画素パターンを格納する一連のＶＲＡＭバンクを示す。
水平線を描く一連のＶＲＡＭバンク内の各画素はＶＲＡ
Ｍバンクの繰返し列に格納されることがわかる。他方、
垂直線を描く画素は全て同じＶＲＡＭバンクに格納され
る。ここで、任意の対角線が、そのフレームバッファの
種々のＶＲＡＭバンクに格納されている一連の画素によ
り描かれることに注目する価値がある。しかし、呈示さ
れる対角線の典型的な数は垂直線の数より極めて少ない
から、表示を描くことを遅くするのは垂直線を引く作業
である。
置されている個々のビデオランダムアクセスメモリバン
クを４個有する典型的なフレームバッファに保持されて
いる画素の繰返しパターンを示す。図からわかるよう
に、画素パターン０、１、２、３は、線内の表示すべき
画素パターンを格納する一連のＶＲＡＭバンクを示す。
水平線を描く一連のＶＲＡＭバンク内の各画素はＶＲＡ
Ｍバンクの繰返し列に格納されることがわかる。他方、
垂直線を描く画素は全て同じＶＲＡＭバンクに格納され
る。ここで、任意の対角線が、そのフレームバッファの
種々のＶＲＡＭバンクに格納されている一連の画素によ
り描かれることに注目する価値がある。しかし、呈示さ
れる対角線の典型的な数は垂直線の数より極めて少ない
から、表示を描くことを遅くするのは垂直線を引く作業
である。
【００１６】図３は従来のフレームバッファ内のＶＲＡ
Ｍバンクのアクセスを制御する回路を示すブロック図で
ある。この図は水平線を垂直線よりも迅速に描くことが
できる理由を良く示している。回路２０はＶ０〜Ｖ３と
個々にラベル付けされている４個のＶＲＡＭバンクを含
む。ＸアドレスとＹアドレスがマルチプレクサ２２を介
して供給される（これはフレームバッファをアドレスす
るためのランダムアクセシング回路を一般的に示す）。
多重化されたアドレスはＶＲＡＭの個々のバンクＶ０〜
Ｖ３の全てへ供給される。それらのバンクの全ては、図
２に示されている直列０、１、２、３の水平内の４個の
個々の画素に対して同じアドレスを有する。個々の画素
が同じデータ線ＤＡＴＡ ０〜ＤＡＴＡ ３へ供給され
るとき、制御信号ＣＮＴＲＬ ０〜ＣＮＴＲＬ ３が、
画素を書くべきＶＲＡＭの特定のバンクを選択する。全
てのデータ線で画素情報を同時に利用できるとすると、
水平線上の４つのＶＲＡＭ位置へそれを同時に書くこと
ができる。これは明らかに非常に迅速な動作である。同
様に、水平線を描く画素情報をランダムアクセスポート
から同じ迅速なやり方で読出すことができる。
Ｍバンクのアクセスを制御する回路を示すブロック図で
ある。この図は水平線を垂直線よりも迅速に描くことが
できる理由を良く示している。回路２０はＶ０〜Ｖ３と
個々にラベル付けされている４個のＶＲＡＭバンクを含
む。ＸアドレスとＹアドレスがマルチプレクサ２２を介
して供給される（これはフレームバッファをアドレスす
るためのランダムアクセシング回路を一般的に示す）。
多重化されたアドレスはＶＲＡＭの個々のバンクＶ０〜
Ｖ３の全てへ供給される。それらのバンクの全ては、図
２に示されている直列０、１、２、３の水平内の４個の
個々の画素に対して同じアドレスを有する。個々の画素
が同じデータ線ＤＡＴＡ ０〜ＤＡＴＡ ３へ供給され
るとき、制御信号ＣＮＴＲＬ ０〜ＣＮＴＲＬ ３が、
画素を書くべきＶＲＡＭの特定のバンクを選択する。全
てのデータ線で画素情報を同時に利用できるとすると、
水平線上の４つのＶＲＡＭ位置へそれを同時に書くこと
ができる。これは明らかに非常に迅速な動作である。同
様に、水平線を描く画素情報をランダムアクセスポート
から同じ迅速なやり方で読出すことができる。
【００１７】表示のための画素を供給するために、画素
カウンタ２４が選択信号Ｐ０とＰ１をマルチプレクサ２
６へ供給する。マルチプレクサ２６は上記線の特定の４
個の画素水平セグメントに対して４つのＶＲＡＭバンク
から画素を同時にうける。画素カウンタ２４からの信号
Ｐ０とＰ１は、デジタル−アナログ（Ｄ／Ａ）変換器回
路２８へ転送し、最終的に従来技術で周知のやり方で表
示するために、マルチプレクサ２６に画素を順次選択さ
せる。
カウンタ２４が選択信号Ｐ０とＰ１をマルチプレクサ２
６へ供給する。マルチプレクサ２６は上記線の特定の４
個の画素水平セグメントに対して４つのＶＲＡＭバンク
から画素を同時にうける。画素カウンタ２４からの信号
Ｐ０とＰ１は、デジタル−アナログ（Ｄ／Ａ）変換器回
路２８へ転送し、最終的に従来技術で周知のやり方で表
示するために、マルチプレクサ２６に画素を順次選択さ
せる。
【００１８】垂直線を引くために図３のフレームバッフ
ァ２０へ書込む時は、画素位置が同じＶＲＡＭバンク内
にあるから、各画素位置を個々にアドレスせねばならな
い。したがって、４本のデータ線ＤＡＴＡ ０〜３にお
けるデータの同時可用性は、フレームバッファへの垂直
線の書込みを迅速にすることはない。その理由は、ただ
１つのＶＲＡＭが書込まれるからである。垂直線を描く
情報をそのフレームバッファ２０のランダムアクセスポ
ートを通じて読出すことがほぼ同じやり方で行われる。
その理由は同じ手段が用いられるからである。したがっ
て、垂直線を描く情報をそのフレームバッファ２０のラ
ンダムアクセスポートを通じてアクセスする時間は、水
平線を描くために要するアクセス時間よりも非常に遅
い。
ァ２０へ書込む時は、画素位置が同じＶＲＡＭバンク内
にあるから、各画素位置を個々にアドレスせねばならな
い。したがって、４本のデータ線ＤＡＴＡ ０〜３にお
けるデータの同時可用性は、フレームバッファへの垂直
線の書込みを迅速にすることはない。その理由は、ただ
１つのＶＲＡＭが書込まれるからである。垂直線を描く
情報をそのフレームバッファ２０のランダムアクセスポ
ートを通じて読出すことがほぼ同じやり方で行われる。
その理由は同じ手段が用いられるからである。したがっ
て、垂直線を描く情報をそのフレームバッファ２０のラ
ンダムアクセスポートを通じてアクセスする時間は、水
平線を描くために要するアクセス時間よりも非常に遅
い。
【００１９】図４は、本発明に従ってフレームバッファ
を構成するＶＲＡＭバンクに画素情報を格納できるよう
にするパターンを示す線図である。このパターンを用い
て、垂直線を描く情報を、図３に示す構成におけるより
も速く、ＶＲＡＭバンクに格納できる。図において、文
字Ａは第１のＶＲＡＭバンクに格納される画素を示すた
めに用いられ、文字Ｂは第２のＶＲＡＭバンクに格納さ
れる画素を示すために用いられ、文字Ｃは第３のＶＲＡ
Ｍバンクに格納される画素を示すために用いられ、文字
Ｄは第４のＶＲＡＭバンクに格納される画素を示すため
に用いられる。
を構成するＶＲＡＭバンクに画素情報を格納できるよう
にするパターンを示す線図である。このパターンを用い
て、垂直線を描く情報を、図３に示す構成におけるより
も速く、ＶＲＡＭバンクに格納できる。図において、文
字Ａは第１のＶＲＡＭバンクに格納される画素を示すた
めに用いられ、文字Ｂは第２のＶＲＡＭバンクに格納さ
れる画素を示すために用いられ、文字Ｃは第３のＶＲＡ
Ｍバンクに格納される画素を示すために用いられ、文字
Ｄは第４のＶＲＡＭバンクに格納される画素を示すため
に用いられる。
【００２０】このパターンからわかるように、出力表示
装置に呈示すべき水平線内の画素は、ある線が異なる画
素で始まることを除き、上記従来技術におけるのと同じ
順序で格納される。しかし、垂直線を描く画素は従来の
構成とは全く異なるパターンである。実際に、垂直線を
描く画素は、４個の画素列中の各画素が異なるＶＲＡＭ
バンクに含まれる順序にある。このことは、図４におけ
るいくつかのそのようなシーケンスを囲む線からわかる
ように、垂直列中の任意の４個の画素に対して事実であ
る。
装置に呈示すべき水平線内の画素は、ある線が異なる画
素で始まることを除き、上記従来技術におけるのと同じ
順序で格納される。しかし、垂直線を描く画素は従来の
構成とは全く異なるパターンである。実際に、垂直線を
描く画素は、４個の画素列中の各画素が異なるＶＲＡＭ
バンクに含まれる順序にある。このことは、図４におけ
るいくつかのそのようなシーケンスを囲む線からわかる
ように、垂直列中の任意の４個の画素に対して事実であ
る。
【００２１】４個の画素の垂直列中の画素は同じＶＲＡ
Ｍバンク中に入らないから、フレームバッファへの書込
みと、フレームバッファからの読出しのためのランダム
アクセスポートを介してのフレームバッファのアクセス
を重畳させて、それらの動作速度と、表示装置において
垂直線を描く動作速度を向上できる。
Ｍバンク中に入らないから、フレームバッファへの書込
みと、フレームバッファからの読出しのためのランダム
アクセスポートを介してのフレームバッファのアクセス
を重畳させて、それらの動作速度と、表示装置において
垂直線を描く動作速度を向上できる。
【００２２】垂直線中の画素が、同じＶＲＡＭバンクに
格納されている線中の別の画素に隣接しないような、図
４に示すようなフレームバッファ格納パターンを設ける
ことは、画素が格納される線の番号を調べ、かつ線の番
号に応じてそれらの画素を整列させる回路により行うこ
とができる。図５は、本発明の利益を享受するために、
フレームバッファ内のＶＲＡＭバンクのアクセスを制御
するための回路３０を示すブロック図である。図からわ
かるように、図５は図３に示す回路に含まれている回路
に加えて別の回路を含む。
格納されている線中の別の画素に隣接しないような、図
４に示すようなフレームバッファ格納パターンを設ける
ことは、画素が格納される線の番号を調べ、かつ線の番
号に応じてそれらの画素を整列させる回路により行うこ
とができる。図５は、本発明の利益を享受するために、
フレームバッファ内のＶＲＡＭバンクのアクセスを制御
するための回路３０を示すブロック図である。図からわ
かるように、図５は図３に示す回路に含まれている回路
に加えて別の回路を含む。
【００２３】その回路は、図４に示す線図に従って画素
情報を格納するためにフレームバッファ内の正しいアド
レスをアクセスするため、その画素情報をランダムアク
セスポートを通じて読出すため、およびその情報を表示
装置へ書込むために用いられる。ここで、回路３０は、
図５のフレームバッファ回路３０中で、４つだけの個々
のＶＲＡＭバンク（ＶＡ，ＶＢ，ＶＣ，ＶＤ）を図４に
示すパターンで記述するが、異なる数のＶＲＡＭバンク
を採用できる。たとえば、より速くアクセスするために
ＶＲＡＭの８つのバンクをフレームバッファで用いるこ
とができる。しかし、そのような構成の詳細は、この説
明において示されている４つだけのバンクでそのように
行われる理解の利益よりまさると感ぜられる。ＶＲＡＭ
バンクの数を増加するためには回路をどのように改めた
らよいかを当業者は理解されるであろう。
情報を格納するためにフレームバッファ内の正しいアド
レスをアクセスするため、その画素情報をランダムアク
セスポートを通じて読出すため、およびその情報を表示
装置へ書込むために用いられる。ここで、回路３０は、
図５のフレームバッファ回路３０中で、４つだけの個々
のＶＲＡＭバンク（ＶＡ，ＶＢ，ＶＣ，ＶＤ）を図４に
示すパターンで記述するが、異なる数のＶＲＡＭバンク
を採用できる。たとえば、より速くアクセスするために
ＶＲＡＭの８つのバンクをフレームバッファで用いるこ
とができる。しかし、そのような構成の詳細は、この説
明において示されている４つだけのバンクでそのように
行われる理解の利益よりまさると感ぜられる。ＶＲＡＭ
バンクの数を増加するためには回路をどのように改めた
らよいかを当業者は理解されるであろう。
【００２４】図５の回路３０は、図３に示す回路中に示
すものに加えて、特定の画素を記述するデータをフレー
ムバッファ３０のＶＲＡＭバンクに格納できるように、
適切なＶＲＡＭバンクを可能状態とするために、正常な
制御信号ＣＮＴＲＬ ０〜ＣＮＴＲＬ ３を交換するゲ
ート回路３２を含む。回路３０は、図４に示す格納パタ
ーンを供給するために適切なＶＲＡＭバンクとの間でデ
ータをやり取りするゲートの双方向スワッピング回路３
４も含む。回路３０のランダムアクセスポートにアクセ
スするために用いられる回路に加えて、表示装置へ送ら
れる画素を記述するデータをその元の順序へ戻すように
マルチプレクサ３９を動作させる第１の一対のＸＯＲゲ
ート３５，３６と線カウンタ回路３７が用いられる。
すものに加えて、特定の画素を記述するデータをフレー
ムバッファ３０のＶＲＡＭバンクに格納できるように、
適切なＶＲＡＭバンクを可能状態とするために、正常な
制御信号ＣＮＴＲＬ ０〜ＣＮＴＲＬ ３を交換するゲ
ート回路３２を含む。回路３０は、図４に示す格納パタ
ーンを供給するために適切なＶＲＡＭバンクとの間でデ
ータをやり取りするゲートの双方向スワッピング回路３
４も含む。回路３０のランダムアクセスポートにアクセ
スするために用いられる回路に加えて、表示装置へ送ら
れる画素を記述するデータをその元の順序へ戻すように
マルチプレクサ３９を動作させる第１の一対のＸＯＲゲ
ート３５，３６と線カウンタ回路３７が用いられる。
【００２５】図４に示すパターンに従って画素を格納す
るための回路３０の動作について次に説明する。フレー
ムバッファに書込むために、画素のＸアドレスとＹアド
レスがＸアドレス線とＹアドレス線へそれぞれ供給され
る。Ｘアドレスは４つの隣接ビット位置のおのおのに対
して全て同じであるが、Ｙアドレスは各線ごとに１づつ
増大することに注目すべきである。その理由は、好適な
実施例の装置においては、８ビットの４個の画素値を３
２ビット語で転送できるからである。４つの連続する８
ビット画素を同じＸアドレスを有する語から形成でき
る。図２に示されているパターンを形成するＹアドレス
の２つの下位数字がそのパターンの左側に示されてい
る。
るための回路３０の動作について次に説明する。フレー
ムバッファに書込むために、画素のＸアドレスとＹアド
レスがＸアドレス線とＹアドレス線へそれぞれ供給され
る。Ｘアドレスは４つの隣接ビット位置のおのおのに対
して全て同じであるが、Ｙアドレスは各線ごとに１づつ
増大することに注目すべきである。その理由は、好適な
実施例の装置においては、８ビットの４個の画素値を３
２ビット語で転送できるからである。４つの連続する８
ビット画素を同じＸアドレスを有する語から形成でき
る。図２に示されているパターンを形成するＹアドレス
の２つの下位数字がそのパターンの左側に示されてい
る。
【００２６】供給されるアドレスは典型的な装置におい
て供給されるアドレスであって、本発明の回路３０中の
Ｘアドレス線とＹアドレス線へ供給されるアドレスであ
る。また、各位置において画素を記載するために供給さ
れるデータは、従来の回路２０におけるのと同じ順序で
ＤＡＴＡ ０〜ＤＡＴＡ ３データ線に現れる。それら
４つの画素値は１つのアドレスデータ語で現れることが
でき、隣接する画素位置をアドレスできる。これを行う
ために、それらは８ビット群に分けられる。それらの８
ビット群は４本の隣接するデータ線ＤＡＴＡ ０〜３に
置かれる。このようにして、前記のように４つの画素を
同時に格納できる。
て供給されるアドレスであって、本発明の回路３０中の
Ｘアドレス線とＹアドレス線へ供給されるアドレスであ
る。また、各位置において画素を記載するために供給さ
れるデータは、従来の回路２０におけるのと同じ順序で
ＤＡＴＡ ０〜ＤＡＴＡ ３データ線に現れる。それら
４つの画素値は１つのアドレスデータ語で現れることが
でき、隣接する画素位置をアドレスできる。これを行う
ために、それらは８ビット群に分けられる。それらの８
ビット群は４本の隣接するデータ線ＤＡＴＡ ０〜３に
置かれる。このようにして、前記のように４つの画素を
同時に格納できる。
【００２７】アドレスは、図２のパターンにおけるよう
に任意の２つのそのようなアドレスの交差部における位
置に画素データを通常置く。しかし、図３の回路２０と
は異なり、回路３０はそのデータを、アドレスの予測さ
れる交差部ではなく、図４に示すパターンに置く。これ
を行うために、Ｙアドレスの最下位からの２つのビット
がスワッパ回路３２と３４を作動させるために用いられ
る。図示のアドレスを用いると、初めの線においては全
てのＹアドレスが２進の００で終わることがわかる。し
たがって、スワッパ回路３２，３４の選択端子Ｓ０とＳ
１における値は、図５の真理値表に示されている値を転
送する。その真理値表から、各垂直線に対するＹ０値と
Ｙ１値は左側に示されていることがわかる。すぐ右側に
は、スワッパ回路３２と３４の選択端子へ供給される選
択値が示されている。右側にはデータ端子が示されてい
る。それらのデータ端子には入力信号が現れ、各データ
端子の上には発生されたイネイブル信号が示され、した
がってデータが送られるバンクである。
に任意の２つのそのようなアドレスの交差部における位
置に画素データを通常置く。しかし、図３の回路２０と
は異なり、回路３０はそのデータを、アドレスの予測さ
れる交差部ではなく、図４に示すパターンに置く。これ
を行うために、Ｙアドレスの最下位からの２つのビット
がスワッパ回路３２と３４を作動させるために用いられ
る。図示のアドレスを用いると、初めの線においては全
てのＹアドレスが２進の００で終わることがわかる。し
たがって、スワッパ回路３２，３４の選択端子Ｓ０とＳ
１における値は、図５の真理値表に示されている値を転
送する。その真理値表から、各垂直線に対するＹ０値と
Ｙ１値は左側に示されていることがわかる。すぐ右側に
は、スワッパ回路３２と３４の選択端子へ供給される選
択値が示されている。右側にはデータ端子が示されてい
る。それらのデータ端子には入力信号が現れ、各データ
端子の上には発生されたイネイブル信号が示され、した
がってデータが送られるバンクである。
【００２８】したがって、アドレス００，００で始まる
４画素水平線に対しては、図５の真理値表は、選択され
た最初の画素がＤＡＴＡ ０に現れ、初めの制御信号Ａ
がその画素をＶＲＡＭバンクへ送る。選択された２番目
の画素はＤＡＴＡ １に現れ、第２の制御信号Ｂがその
画素をＶＲＡＭバンクＢへ送る。選択された第３の画素
がＤＡＴＡ ２に現れ、第３の制御信号Ｃがその画素を
ＶＲＡＭバンクＣへ送る。選択された第４の画素はＤＡ
ＴＡ ３に現れ、第４の制御信号Ｄがその画素をＶＲＡ
ＭバンクＤへ送る。それらの画素データ値は１つのデー
タ語で同時に現れるから、それらはＶＲＡＭの４つのバ
ンクに同時に格納される。したがって、水平線の４つの
画素はそれの標準的な順序で置かれる。
４画素水平線に対しては、図５の真理値表は、選択され
た最初の画素がＤＡＴＡ ０に現れ、初めの制御信号Ａ
がその画素をＶＲＡＭバンクへ送る。選択された２番目
の画素はＤＡＴＡ １に現れ、第２の制御信号Ｂがその
画素をＶＲＡＭバンクＢへ送る。選択された第３の画素
がＤＡＴＡ ２に現れ、第３の制御信号Ｃがその画素を
ＶＲＡＭバンクＣへ送る。選択された第４の画素はＤＡ
ＴＡ ３に現れ、第４の制御信号Ｄがその画素をＶＲＡ
ＭバンクＤへ送る。それらの画素データ値は１つのデー
タ語で同時に現れるから、それらはＶＲＡＭの４つのバ
ンクに同時に格納される。したがって、水平線の４つの
画素はそれの標準的な順序で置かれる。
【００２９】しかし、任意の垂直列に対するＹアドレス
値の最下位ビットは、垂直線がアドレス００，００から
下へ動くにつれて、Ｙ０に対する０１０１とＹ１に対す
る００１１のパターンで変化する。したがって、第１の
垂直列中の画素に対するＹアドレスの２つの下位数字に
より選択および発生された値は、垂直線がアドレス０
０，００から下へ動くにつれて変化する。したがって、
アドレス００，００で始まる４画素垂直線に対しては、
図５の真理値表は、選択された第１の画素がＤＡＴＡ
０に現れ、第１の制御信号Ａがその画素をＶＲＡＭバン
クＶＡへ送る。
値の最下位ビットは、垂直線がアドレス００，００から
下へ動くにつれて、Ｙ０に対する０１０１とＹ１に対す
る００１１のパターンで変化する。したがって、第１の
垂直列中の画素に対するＹアドレスの２つの下位数字に
より選択および発生された値は、垂直線がアドレス０
０，００から下へ動くにつれて変化する。したがって、
アドレス００，００で始まる４画素垂直線に対しては、
図５の真理値表は、選択された第１の画素がＤＡＴＡ
０に現れ、第１の制御信号Ａがその画素をＶＲＡＭバン
クＶＡへ送る。
【００３０】選択された第２の画素はＤＡＴＡ ０に現
れ、第２の制御信号Ｃがその画素をＶＲＡＭバンクＶＣ
へ送る。選択された第３の画素はＤＡＴＡ ０に現れ、
第３の制御信号Ｂがその画素をＶＲＡＭバンクＶＢへ送
る。選択された第４の画素がＤＡＴＡ ０に現れ、第４
の制御信号Ｄがその画素をＶＲＡＭバンクＶＤへ送る。
したがって、４画素垂直線が図５に第１の列に対して示
されている位置に置かれる。
れ、第２の制御信号Ｃがその画素をＶＲＡＭバンクＶＣ
へ送る。選択された第３の画素はＤＡＴＡ ０に現れ、
第３の制御信号Ｂがその画素をＶＲＡＭバンクＶＢへ送
る。選択された第４の画素がＤＡＴＡ ０に現れ、第４
の制御信号Ｄがその画素をＶＲＡＭバンクＶＤへ送る。
したがって、４画素垂直線が図５に第１の列に対して示
されている位置に置かれる。
【００３１】図５の真理値表を用いて付加垂直線と水平
線を調べることができるが、図４のパターンは標準的な
入力アドレスに対して発生されることが明らかであろ
う。
線を調べることができるが、図４のパターンは標準的な
入力アドレスに対して発生されることが明らかであろ
う。
【００３２】同様にして、ＸＯＲゲート３５，３６へ表
示線カウンタと画素カウンタから値が供給され、マルチ
プレクサ３９の線０へ図４のパターンに従って直列に配
置された時に、表示装置へ順次供給される値が典型的な
バッファ構成におけるように規則的なＡＢＣＤ順である
ように、マルチプレクサ４１を制御する出力値を生ず
る。
示線カウンタと画素カウンタから値が供給され、マルチ
プレクサ３９の線０へ図４のパターンに従って直列に配
置された時に、表示装置へ順次供給される値が典型的な
バッファ構成におけるように規則的なＡＢＣＤ順である
ように、マルチプレクサ４１を制御する出力値を生ず
る。
【００３３】このように、上記説明からわかるように、
本発明の回路は画素データを図４に示すパターンで置く
ように機能する。そのパターンは、フレームバッファへ
垂直線を書込む際のアクセスの重畳を可能にするパター
ンであるから、出力表示装置に垂直線を描く際のフレー
ムバッファのアクセスが迅速になる。描かれる多数の対
角線が同じＶＲＡＭバンクの順次アクセスを要求するこ
とが図４からわかるが、そのようにする垂直線はない。
ウインドウ化環境において表示装置に統計的に現れる対
角線よりはるかに多いから、表示速度は急激に高くなる
ことが予測される。インターリービングがない場合に
は、対角線においても、４個の画素のシーケンスはな
い。したがって、性能が３〜４倍に向上することが予測
される。したがって、本発明により供給されるチップ選
択線のマップは、水平の性能を断念することなしに垂直
線の性能を大幅に向上させる。
本発明の回路は画素データを図４に示すパターンで置く
ように機能する。そのパターンは、フレームバッファへ
垂直線を書込む際のアクセスの重畳を可能にするパター
ンであるから、出力表示装置に垂直線を描く際のフレー
ムバッファのアクセスが迅速になる。描かれる多数の対
角線が同じＶＲＡＭバンクの順次アクセスを要求するこ
とが図４からわかるが、そのようにする垂直線はない。
ウインドウ化環境において表示装置に統計的に現れる対
角線よりはるかに多いから、表示速度は急激に高くなる
ことが予測される。インターリービングがない場合に
は、対角線においても、４個の画素のシーケンスはな
い。したがって、性能が３〜４倍に向上することが予測
される。したがって、本発明により供給されるチップ選
択線のマップは、水平の性能を断念することなしに垂直
線の性能を大幅に向上させる。
【図１】出力表示装置に関連するフレームバッファにお
ける個々のＶＲＡＭの配置を示す線図である。
ける個々のＶＲＡＭの配置を示す線図である。
【図２】従来の技術に従って典型的な配置で画素を呈示
するためにＶＲＡＭを選択するパターンを示す線図であ
る。
するためにＶＲＡＭを選択するパターンを示す線図であ
る。
【図３】従来技術のフレームバッファにおけるＶＲＡＭ
のアクセスを制御する回路を示すブロック図である。
のアクセスを制御する回路を示すブロック図である。
【図４】本発明に従って、典型的な配置で画素を呈示す
るためにＶＲＡＭを選択するパターンを示す線図であ
る。
るためにＶＲＡＭを選択するパターンを示す線図であ
る。
【図５】本発明のフレームバッファにおけるＶＲＡＭの
アクセスを制御する回路を示すブロック図である。
アクセスを制御する回路を示すブロック図である。
２０ フレームバッファ ２２，２６，３９ マルチプレクサ ２４ 画素カウンタ ２８ Ａ／Ｄ変換器 ３７ 線カウンタ ３２ スワッパ回路 ３４ 双方向スワッパ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭63−67655（ＪＰ，Ａ) 特開 平２−288924（ＪＰ，Ａ) Ｄ．Ｌ．Ｏｓｔａｐｋｏ，’Ａ ｍａ ｐｐｉｎｇ ａｎｄ ｍｅｍｏｒｙｃｈ ｉｐ ｈａｒｄｗａｒｅ ｗ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 12/00 - 12/08 G06T 1/60 450
Claims (4)
- 【請求項１】 それぞれがＸアドレスとＹアドレスとを
有する複数の画素のデータを格納するフレームバッファ
を備える画像表示装置であって、前記フレームバッファ
は複数のＶＲＡＭバンクとして構成されており、各ＶＲ
ＡＭバンクは制御入力とデータ入力とを有し、前記フレ
ームバッファがマルチプレクサと画素カウンタとを有
し、ＶＲＡＭバンクからのデータを表示するように並べ
る表示装置のＶＲＡＭアクセス回路であって、 第１選択の制御のもとに画素データを前記ＶＲＡＭに選
択的にマッピングする手段と、 第２選択の制御のもとに複数の制御信号を前記ＶＲＡＭ
バンクの制御入力へマッピングする手段と、 出力画素が前記フレームバッファから並べられたときそ
の出力画素の線番号を示す複数の線信号を生成するカウ
ンタ手段と、 前記線信号を受け取り、かつ前記画素カウンタから複数
の画素番号信号を受け取り、画素データを表示するよう
に並べるためにマルチプレクサに結合される複数のマル
チプレクサ選択信号を生成する論理手段とを有し、前記
画素データが前記ＶＲＡＭバンクに選択的にマッピング
されることを特徴とするＶＲＡＭアクセス回路。 - 【請求項２】 前記第１選択と第２選択がそれぞれ当該
画素のＹアドレスの下位ビットに結合されている請求項
１記載のＶＲＡＭアクセス回路。 - 【請求項３】 それぞれがＸアドレスとＹアドレスとを
有する複数の画素のデータを格納するフレームバッファ
を備える画像表示装置であって、前記フレームバッファ
は複数のＶＲＡＭバンクとして構成されており、各ＶＲ
ＡＭバンクは制御入力とデータ入力とを有し、前記フレ
ームバッファがマルチプレクサと画素カウンタとを有
し、ＶＲＡＭバンクからのデータを表示するように並べ
る表示装置のＶＲＡＭアクセス回路であって、 ４つの隣接する画素の画素データを受け取り、その画素
データを前記ＶＲＡＭバンクに送るように結合されてい
る第１スワッピング手段であって、前記画素データは、
一対の第１選択信号の状態にしたがって、第１出力、第
２出力、第３出力、第４出力にマッピングされる第１入
力、第２入力、第３入力、第４入力に受け取られ、前記
第１出力は第１ＶＲＡＭバンクのデータ入力に結合さ
れ、前記第２出力は第２ＶＲＡＭバンクのデータ入力に
結合され、前記第３出力は第３ＶＲＡＭバンクのデータ
入力に結合され、前記第４出力は第４ＶＲＡＭバンクの
データ入力に結合される第１スワッピング手段と、 ４つの隣接する画素の制御信号を受け取り、その制御信
号を前記ＶＲＡＭバンクに送るように結合されている第
２スワッピング手段であって、前記制御信号は、一対の
第２選択信号の状態にしたがって、第５出力、第６出
力、第７出力、第８出力にマッピングされる第５入力、
第６入力、第７入力、第８入力に受け取られ、前記第５
出力は第１ＶＲＡＭバンクのデータ入力に結合され、前
記第６出力は第２ＶＲＡＭバンクのデータ入力に結合さ
れ、前記第７出力は第３ＶＲＡＭバンクのデータ入力に
結合され、前記第８出力は第４ＶＲＡＭバンクのデータ
入力に結合される第２スワッピング手段と、 前記出力画素が前記フレームバッファから順次送られる
とき、出力画素に対する線番号を示す一対の線信号を生
成するカウンター手段と、 前記カウンター手段から前記線信号を受け取り、かつ一
対の画素番号受け取り、マルチプレクサに対して一対の
マルチプレクサ選択信号を生成する論理手段とを有し、
前記隣接する４つの画素の画素データが前記４つのＶＲ
ＡＭバンクへ選択的にマッピングされるＶＲＡＭアクセ
ス回路。 - 【請求項４】 それぞれがＸアドレスとＹアドレスとを
有する複数の画素を格納する、複数のＶＲＡＭバンクと
して構成されているフレームバッファを備える画像表示
装置におけるＶＲＡＭへアクセスする方法であって、 隣接する４つの画素のための第１画素、第２画素、第３
画素、第４画素を含む画素データを受け取り、 第１選択信号、第２選択信号の状態にしたがって、第１
ＶＲＡＭバンク、第２ＶＲＡＭバンク、第３ＶＲＡＭバ
ンク、第４ＶＲＡＭバンクへ前記画素データを選択的に
スワッピングし、 第１制御信号、第２制御信号、第３制御信号、第４制御
信号を受け取り、 前記第１制御信号、第２制御信号、第３制御信号、第４
制御信号を前記第１ＶＲＡＭバンクの制御入力、第２Ｖ
ＲＡＭバンクの制御入力、第３ＶＲＡＭバンクの制御入
力、第４ＶＲＡＭバンクの制御入力へ選択的にスワッピ
ングし、 出力画素がフレームバッファから逐次送られるとき、出
力画素の線番号を示す一対の線信号を生成し、 一対の画素番号信号を生成し、 前記第１ＶＲＡＭバンク、第２ＶＲＡＭバンク、第３Ｖ
ＲＡＭバンク、第４ＶＲＡＭバンクから前記線信号の状
態と前記画素番号に従って画素データを読み取り、 前記４つの隣接した画素の画素データが前記４つのＶＲ
ＡＭバンクに選択的にマッピングされるＶＲＡＭへアク
セスする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US632040 | 1990-12-21 | ||
| US07/632,040 US5142276A (en) | 1990-12-21 | 1990-12-21 | Method and apparatus for arranging access of vram to provide accelerated writing of vertical lines to an output display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180685A JPH06180685A (ja) | 1994-06-28 |
| JP3309253B2 true JP3309253B2 (ja) | 2002-07-29 |
Family
ID=24533823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35440491A Expired - Fee Related JP3309253B2 (ja) | 1990-12-21 | 1991-12-20 | マルチバンクフレームバッファランダムアクセスポートへ書込み、およびそれから読出すための装置および画素をマルチバンクフレームバッファへ書込む速度を向上させる方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5142276A (ja) |
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