JPH07210140A - イメージ供給方法及び帯域幅を改善するために空間的冗長量を使用する図形制御装置 - Google Patents
イメージ供給方法及び帯域幅を改善するために空間的冗長量を使用する図形制御装置Info
- Publication number
- JPH07210140A JPH07210140A JP6262686A JP26268694A JPH07210140A JP H07210140 A JPH07210140 A JP H07210140A JP 6262686 A JP6262686 A JP 6262686A JP 26268694 A JP26268694 A JP 26268694A JP H07210140 A JPH07210140 A JP H07210140A
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- JP
- Japan
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- memory
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- tag
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Abstract
(57)【要約】
【目的】 ビデオRAM からモニタへのデータ供給の高速
化。 【構成】 本発明は大多数のコンピュータ図形イメージ
は正確に同じ値を有する画素の面積が大きいと言う事実
を利用している。したがってタグ・メモリは画素のグル
ープが前の画素のグループと同じ値を持っているか否か
の表示を記憶するために使用される。もし値が同じなら
ばイメージ・メモリは読取られず、かつその代わりに同
じ画素値は再びメモリをアクセスすることなく繰返しモ
ニタに適用される。
化。 【構成】 本発明は大多数のコンピュータ図形イメージ
は正確に同じ値を有する画素の面積が大きいと言う事実
を利用している。したがってタグ・メモリは画素のグル
ープが前の画素のグループと同じ値を持っているか否か
の表示を記憶するために使用される。もし値が同じなら
ばイメージ・メモリは読取られず、かつその代わりに同
じ画素値は再びメモリをアクセスすることなく繰返しモ
ニタに適用される。
Description
【０００１】
【産業上の利用分野】本発明はビデオ・メモリからモニ
タへ画素イメージ・データを供給方法及びそのための図
形制御装置に関するものである。
タへ画素イメージ・データを供給方法及びそのための図
形制御装置に関するものである。
【０００２】
【従来の技術】しばしば特殊化されたビデオRAM(VRAM)
であるDRAMの専用のバンクは、モニタを備えたコンピュ
ータ・システムにおいてはチップが使用されている。こ
れらはモニタに供給されるイメージを記憶しており、ビ
デオ・メモリ, イメージ・メモリまたはただ単に (ビデ
オ「フレーム」を記憶するための) フレーム緩衝記憶装
置と呼ばれる。典型的なモニタはスクリーン上の各画素
について１秒当たり多くの回数読み取られなければなら
ないビデオ・メモリのデータについてラスタ走査方式で
動作する。カラー・モニタにおいては各画素はそれぞれ
の３原色成分について複数のビットを持っている。スク
リーン上のイメージが変わらないときでもスクリーン上
のイメージを保持するためにメモリは１秒当たり多くの
回数、リフレッシュされなければならない。このリフレ
ッシュ操作はビデオ・メモリの読み取りと非常に大きい
メモリ帯域幅とを含んでいる。フレーム緩衝記憶装置の
内容が修正を必要とするときには、図形を描く作業はフ
レーム緩衝記憶装置に対して行われる必要がある。時に
はそれらはまた附加的な読み取り操作を要求する。これ
らの図形操作はビデオ・リフレッシュから残された帯域
幅しか利用できないので、それ以上の帯域幅を自由化す
ると言うことは図形演算のスピードアップにとって重要
な要素である。明らかにこの帯域幅を改善することは、
イメージが一層複雑になり、イメージ上の画素数が増加
するにつれてますます要望されて来る。
であるDRAMの専用のバンクは、モニタを備えたコンピュ
ータ・システムにおいてはチップが使用されている。こ
れらはモニタに供給されるイメージを記憶しており、ビ
デオ・メモリ, イメージ・メモリまたはただ単に (ビデ
オ「フレーム」を記憶するための) フレーム緩衝記憶装
置と呼ばれる。典型的なモニタはスクリーン上の各画素
について１秒当たり多くの回数読み取られなければなら
ないビデオ・メモリのデータについてラスタ走査方式で
動作する。カラー・モニタにおいては各画素はそれぞれ
の３原色成分について複数のビットを持っている。スク
リーン上のイメージが変わらないときでもスクリーン上
のイメージを保持するためにメモリは１秒当たり多くの
回数、リフレッシュされなければならない。このリフレ
ッシュ操作はビデオ・メモリの読み取りと非常に大きい
メモリ帯域幅とを含んでいる。フレーム緩衝記憶装置の
内容が修正を必要とするときには、図形を描く作業はフ
レーム緩衝記憶装置に対して行われる必要がある。時に
はそれらはまた附加的な読み取り操作を要求する。これ
らの図形操作はビデオ・リフレッシュから残された帯域
幅しか利用できないので、それ以上の帯域幅を自由化す
ると言うことは図形演算のスピードアップにとって重要
な要素である。明らかにこの帯域幅を改善することは、
イメージが一層複雑になり、イメージ上の画素数が増加
するにつれてますます要望されて来る。
【０００３】
【発明の要約】本発明はコンピュータ図形イメージの大
部分は同一の値を保有する画素の長い連続物を有してい
ると言う事実を利用している。したがって、タグ・メモ
リが、画素グループが前の画素グループと同じ値を持っ
ているか否かの表示を記憶するのに使用される。もしそ
の値が同じならば、イメージ・メモリは読み取られず
に、代わりに同じ画素値がメモリを再びアクセスするこ
となくモニタに繰返し適用される。
部分は同一の値を保有する画素の長い連続物を有してい
ると言う事実を利用している。したがって、タグ・メモ
リが、画素グループが前の画素グループと同じ値を持っ
ているか否かの表示を記憶するのに使用される。もしそ
の値が同じならば、イメージ・メモリは読み取られず
に、代わりに同じ画素値がメモリを再びアクセスするこ
となくモニタに繰返し適用される。
【０００４】タグはある実施例においては図形制御装置
自身の内部に記憶されても良く、またはビデオ・メモリ
内部の指定された位置内に記憶されても良い。好ましい
実施例においては、画素の各グループはもしグループ内
のすべての画素が同じ値であり、且つまた前のグループ
の最後の画素と同じならば「１」と言うタグ値に割り当
てられる。さもなければ、タグは「０」にセットされ
る。各タグはまた結合された有効ビットを有する。有効
ビットはビデオ・メモリ内の画素グループへの書込みが
有れば何時でも無効状態へセットされる。有効ビットは
書込み操作の後でタグが再計算されるまでリセットされ
ない。
自身の内部に記憶されても良く、またはビデオ・メモリ
内部の指定された位置内に記憶されても良い。好ましい
実施例においては、画素の各グループはもしグループ内
のすべての画素が同じ値であり、且つまた前のグループ
の最後の画素と同じならば「１」と言うタグ値に割り当
てられる。さもなければ、タグは「０」にセットされ
る。各タグはまた結合された有効ビットを有する。有効
ビットはビデオ・メモリ内の画素グループへの書込みが
有れば何時でも無効状態へセットされる。有効ビットは
書込み操作の後でタグが再計算されるまでリセットされ
ない。
【０００５】本発明の本質及び長所を、より完全に理解
するために、添付図面とともに次の詳細な説明を参照す
べきである。
するために、添付図面とともに次の詳細な説明を参照す
べきである。
【０００６】
【実施例】図１，２は典型的な図形制御装置であるウエ
イテック(WEITEK)W5286 のブロック図である。図形制御
装置10はビデオ・メモリまたはフレーム緩衝記憶装置12
に接続され、図中に示されているように、フレーム緩衝
記憶装置は32DRAMチップの２つの列である。イメージ・
データはRAM DAC 16を通過した後でモニタ14上に表示さ
れ、RAM DAC 16はメモリ及びディジタル・アナログ変換
器を備えている。フレーム緩衝記憶装置からモニタへの
画素データの流れは図形制御装置10内のメモリ制御ユニ
ット18及びビデオ制御ユニット20によって制御される。
イテック(WEITEK)W5286 のブロック図である。図形制御
装置10はビデオ・メモリまたはフレーム緩衝記憶装置12
に接続され、図中に示されているように、フレーム緩衝
記憶装置は32DRAMチップの２つの列である。イメージ・
データはRAM DAC 16を通過した後でモニタ14上に表示さ
れ、RAM DAC 16はメモリ及びディジタル・アナログ変換
器を備えている。フレーム緩衝記憶装置からモニタへの
画素データの流れは図形制御装置10内のメモリ制御ユニ
ット18及びビデオ制御ユニット20によって制御される。
【０００７】図形制御装置はまたバス24とのインターフ
ェースのためのホスト及び入出力制御ユニット22を含ん
でいる。図形制御装置にはクロック合成回線26によるク
ロックを供給している。図形制御装置の制御プログラム
はBIOS ROM 28 によって供給される。
ェースのためのホスト及び入出力制御ユニット22を含ん
でいる。図形制御装置にはクロック合成回線26によるク
ロックを供給している。図形制御装置の制御プログラム
はBIOS ROM 28 によって供給される。
【０００８】図３はＮビットのグループ中に配列されて
いるフレーム緩衝記憶装置内の画素データを図示してい
る。Ｎビットの各グループはそれに対応する単一のビッ
ト・タグを持っている。タグの各列は、フレーム緩衝記
憶装置の列に対応し、単一の有効ビットを持っている。
いるフレーム緩衝記憶装置内の画素データを図示してい
る。Ｎビットの各グループはそれに対応する単一のビッ
ト・タグを持っている。タグの各列は、フレーム緩衝記
憶装置の列に対応し、単一の有効ビットを持っている。
【０００９】タグの「１」と言う値は、対応するグルー
プ内の画素のためのカラー値のすべてが同じであり、ま
たすぐ前のグループの最後の画素値とも同じであること
を示している。有効ビットは、フレーム緩衝記憶装置の
その列はタグが計算されてから書込まれていないことを
示している。
プ内の画素のためのカラー値のすべてが同じであり、ま
たすぐ前のグループの最後の画素値とも同じであること
を示している。有効ビットは、フレーム緩衝記憶装置の
その列はタグが計算されてから書込まれていないことを
示している。
【００１０】図４は本発明のタグを使用する制御回線の
一の実施例のブロック図である。この実施例においてこ
の回路は図１のメモリ制御ユニット18の内部にある。ア
ドレス・バス30は外部フレーム緩衝記憶装置へアドレス
を供給する。ビデオをリフレッシュする間、特定の画素
グループを識別するアドレスのビットはまた緩衝記憶装
置34を通過する１チップ・タグ・メモリ32への入力とし
て供給される。タグ及び有効ビットは制御論理回路36へ
供給される。
一の実施例のブロック図である。この実施例においてこ
の回路は図１のメモリ制御ユニット18の内部にある。ア
ドレス・バス30は外部フレーム緩衝記憶装置へアドレス
を供給する。ビデオをリフレッシュする間、特定の画素
グループを識別するアドレスのビットはまた緩衝記憶装
置34を通過する１チップ・タグ・メモリ32への入力とし
て供給される。タグ及び有効ビットは制御論理回路36へ
供給される。
【００１１】フレーム緩衝記憶装置からのデータはバス
38の制御装置へ送り返される。このデータは緩バッファ
40及びレジスタ42の双方へ供給される。前のタグのグル
ープからの最後の画素値はレジスタ42内に記憶され、か
つその後続の値はバッファ40と、次いでマルチプレクサ
44を通して、モニタへ供給されているバス46へ供給され
る。もしタグ・グループの有効ビットが、各画素が通過
するようにセットされていなければ比較器48においてす
ぐ前の最後の画素と比較される。カウンタ50はグループ
内のすべての画素が最後の画素の値に一致するか否かを
示し、信号を制御論理回路36へ供給する。
38の制御装置へ送り返される。このデータは緩バッファ
40及びレジスタ42の双方へ供給される。前のタグのグル
ープからの最後の画素値はレジスタ42内に記憶され、か
つその後続の値はバッファ40と、次いでマルチプレクサ
44を通して、モニタへ供給されているバス46へ供給され
る。もしタグ・グループの有効ビットが、各画素が通過
するようにセットされていなければ比較器48においてす
ぐ前の最後の画素と比較される。カウンタ50はグループ
内のすべての画素が最後の画素の値に一致するか否かを
示し、信号を制御論理回路36へ供給する。
【００１２】タグ・メモリが初期化された後で、レジス
タ42内に記憶されていた以前の画素値は制御論理回路36
によってマルチプレクサ44を通過して単にモニタへクロ
ックに同期して送られる。タグ・メモリ32内のタグ値が
「１」でフレーム緩衝記憶装置に対する読み取りアクセ
スが発生しない場合にはこの値はグループ内の各画素に
対してＮ回出力されることが可能である。もしタグ値が
“０”ならば制御論理は他の“１”のタグに出合うまで
データをフレーム緩衝記憶装置から直接選択するように
する。
タ42内に記憶されていた以前の画素値は制御論理回路36
によってマルチプレクサ44を通過して単にモニタへクロ
ックに同期して送られる。タグ・メモリ32内のタグ値が
「１」でフレーム緩衝記憶装置に対する読み取りアクセ
スが発生しない場合にはこの値はグループ内の各画素に
対してＮ回出力されることが可能である。もしタグ値が
“０”ならば制御論理は他の“１”のタグに出合うまで
データをフレーム緩衝記憶装置から直接選択するように
する。
【００１３】好ましい実施例において、各グループ内画
素の数Ｎは４から32を表わし、８は多くの応用において
経験的に誘導された最適値である。図５はタグ・メモリ
32の初期化ルーチンの一つの実施例を示すブロック図で
ある。ステップＡにおいて画素の最初のグループは読取
られてモニタに供給され、その最後の画素は図４のレジ
スタ42に書込まれる (ステップＢ) 。すぐ次のグループ
の各画素は最後の画素と比較され、カウンタはそれに応
じて増加させられる(ステップＣ) 。もしカウントが８
に等しくなれば (ステップＤ) 、タグ・メモリ32内のタ
グにゼロの値が書込まれる (ステップＥ) 。イメージの
最初の画素グループはそれらが存在しないグループの最
後の画素と同一ではあり得ないのでゼロ値を書込む必要
がある。
素の数Ｎは４から32を表わし、８は多くの応用において
経験的に誘導された最適値である。図５はタグ・メモリ
32の初期化ルーチンの一つの実施例を示すブロック図で
ある。ステップＡにおいて画素の最初のグループは読取
られてモニタに供給され、その最後の画素は図４のレジ
スタ42に書込まれる (ステップＢ) 。すぐ次のグループ
の各画素は最後の画素と比較され、カウンタはそれに応
じて増加させられる(ステップＣ) 。もしカウントが８
に等しくなれば (ステップＤ) 、タグ・メモリ32内のタ
グにゼロの値が書込まれる (ステップＥ) 。イメージの
最初の画素グループはそれらが存在しないグループの最
後の画素と同一ではあり得ないのでゼロ値を書込む必要
がある。
【００１４】一方、カウントが８画素のグループに対し
て８に等しい場合はそれらが皆同一でかつ前のグループ
の最後の画素と同じであることを示し、“１”の値がタ
グとして書込まれる (ステップＦ) 。そのグループの最
後の画素はレジスタ42に書込まれ (ステップＧ) 、この
プロセスが画素の次のグループについて繰返される。
て８に等しい場合はそれらが皆同一でかつ前のグループ
の最後の画素と同じであることを示し、“１”の値がタ
グとして書込まれる (ステップＦ) 。そのグループの最
後の画素はレジスタ42に書込まれ (ステップＧ) 、この
プロセスが画素の次のグループについて繰返される。
【００１５】一度タグ・メモリが初期化されると、モニ
タへのデータの供給、または図形の読取り操作の実行は
図6 に示すように大いに簡略化される。画素の最初のグ
ループはフレーム緩衝記憶装置から読取られてモニタへ
供給され、最後の値がレジスタ42に記憶される。この最
初のグループが読取られた後で、次のグループのタグは
検査される (ステップＬ) 。タグがゼロの場合は、画素
の次のグループは再びフレーム緩衝記憶装置から読取ら
れ、最後の値がレジスタ内に記憶される。しかしタグが
“１”の場合はレジスタ内の画素の値はモニタに８回、
単に出力され (ステップＭ) 、このプロセスが繰返され
る。次のタグもまた“１”である場合は再びレジスタ内
の同じ画素の値がモニタへ８回、単に出力される。理解
されるように、これはビデオ・リフレッシュ演算、また
は図形読取り演算のためのフレーム緩衝記憶における多
重読取りを不要にし、これによって図形書込み演算の帯
域幅の自由度を高め、かつ図形能力を改善する。
タへのデータの供給、または図形の読取り操作の実行は
図6 に示すように大いに簡略化される。画素の最初のグ
ループはフレーム緩衝記憶装置から読取られてモニタへ
供給され、最後の値がレジスタ42に記憶される。この最
初のグループが読取られた後で、次のグループのタグは
検査される (ステップＬ) 。タグがゼロの場合は、画素
の次のグループは再びフレーム緩衝記憶装置から読取ら
れ、最後の値がレジスタ内に記憶される。しかしタグが
“１”の場合はレジスタ内の画素の値はモニタに８回、
単に出力され (ステップＭ) 、このプロセスが繰返され
る。次のタグもまた“１”である場合は再びレジスタ内
の同じ画素の値がモニタへ８回、単に出力される。理解
されるように、これはビデオ・リフレッシュ演算、また
は図形読取り演算のためのフレーム緩衝記憶における多
重読取りを不要にし、これによって図形書込み演算の帯
域幅の自由度を高め、かつ図形能力を改善する。
【００１６】加えてタグ・メモリはフレーム緩衝記憶装
置内のデータの或る操作に使用することができる。たと
えばデータのブロックがフレーム緩衝記憶装置内の異な
った位置へ移動されるとすれば、タグ・メモリ内の対応
するタグは、もしそれらがすべて“１”であり、かつそ
れぞれの場合に前のグループが“１”であるならば対応
する位置へ移動される。
置内のデータの或る操作に使用することができる。たと
えばデータのブロックがフレーム緩衝記憶装置内の異な
った位置へ移動されるとすれば、タグ・メモリ内の対応
するタグは、もしそれらがすべて“１”であり、かつそ
れぞれの場合に前のグループが“１”であるならば対応
する位置へ移動される。
【００１７】別の実施例においては、タグ・ビットはフ
レーム緩衝記憶自体の内部に記憶され、タグ・ビットに
割当てられた有効ビットは図形制御装置内に保持され
る。この方法で図形書込み演算は、タグをゼロに書き変
えるのではなく、有効ビットを無効にすることができ、
記憶帯域幅を節約することができる。
レーム緩衝記憶自体の内部に記憶され、タグ・ビットに
割当てられた有効ビットは図形制御装置内に保持され
る。この方法で図形書込み演算は、タグをゼロに書き変
えるのではなく、有効ビットを無効にすることができ、
記憶帯域幅を節約することができる。
【００１８】それらの技術に熟練した者にとって理解さ
れるであろうように、本発明はその精神またはその中心
を成す特徴から離脱することなく他の特定の形式によっ
て実施することができる。たとえば異なったサイズの画
素グループも使用され得る。たとえば画素のグループは
１列を超える複数列の部分を包含するように配列される
ことも可能である。代わりに、複数のビットはタグによ
って示される一つの画素から他の画素への色彩値内のわ
ずかな変化を許すような他の情報を示す附加的なビット
に使用されることも可能で、またはタグがそのままの単
独の画素ではなくて画素パターンの複製を示すように使
用されることが可能である。
れるであろうように、本発明はその精神またはその中心
を成す特徴から離脱することなく他の特定の形式によっ
て実施することができる。たとえば異なったサイズの画
素グループも使用され得る。たとえば画素のグループは
１列を超える複数列の部分を包含するように配列される
ことも可能である。代わりに、複数のビットはタグによ
って示される一つの画素から他の画素への色彩値内のわ
ずかな変化を許すような他の情報を示す附加的なビット
に使用されることも可能で、またはタグがそのままの単
独の画素ではなくて画素パターンの複製を示すように使
用されることが可能である。
【００１９】有効ビットは全部一緒に除去されることも
でき、それによって図形の書込み演算の間にタグの書き
変えが必要となる。したがって本発明の好ましい実施例
の開示は説明のためのものであって特許請求の範囲に定
めた本発明の範囲を制限するものではない。
でき、それによって図形の書込み演算の間にタグの書き
変えが必要となる。したがって本発明の好ましい実施例
の開示は説明のためのものであって特許請求の範囲に定
めた本発明の範囲を制限するものではない。
【図１】典型的な図形制御装置のブロック図である。
【図２】典型的な図形制御装置のブロック図である。
【図３】本発明のタグ及びそれに結合した画素グループ
を図示する図である。
を図示する図である。
【図４】本発明のタグのための制御回路のブロック図で
ある。
ある。
【図５】図４のタグ・メモリのための初期化ルーチンの
フローチャートである。
フローチャートである。
【図６】初期化後の本発明による演算のフローチャート
である。
である。
10 図形制御装置 12 フレーム緩衝記憶装置 14 モニタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・エム・ホワイト アメリカ合衆国 95129 カリフォルニア サン ノセ オリンパス ドライブ 1398
Claims (10)
- 【請求項１】 イメージメモリ内に記憶されたイメージ
をモニタへ供給する方法において、 タグ・メモリ内に、前記イメージ内の画素グループにそ
れぞれ対応する複数のタグを記憶させるステップ、 対応する画素グループが同一の値を持ち、かつ前記同一
の値が画素の前のグループの値と同一であるときに前記
タグのそれぞれに第１のコードを割り当てるステップ、 対応するタグが前記第１のコードを有するグループ内の
各画素のために、前記イメージメモリにアクセスするこ
となく、前のグループの値を前記モニタに供給するステ
ップ、及びタグが前記第１のコード以外のものを有して
いるときに、前記モニタへ供給する値のために前記イメ
ージ・メモリをアクセスするステップを備えることを特
徴とするイメージ・メモリ内に記憶されたイメージをモ
ニタへ供給する方法。 - 【請求項２】 さらに、 前記タグのそれぞれのために有効ビットを記憶するステ
ップ、 前記イメージ・メモリ内の対応するグループへの書込み
にあたって前記有効ビットを無効状態へセットするステ
ップ、及びタグが無効状態へセットされた有効ビットを
有するときに、前記モニタへ供給する値のために前記イ
メージ・メモリをアクセスするステップを備えることを
特徴とする請求項１記載の方法。 - 【請求項３】 前記タグ・メモリは前記イメージ・メモ
リから分離して制御装置内にあることを特徴とする請求
項１記載の方法。 - 【請求項４】 前記グループはラスタ走査順序に配列さ
れていることを特徴とする請求項１記載の方法。 - 【請求項５】 イメージメモリ内に記憶されたイメージ
をモニタへ供給する方法において、 タグ・メモリ内に前記イメージ・データの圧縮された表
現を書込むステップ、前記圧縮された表現から前記イメ
ージ・データを再生するステップ、 前記再生されたイメージ・データを前記モニタへ供給す
るステップを備えることを特徴とするイメージ・メモリ
内に記憶されたイメージ・データをモニタへ供給する方
法。 - 【請求項６】 前記の圧縮された表現は前記イメージ・
データ内の空間的な冗長量に基づくことを特徴とする請
求項５記載の方法。 - 【請求項７】 イメージ・メモリからモニタへイメージ
・データを供給する図形メモリ制御装置において、 前記イメージ・データの圧縮された表現に対応するタグ
を記憶するためのタグ・メモリ、 前記圧縮された表現から前記イメージ・データを再生す
る手段、及び前記モニタへ前記再生されたイメージ・デ
ータを供給する手段を備えることを特徴とする図形メモ
リ制御装置。 - 【請求項８】 イメージ・メモリに記憶されたイメージ
をモニタへ供給する図形メモリ制御装置において、 タグ・メモリ内に複数のタグを記憶し、前記タグのそれ
ぞれは前記イメージ内の画素グループに対応する手段、 対応する画素のグループが同一の値を持ち、かつ前記同
一の値は前の画素のグループの値と同一であるときに、
第１のコードを前記タグのそれぞれに割り当てる手段、 対応するタグが前記第１のコードを有するグループ内の
各画素のために、前記イメージ・メモリをアクセスする
ことなく、前のグループの値を前記モニタに供給する手
段、及びタグが前記第１のコード以外を有しているとき
に前記モニタへ供給する値のために前記イメージ・メモ
リをアクセスする手段を備えることを特徴とする図形メ
モリ制御装置。 - 【請求項９】 前記タグ・メモリは前記図形メモリ制御
装置内にあることを特徴とする請求項８記載の図形メモ
リ制御装置。 - 【請求項１０】 前記タグ・メモリは前記イメージ・メ
モリの一部であることを特徴とする請求項８記載の図形
メモリ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14475593A | 1993-10-29 | 1993-10-29 | |
| US08/144755 | 1993-10-29 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005136165A Division JP3874781B2 (ja) | 1993-10-29 | 2005-05-09 | イメージデータをモニタへ供給する方法及び図形メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07210140A true JPH07210140A (ja) | 1995-08-11 |
| JP3699496B2 JP3699496B2 (ja) | 2005-09-28 |
Family
ID=22509988
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26268694A Expired - Fee Related JP3699496B2 (ja) | 1993-10-29 | 1994-10-26 | イメージ供給方法及び帯域幅を改善するために空間的冗長量を使用する図形制御装置 |
| JP2005136165A Expired - Fee Related JP3874781B2 (ja) | 1993-10-29 | 2005-05-09 | イメージデータをモニタへ供給する方法及び図形メモリ制御装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005136165A Expired - Fee Related JP3874781B2 (ja) | 1993-10-29 | 2005-05-09 | イメージデータをモニタへ供給する方法及び図形メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP3699496B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1994
- 1994-10-26 JP JP26268694A patent/JP3699496B2/ja not_active Expired - Fee Related
-
2005
- 2005-05-09 JP JP2005136165A patent/JP3874781B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3699496B2 (ja) | 2005-09-28 |
| JP2005321807A (ja) | 2005-11-17 |
| JP3874781B2 (ja) | 2007-01-31 |
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