JPH02201641A - 表示用メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ カラー、階調などの表示用データを保持するメモリプレ
ーンに対しピクセル型とプレーン型の何れかでアクセス
する表示用メモリアクセス制御装置に関し、 プレーン構成とピクセル構成の両方のメモリ構成の表示
用メモリに対してもアクセスができる表示用メモリアク
セス制御装置を提供することを目的とし、 表示用メモリへアクセスするアドレスがピクセル型かプ
レーン型かを指示するフラグとＸ、Ｙ座標とで構成され
、アドレスがピクセル型であることを検出するとＸ座標
中のドツトアドレスをデコードするデコーダと、該デコ
ーダの出力により読み出しまたは書き込みデータ中の対
応する１ビットを選択する選択回路とにより、１ビット
のデータの読み出しまたは書き込みを行い、アドレスが
プレーン型の時はプレーン選択入力と、Ｙ座標とドツト
アドレスを除いたＸ座標とにより対応するプレーンの所
定幅のデータの読み出しまたは書き込みを行うよう構成
する。

［産業上の利用分野］ 本発明はカラー、階調などの表示用データを保持するメ
モリプレーンに対しピクセル型とプレン型の何れかでア
クセスする表示用メモリアクセス制御装置に関する。

近年、画像処理の技術が各種の分野で利用されるように
なり、ビットマツプデイスプレィを備えたワークステー
ション等において利用されており、カラー画像に対する
処理が今後発展するものと見込まれている。

ところが、画像データは表示用メモリに格納され、画像
処理を行う場合表示用メモリにアクセスして、必要とす
るデータを取り出して、処理した結果を表示用メモリに
書き込む動作が行われる。

その場合、処理を施すべきデータとして、一定長のデー
タをまとめて処理する場合と、各画素のデータについて
処理を行う場合があり、それぞれ用途に応じて利用され
ている。すなわち、一定長のデータを扱うのは、表示画
面を面として処理する場合に適しており、各カラーに対
応するデータを一括して処理する時に用いられ、プレー
ン毎にアクセスして処理を行う。他方、画素単位で処理
を行う場合は、表示用メモリの特定の画素にアクセスし
て処理を行う必要がある。

このように、異なる処理形態に対応して表示用メモリに
アクセスする方式が異なるため、効率的に両方のアクセ
ス制御を実行できることが望まれている。

［従来の技術］ 第３図は従来例の説明図である。

第３図Ａ、は、プレーン構成のメモリを示す。

プレーン構成では、プレーン１〜４は各カラー（Ｒ，Ｇ
、Ｂ等）の情報を格納し、各プレーンで１ピントの時プ
レーン４枚で１６色（−２４）を表す。各プレーンには
カラーの階調コードが各画素に対応した位置に格納され
ている。この場合、メモリ空間としては図示のように、
各プレーン内のメモリアドレスは、各プレーンの先頭位
置からの相対的番地が同じであれば、表示画面上の同じ
画素位置を表す。このような、配置はプレーンの１枚１
枚にヒソ１〜がスライスして見えるので「スライス」型
と称される。例えば、プレーン１の先頭のピッ１−ｒｌ
Ｊは、プレーン２およびプレーン３の先頭のピッ１−ｒ
ｌＪと共に、合わせて３ビットで画面の左上隅の１番目
のドツトのカラー情報を表示しζいる。

このような、プレーン構成では、通常の使用方法では、
色別に複数ドツト分のデータを処理する。

そのデータのビット数はメモリの１ワードに対応し、メ
モリにアクセスする時は、画面の２次元の座標（Ｘ、Ｙ
）から、メモリの１次元アドレスに＝４ 変換することにより行う。

次に、第３図のＢ、にビクセル構成のメモリを示す。こ
の場合、各カラーの階調コードを表すプレーンに対して
、メモリ空間は図示のように１枚１枚の奥行きが集まっ
て見える。すなわち、プレーン１〜４の同じ相対位置で
あるビクセルのビット１〜４はメモリの同じワード■に
順番に格納され、ワード■には隣のビクセル５〜８のビ
ットが格納される。

このピクセル構成のメモリにアクセスする場合は、画像
のＸ、Ｙ座標の２次元アドレスから所望のビクセルのア
ドレスを作成する。そのため、従来は、第３図のＣ０に
示すように、画面のＸ軸の幅がｍの場合、ｍ　＊　Ｙ　
＋　Ｘの計算によりビクセルの位置に対応するアドレス
を得て、さらに当該ビクセルの中の何番目のピッｌ（特
定のカラーコードを表し、プレーンの番号に対応）であ
るかを計算して所望のピクセルデータを得ている。第３
図Ｂ、の例でいえば、第２プレーンの第２ビット（６と
記されている）は、メモリの１ワードが４ビットであり
、メモリアドレスとしては、２番地のワードのブレーン
２のビット６才その第２ビットをアドレスすることによ
り得られる。

［発明が解決しようとする課題］ 上記したように、従来のカラーの階調コードについて処
理を行う場合、表示用メモリの構成としてプレーン構成
をとる場合と、ピクセル構成をとる場合ではアドレスを
求めるためにそれぞれの方式に従って演算処理装置（Ｃ
ＰＵ）において、計算を行わなければならなかった。し
かも、ピクセル計算の場合、メモリのワード（またはバ
イト）長に応じて計算式を変える必要があった。

本発明は、プレーン構成とビクセル構成の両方のメモリ
構成の表示用メモリに対してもアクセスができる表示用
メモリアクセス制御装置を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の基本構成図である。

第１図の１０はアドレス構成、１１はデコーダ、１２は
選択回路、１３は表示用メモリ、１４はコントローラを
表す。

本発明は、表示用メモリへアクセスするためのアドレス
中にピクセルかプレーンかを指示するフラグとＸ、Ｙ座
標とともにピクセルをアドレスするためＸ座標中にＸド
ツトアドレスを含めて、アドレスに対応して、ビクセル
構成とプレーン構成に対応するアクセス制御を行うもの
である。

［作用］ アドレス１０は、ビクセル構成のメモリ空間か、プレー
ン構成のメモリ空間のいずれをアクセスするかを指示す
るフラグ（Ｐ／Ｆで表示）１０１）と、Ｘ座標１０２、
Ｘ座標１０３とで構成され、Ｘ座標表の下位には複数ビ
ットからなるドツトアドレス１０４が備えられている。

このアドレスがアドレスバス１５に入力されると、その
中のフラグ１０１とＸのドツトアドレス１０４がデコー
ダ１１に供給される。デコーダはフラグがピクセルを指
示していることを検出すると、Ｘのドツトアドレス１０
４をデコードして、その結果は選択回路Ｉ２に供給され
る。

表示用メモリー３への書き込み動作の場合、入力された
１ビットのデータ（ｎビットのハ゛スの中の１ビットだ
け有意で他は無関係）はデータバス１６から選択回路１
２に入力して、選択回路１２においてデコーダ】１の出
力によりデータバス１７内の選択されたピント位置に出
力され、表示用メモリー３の対応する位置の１ピントに
書き込まれる。　次に、ビクセル構成における読み出し
の場合、Ｙ座標とＸ座標（Ｘのドツトアドレスを除いた
アドレス）とにより、特定のアドレスのワードがアクセ
スされて、データバス１７に出力される。この場合、ゲ
ー）１８．１９は禁止されており、選択回路にｎビット
が入力される。デコーダ１１からこの時１／ｎのデコー
ド出力が入力されているので、その出力によりデータバ
ス１７上の１ビットを選択して、データバス１６上に出
力する。その際データバス１７上の他のビット位置は出
力されない。

次に、プレーン構成の場合、デコーダ１１にプレーン選
択入力が供給され、複数のプレーンの中からこの入力に
対応する］つのプレーンを選択する出力がコントローラ
１４に供給され、コントローラ１４から特定のプレーン
だけをアクセスする。

また、ゲート１８．１９はプレーン構成の読み出しまた
は書き込みの動作に応じて開く。

プレーン構成を指示するアドレス１０がアドレスバス１
５に入力すると、フラグ１０１がプレーン構成を指示し
ているのを検出してデコーダ１１は動作せず、これと同
時に選択回路１２も動作しない。そして、Ｙ座標のアド
レスとＸ座標のアドレス（Ｘのドツトアドレスは使用し
ない）が表示用メモリに供給されて、読み出し動作の場
合、対応するプレーンからワード幅（ｎビット）のデー
タが出力され、データバス１７からゲート１８を通って
データバス１６に出力される。書き込み動作の場合は、
データバス１６に入力したｎピントのデータは、ゲート
１９を通ってデークバス１７に送られ表示用メモリ１３
の対応するワードに書き込まれる。

［実施例］ 第２図は本発明の実施例構成図である。

第２図において２０はアドレス構成を示し、最初の１ビ
ットはプレーン構成かビクセル構成かを示すフラグビッ
ト（Ｐ／Ｆ）　、その後の未使用ビットをおいてＹアド
レスが１２ビット続き、Ｘアドレスは、Ｘワードアドレ
スの７ビントとＸドツトアドレスの５ビットで構成され
ている。

アクセス制御装置の構成において、２１ばデコーダ（Ｄ
　Ｅ　ＣＯＤ　Ｅ　Ｒで表示）、２２はセレクタ（ＳＥ
ＬＥＣＴＥＲで表示）、２３はＤＲＡＭコントローラ、
２４はＤＲＡＭで構成するメモリ、２５はマルチプレク
サ（ＭＰＸで表示）を表す。

メモリば２５６ＫＸ４のデュアルポートメモリを８個×
２の構成として使用し、２つのバンク２４１．２４２と
して使用する。フレームメモリは４０９６ドソトＸ４０
９６ドソトを１プレーンとしているので、Ｘ、Ｙ座標は
ともに１２ビット必要である。

アドレス割りつけは、図示するように、アドレスバス２
６からフラグビットとＸドツトアドレス（５ビット）が
デコーダ２１に入力され、Ｙアドレスの内９ビットがマ
ルチプレクサ２５の一方の入力端に入力され、他方の入
力側にＸワードアドレスの７ビットとＹアドレスの残り
の３ビットの内の２ビットの合計９ビットが入力し、マ
ルチプレクサ２５からメモリのアドレス線に入力する。

Ｙアドレスの残りの１ビットはバンクセレクト（８個×
２の一方を選択）をするために、ＤＲＡＭコントローラ
２３に入力して、２つのパンクのＲＡＳ　（ランダム・
アクセス・ストローブ）信号を制御する。

アドレス２０がアドレスバス２６から入力されると、フ
ラグビットがピクセルアクセスを表す（”１”）時は、
デコーダ２１がＸドツトアドレスの５ビットをデコード
して１／３２の選択出力を発生ずる。このＸドツトアド
レスは、３２ビット（１ワード）で表されたデータの中
の何番目のドソＩ・であるかを指示する。このデコーダ
２１の出力２８（３２ビット）は、Ｉ　Ｆソト分のデー
タ（１ビット）の書き込み（ライト）時に、デュアルポ
ートメモリのマスクビットライトのマスク入力として供
給され、データバス２７から入力された１ビットデータ
を他の３１ビットにマスクしてメモリ２４の対応するア
ドレスに書き込む。

ピクセルアクセスで、読み出しくリード）を行う時は、
デコーダからの制御信号２１１によりゲート２９を閉じ
て、メモリ２４から出力された３２ビットの読み出しデ
ータの出力を禁止する。メモリ２４からの読み出しデー
タはデータハ゛ス２８からセレクタ２２に入力し、デコ
ーダ２１の選択出力により３２ビットの中の対応する１
ピツＩ・を選択して、データバス２７に出力する。その
場合、他の３１ビットには何ら出力されない。

プレーンアクセスの場合、フラグビットが′０゛である
ことを検出して、Ｘドツトアドレス（５ビソト）の入力
は無視して、プレーン選択レジスタ３３の出力をデコー
ドする。プレーン構成が４枚の場合、プレーン選択レジ
スタ３３には２ビットが設定されており、デコーダ２１
は１枚のプレーンを選択しく自分のプレーンアクセスか
を判別し）、ＤＲＡＭコントローラ２３に供給して、そ
こで対応する１枚のプレーンにアクセスする。

プレーンアクセスの時、読み出し動作により読み出され
た１ワード３２ビットのデータはゲート２９を介してデ
ータバス２７から出力され、書き込み動作の場合は、デ
ータバス２７から入力された３２ビットのデータはゲー
ト３０を通ってメモリ２４に供給され、対応するアドレ
スに書き込まれる。

［発明の効果コ 本発明によれば表示用メモリに対して座標からアドレス
に変換する計算をすることなく、直接アクセスを行うこ
とができるので、表示用メモリへのアクセスが高速化す
ることができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図は従来例の説明図である。 第１図中、 １０ニアドレス構成 １１：デコーダ １２：選択回路 １３：表示用メモリ １４：コントローラ 特許出願人　　株式会社ピーエフニー 復代理人弁理士　　　穂坂　相離 工５

Claims (1)

1. 【特許請求の範囲】 カラー、階調などの表示用データを保持するメモリプレ
   ーンに対しピクセル型とプレーン型の何れかでアクセス
   する表示用メモリアクセス制御装置において、 表示用メモリ（１３）へアクセスするアドレス（１０）
   がピクセル型かプレーン型かを指示するフラグとＸ，Ｙ
   座標とで構成され、 アドレスがピクセル型であることを検出するとＸ座標中
   のドットアドレスをデコードするデコーダ（１１）と、
   該デコーダ（１１）の出力により読み出しまたは書き込
   みデータ中の対応する１ビットを選択する選択回路（１
   ２）とにより、１ビットのデータの読み出しまたは書き
   込みを行い、 アドレスがプレーン型の時はプレーン選択入力（１５）
   と、Ｙ座標とドットアドレスを除いたＸ座標とにより対
   応するプレーンの所定幅のデータの読み出しまたは書き
   込みを行うことを特徴とする表示用メモリアクセス制御
   装置。