JP2945969B2 - 不揮発性メモリデバイス並びにその製造方法 - Google Patents
不揮発性メモリデバイス並びにその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリデ
バイス並びにその製造方法に関し、特に単位セルが二つ
のトランジスタから構成され、金属コンタクトのない不
揮発性メモリデバイス並びに製造方法に関する。
バイス並びにその製造方法に関し、特に単位セルが二つ
のトランジスタから構成され、金属コンタクトのない不
揮発性メモリデバイス並びに製造方法に関する。
【０００２】
【従来の技術】図１は、一般的な単純積層型不揮発性メ
モリデバイスの構成を示す。ｐ型半導体基板１上にトン
ネル酸化膜２を介してフローティングゲート３が形成さ
れ、その上にコントロールゲート５が形成されている。
コントロールゲート５とフローティングゲート３との間
には誘電体膜４が形成されている。ｐ型半導体基板１の
フローティングゲート３の両側の位置にはｎ型不純物領
域６が形成される。
モリデバイスの構成を示す。ｐ型半導体基板１上にトン
ネル酸化膜２を介してフローティングゲート３が形成さ
れ、その上にコントロールゲート５が形成されている。
コントロールゲート５とフローティングゲート３との間
には誘電体膜４が形成されている。ｐ型半導体基板１の
フローティングゲート３の両側の位置にはｎ型不純物領
域６が形成される。
【０００３】このように構成された一般的な単純積層型
不揮発性メモリデバイスは、セルサイズが小さく、且つ
コントロールゲート５の結合係数が小さい。特にセルの
サイズを小さくする程、結合係数も小さくなるという問
題があった。このような問題を解決するために従来、フ
ローティングゲート３とコントロールゲート５との間の
誘電体膜４をＯＮＯ膜で形成したが、これは工程が複雑
であり、高温熱処理工程を必要とする。又、図１に示す
ような一般的な単純積層型不揮発性メモリデバイスは、
メモリセルアレイの構成時に、二つのセル当たり１つの
金属コンタクトが必要であるため、金属コンタクトを顧
慮したメモリセルの有効サイズが大きくなる。かかる問
題点を解決するために、金属コンタクトの必要ない不揮
発性メモリデバイスが開発された。
不揮発性メモリデバイスは、セルサイズが小さく、且つ
コントロールゲート５の結合係数が小さい。特にセルの
サイズを小さくする程、結合係数も小さくなるという問
題があった。このような問題を解決するために従来、フ
ローティングゲート３とコントロールゲート５との間の
誘電体膜４をＯＮＯ膜で形成したが、これは工程が複雑
であり、高温熱処理工程を必要とする。又、図１に示す
ような一般的な単純積層型不揮発性メモリデバイスは、
メモリセルアレイの構成時に、二つのセル当たり１つの
金属コンタクトが必要であるため、金属コンタクトを顧
慮したメモリセルの有効サイズが大きくなる。かかる問
題点を解決するために、金属コンタクトの必要ない不揮
発性メモリデバイスが開発された。
【０００４】図２は、従来の金属コンタクトの必要ない
不揮発性メモリデバイスのレイアウト図であり、図３
は、図２のＩ−Ｉ線上の従来の金属コンタクトの必要な
い不揮発性メモリデバイスの構造断面図である。従来の
金属コンタクトの必要ない不揮発性メモリデバイスは、
ビットラインを別途の金属ラインとして形成せず、ソー
ス／ドレイン不純物領域をビットラインとして利用した
構造である。すなわち、半導体基板１１に高濃度ｎ型不
純物領域１２の対が一定間隙をあけて一方向に形成さ
れ、その方向に直角の方向に一定間隙をあけてワードラ
イン（コントロールゲート）１３が形成される。各ワー
ドライン１３の下で各不純物領域対１２の間に両不純物
に端部がまたがってフローティングゲート１４が形成さ
れる。ワードライン１３と各フローティングゲート１４
との間には誘電体膜１６が形成され、各フローティング
ゲート１４と半導体基板１１との間にはトンネル絶縁膜
（酸化膜）１７が形成される。各不純物領域対１２は隔
離膜１５によって隔離されており、各不純物領域対１２
の中の１つはソース領域、他の１つはドレイン領域とし
て用いられ、ともにビットラインとして用いられる。
不揮発性メモリデバイスのレイアウト図であり、図３
は、図２のＩ−Ｉ線上の従来の金属コンタクトの必要な
い不揮発性メモリデバイスの構造断面図である。従来の
金属コンタクトの必要ない不揮発性メモリデバイスは、
ビットラインを別途の金属ラインとして形成せず、ソー
ス／ドレイン不純物領域をビットラインとして利用した
構造である。すなわち、半導体基板１１に高濃度ｎ型不
純物領域１２の対が一定間隙をあけて一方向に形成さ
れ、その方向に直角の方向に一定間隙をあけてワードラ
イン（コントロールゲート）１３が形成される。各ワー
ドライン１３の下で各不純物領域対１２の間に両不純物
に端部がまたがってフローティングゲート１４が形成さ
れる。ワードライン１３と各フローティングゲート１４
との間には誘電体膜１６が形成され、各フローティング
ゲート１４と半導体基板１１との間にはトンネル絶縁膜
（酸化膜）１７が形成される。各不純物領域対１２は隔
離膜１５によって隔離されており、各不純物領域対１２
の中の１つはソース領域、他の１つはドレイン領域とし
て用いられ、ともにビットラインとして用いられる。
【０００５】この種の従来の金属コンタクトの必要ない
不揮発性メモリデバイスは、各セルごとにコンタクトす
るビットラインを別に形成してはないが、不純物領域の
抵抗のために、１６個以上のセルごとに１つずつ金属コ
ンタクトを形成しなければならない。このように個別に
金属コンタクトを必要としないので、セルの有効サイズ
を減少させることができる。しかし、上記のような従来
の金属コンタクトの必要ない不揮発性メモリデバイスは
単純積層構造であるため、低結合の問題を有している。
このため、図２及び図３に示すような従来の不揮発性メ
モリデバイスの低結合を解決することができる不揮発性
メモリデバイスが開発された。
不揮発性メモリデバイスは、各セルごとにコンタクトす
るビットラインを別に形成してはないが、不純物領域の
抵抗のために、１６個以上のセルごとに１つずつ金属コ
ンタクトを形成しなければならない。このように個別に
金属コンタクトを必要としないので、セルの有効サイズ
を減少させることができる。しかし、上記のような従来
の金属コンタクトの必要ない不揮発性メモリデバイスは
単純積層構造であるため、低結合の問題を有している。
このため、図２及び図３に示すような従来の不揮発性メ
モリデバイスの低結合を解決することができる不揮発性
メモリデバイスが開発された。
【０００６】図４は、低結合の問題を改善した従来の不
揮発性メモリデバイスのレイアウト図であり、図５は、
図４のII−II線断面図である。半導体基板１１に高濃度
ｎ型不純物領域１２ａ、１２ｂ、１２ｃが一定間隙をあ
けて一方向に形成され、その不純物領域１２ａ、１２
ｂ、１２ｃを形成させた半導体基板の全面にトンネル絶
縁膜（酸化膜）１７が形成されている。トンネル絶縁膜
１７の上に、第１フローティングゲート１４ａ、隔離用
絶縁膜１８、第１フローティングゲート１４ｂ、隔離用
絶縁膜１８というように、これらを交互に繰り返し並べ
て形成させてある。並ぶ方向は不純物領域を形成させた
方向と直角方向である。この第１フローティングゲート
１４ａ，１４ｂと隔離用絶縁膜１８との並びが一定の間
隔で多数平行に並べてある。その並び方は、図示のよう
に、不純物領域上に隔離用絶縁膜１８が、不純物領域の
間に第１フローティングゲート１４ａ、１４ｂが配置さ
れる。その際、第１フローティングゲートはその両端が
不純物領域の端部に一部オーバラップしている。第１フ
ローティングゲートの並びの上に、一つの不純物領域の
上の隔離用絶縁膜１８を中心としてその両側の第１フロ
ーティングゲート１４ａと１４ｂにまたがるように第２
フローティングゲート１４ｃが形成されている。そして
その第２フローティングゲート１４ｃを誘電体膜１６で
覆っている。これらが第１フローティングゲートの列の
上に一つの不純物領域を間において同じ形状に形成され
て多数並べられている。このように第２フローティング
ゲート１４ｃと誘電体膜１６とが形成された第１フロー
ティングゲートの列の上にワードライン（コントロール
ゲート）１３が形成されている。このように、二つの第
１フローティングゲート１４ａ、１４ｂを第２フローテ
ィングゲートで連結することにより、結合比を増加させ
ることができる。第２フローティングゲート１４ｃの中
央下側にある各不純物領域１２ｂは共通ドレイン領域と
して用いられ、第２フローティングゲート１４ｃの両側
にある不純物領域１２ａ、１２ｃはソース領域として用
いられる。また、全ての不純物領域はビットラインとし
て用いられる。
揮発性メモリデバイスのレイアウト図であり、図５は、
図４のII−II線断面図である。半導体基板１１に高濃度
ｎ型不純物領域１２ａ、１２ｂ、１２ｃが一定間隙をあ
けて一方向に形成され、その不純物領域１２ａ、１２
ｂ、１２ｃを形成させた半導体基板の全面にトンネル絶
縁膜（酸化膜）１７が形成されている。トンネル絶縁膜
１７の上に、第１フローティングゲート１４ａ、隔離用
絶縁膜１８、第１フローティングゲート１４ｂ、隔離用
絶縁膜１８というように、これらを交互に繰り返し並べ
て形成させてある。並ぶ方向は不純物領域を形成させた
方向と直角方向である。この第１フローティングゲート
１４ａ，１４ｂと隔離用絶縁膜１８との並びが一定の間
隔で多数平行に並べてある。その並び方は、図示のよう
に、不純物領域上に隔離用絶縁膜１８が、不純物領域の
間に第１フローティングゲート１４ａ、１４ｂが配置さ
れる。その際、第１フローティングゲートはその両端が
不純物領域の端部に一部オーバラップしている。第１フ
ローティングゲートの並びの上に、一つの不純物領域の
上の隔離用絶縁膜１８を中心としてその両側の第１フロ
ーティングゲート１４ａと１４ｂにまたがるように第２
フローティングゲート１４ｃが形成されている。そして
その第２フローティングゲート１４ｃを誘電体膜１６で
覆っている。これらが第１フローティングゲートの列の
上に一つの不純物領域を間において同じ形状に形成され
て多数並べられている。このように第２フローティング
ゲート１４ｃと誘電体膜１６とが形成された第１フロー
ティングゲートの列の上にワードライン（コントロール
ゲート）１３が形成されている。このように、二つの第
１フローティングゲート１４ａ、１４ｂを第２フローテ
ィングゲートで連結することにより、結合比を増加させ
ることができる。第２フローティングゲート１４ｃの中
央下側にある各不純物領域１２ｂは共通ドレイン領域と
して用いられ、第２フローティングゲート１４ｃの両側
にある不純物領域１２ａ、１２ｃはソース領域として用
いられる。また、全ての不純物領域はビットラインとし
て用いられる。
【０００７】
【発明が解決しようとする課題】上述した低結合比を改
善した従来の不揮発性メモリデバイスにおいては、以下
のような問題があった。隣接する二つの第１フローティ
ングゲートを第２フローティングゲートに連結して結合
比を増加させているが、各セルは、同一のトンネル絶縁
膜を有する二つのチャネル領域に形成した第１フローテ
ィングゲートを第２フローティングゲートに連結した構
造であるため、結合比を増加させるのに限界がある。各
不純物領域間のチャネル領域に第１フローティングゲー
トを形成し、隣接する二つの第１フローティングゲート
を第２フローティングゲートに連結しなければならな
く、その上にさらにワードラインを形成しなければなら
ないため、工程が複雑であり、信頼性の確保が難しい。
善した従来の不揮発性メモリデバイスにおいては、以下
のような問題があった。隣接する二つの第１フローティ
ングゲートを第２フローティングゲートに連結して結合
比を増加させているが、各セルは、同一のトンネル絶縁
膜を有する二つのチャネル領域に形成した第１フローテ
ィングゲートを第２フローティングゲートに連結した構
造であるため、結合比を増加させるのに限界がある。各
不純物領域間のチャネル領域に第１フローティングゲー
トを形成し、隣接する二つの第１フローティングゲート
を第２フローティングゲートに連結しなければならな
く、その上にさらにワードラインを形成しなければなら
ないため、工程が複雑であり、信頼性の確保が難しい。
【０００８】本発明は、上記の問題を解決するためにな
されたもので、結合比を向上させ、かつ自己整列工程を
利用して製造工程を単純化できる不揮発性メモリデバイ
ス並びにその製造方法を提供することを目的とする。
されたもので、結合比を向上させ、かつ自己整列工程を
利用して製造工程を単純化できる不揮発性メモリデバイ
ス並びにその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るための本発明の不揮発性メモリデバイスは、第１導電
型の半導体基板の表面内に互いに一定間隙をあけて一方
向に形成された第２導電型のプログラム／リードドレイ
ン端、共通ソース端、及びモニタドレイン端を有し、半
導体基板の表面上にはトンネル絶縁膜を備えている。さ
らに、共通ソース端とプログラム／リードドレイン端と
の間のトンネル絶縁膜上に第１フローティングゲートが
あり、共通ソース端とモニタドレイン端との間のトンネ
ル絶縁膜上には絶縁膜が形成されている。プログラム／
リードドレイン端とモニタドレイン端との間の第１フロ
ーティングゲート及び絶縁膜上に第２フローティングゲ
ートが形成され、その表面を覆うように誘電体膜が形成
されている。その第２フローティングゲート上の誘電体
膜上に共通ソース端、プログラム／リードドレイン端、
及びモニタドレイン端に直角な方向にコントロールゲー
トが形成されていることを特徴とする。
るための本発明の不揮発性メモリデバイスは、第１導電
型の半導体基板の表面内に互いに一定間隙をあけて一方
向に形成された第２導電型のプログラム／リードドレイ
ン端、共通ソース端、及びモニタドレイン端を有し、半
導体基板の表面上にはトンネル絶縁膜を備えている。さ
らに、共通ソース端とプログラム／リードドレイン端と
の間のトンネル絶縁膜上に第１フローティングゲートが
あり、共通ソース端とモニタドレイン端との間のトンネ
ル絶縁膜上には絶縁膜が形成されている。プログラム／
リードドレイン端とモニタドレイン端との間の第１フロ
ーティングゲート及び絶縁膜上に第２フローティングゲ
ートが形成され、その表面を覆うように誘電体膜が形成
されている。その第２フローティングゲート上の誘電体
膜上に共通ソース端、プログラム／リードドレイン端、
及びモニタドレイン端に直角な方向にコントロールゲー
トが形成されていることを特徴とする。
【００１０】又、上記の目的を達成するための本発明の
不揮発性メモリデバイスの製造方法は、第１導電型の半
導体基板の表面内に所定の幅で一定間隙をあけて一方向
に第２導電型の不純物イオンを注入して共通ソース端を
形成し、半導体基板の全面にトンネル絶縁膜を形成し、
トンネル絶縁膜上に一端が共通ソース上にあり他端は隣
接する共通ソース端と一定間隙を有するように第１電導
性層を形成し、第１電導性層間のトンネル絶縁膜上に絶
縁膜を形成し、全面に第２電導性層を堆積し、共通ソー
ス端と共通ソース端との間に予め定められた幅でトンネ
ル絶縁膜が露出されるように第１、第２電導性層及び絶
縁膜を選択的に除去し、トンネル絶縁膜が露出された半
導体基板にモニタドレイン端及びプログラム／リードド
レイン端を形成し、第１、第２電導性層の表面に誘電体
膜を形成し、共通ソース端、プログラム／リードドレイ
ン端、及びモニタドレイン端に直角な方向に誘電体膜上
にコントロールゲートを形成し、コントロールゲートを
形成させたマスクを用いて第１、第２電導性層を除去し
て第１及び第２フローティングゲートを形成することを
特徴とする。
不揮発性メモリデバイスの製造方法は、第１導電型の半
導体基板の表面内に所定の幅で一定間隙をあけて一方向
に第２導電型の不純物イオンを注入して共通ソース端を
形成し、半導体基板の全面にトンネル絶縁膜を形成し、
トンネル絶縁膜上に一端が共通ソース上にあり他端は隣
接する共通ソース端と一定間隙を有するように第１電導
性層を形成し、第１電導性層間のトンネル絶縁膜上に絶
縁膜を形成し、全面に第２電導性層を堆積し、共通ソー
ス端と共通ソース端との間に予め定められた幅でトンネ
ル絶縁膜が露出されるように第１、第２電導性層及び絶
縁膜を選択的に除去し、トンネル絶縁膜が露出された半
導体基板にモニタドレイン端及びプログラム／リードド
レイン端を形成し、第１、第２電導性層の表面に誘電体
膜を形成し、共通ソース端、プログラム／リードドレイ
ン端、及びモニタドレイン端に直角な方向に誘電体膜上
にコントロールゲートを形成し、コントロールゲートを
形成させたマスクを用いて第１、第２電導性層を除去し
て第１及び第２フローティングゲートを形成することを
特徴とする。
【００１１】
【発明の実施の形態】以下、上記のような本発明の不揮
発性メモリデバイス及びその製造方法を添付図面の実施
形態に基づき詳細に説明する。図６は、本実施形態の不
揮発性メモリデバイスの単位セルの回路的構成図であ
る。そして、図７は本実施形態の不揮発性メモリデバイ
スのレイアウト図であり、図８は図７のＩ−Ｉ線断面図
であり、図９は図７のII−II線断面図であり、図１０は
図７のIII−III線断面図であり、図１１は図７のIV−IV
線断面図であり、図１２は図７のＶ−Ｖ線断面図であ
る。
発性メモリデバイス及びその製造方法を添付図面の実施
形態に基づき詳細に説明する。図６は、本実施形態の不
揮発性メモリデバイスの単位セルの回路的構成図であ
る。そして、図７は本実施形態の不揮発性メモリデバイ
スのレイアウト図であり、図８は図７のＩ−Ｉ線断面図
であり、図９は図７のII−II線断面図であり、図１０は
図７のIII−III線断面図であり、図１１は図７のIV−IV
線断面図であり、図１２は図７のＶ−Ｖ線断面図であ
る。
【００１２】本実施形態の不揮発性メモリデバイスは、
単位セルが二つのチャネルを有するようになっている。
すなわち、コントロールゲート（ワードライン）３７の
下側にフローティングゲート３５が形成され、１つのフ
ローティングゲート３５の下に二つのチャネル４１、４
２が形成され、二つのチャネル４１、４２間には共通ソ
ース端３２が形成され、二つのチャネル４１、４２の両
側にはそれぞれモニタドレイン端３３とプログラム／リ
ードドレイン端３４とが形成されている。フローティン
グゲート３５、モニタドレイン端３３、及び共通ソース
端３２でモニタトランジスタを構成し、フローティング
ゲート３５、プログラム／リードドレイン端３４、及び
共通ソース端３２でプログラム／リードトランジスタを
構成している。すなわち、プログラム／リードトランジ
スタはメモリデバイスとしての機能のプログラムやリー
ドの動作を行い、モニタトランジスタはプログラム時に
同時照合機能を行う。さらに、本実施形態は、モニタト
ランジスタとプログラム／リードトランジスタとのしき
い値電圧（フローティングゲートで測定されるしきい値
電圧）を互いに異るようにした。
単位セルが二つのチャネルを有するようになっている。
すなわち、コントロールゲート（ワードライン）３７の
下側にフローティングゲート３５が形成され、１つのフ
ローティングゲート３５の下に二つのチャネル４１、４
２が形成され、二つのチャネル４１、４２間には共通ソ
ース端３２が形成され、二つのチャネル４１、４２の両
側にはそれぞれモニタドレイン端３３とプログラム／リ
ードドレイン端３４とが形成されている。フローティン
グゲート３５、モニタドレイン端３３、及び共通ソース
端３２でモニタトランジスタを構成し、フローティング
ゲート３５、プログラム／リードドレイン端３４、及び
共通ソース端３２でプログラム／リードトランジスタを
構成している。すなわち、プログラム／リードトランジ
スタはメモリデバイスとしての機能のプログラムやリー
ドの動作を行い、モニタトランジスタはプログラム時に
同時照合機能を行う。さらに、本実施形態は、モニタト
ランジスタとプログラム／リードトランジスタとのしき
い値電圧（フローティングゲートで測定されるしきい値
電圧）を互いに異るようにした。
【００１３】ｐ型半導体基板３１の表面内に一方向にｎ
型不純物領域３２、３３、３４が一定間隙をあけて平行
に多数形成されている。この不純物領域の隣接する三つ
は、図６で説明した共通ソース端３２、プログラム／リ
ードドレイン端３４、モニタドレイン端３３に相当す
る。ワードライン（コントロールゲート）３７は、これ
らの不純物領域に垂直な方向に一定間隙をあけて多数形
成されている。
型不純物領域３２、３３、３４が一定間隙をあけて平行
に多数形成されている。この不純物領域の隣接する三つ
は、図６で説明した共通ソース端３２、プログラム／リ
ードドレイン端３４、モニタドレイン端３３に相当す
る。ワードライン（コントロールゲート）３７は、これ
らの不純物領域に垂直な方向に一定間隙をあけて多数形
成されている。
【００１４】図８に示すように、各不純物領域は基板３
１内に形成され、それぞれの不純物領域の上には隔離膜
３８ａ、３８ｂが形成されている。隔離膜の間はトンネ
ル絶縁膜３９である。共通ソースとなる不純物領域３２
の上の隔離膜３８ａの中央部からプログラム／リードド
レインとなる不純物領域３４へかけて第１フローティン
グゲート３５ａが形成され、同じ隔離膜３８ａの上から
他方のドレインとなる不純物領域３３へかけて厚い絶縁
膜４０が形成されている。この第１フローティングゲー
ト３５ａと絶縁膜４０の上に厚く第２フローティングゲ
ート３５ｂが形成され、その第２フローティングゲート
を覆うように誘電体膜３６が形成されている。誘電体膜
３６の上にはワードライン（コントロールゲート）３７
が形成される。第２フローティングゲート３５ｂとそれ
を覆う誘電体膜３６とが共通ソース不純物領域３２とそ
の両側のチャネル領域部分にのみ形成されているので、
コントロールゲート３７はそれぞれのドレイン３３、３
４の箇所でその上の隔離膜３８ｂに接触している。そし
て、コントロールゲート３７上には保護膜４３が形成さ
れる。
１内に形成され、それぞれの不純物領域の上には隔離膜
３８ａ、３８ｂが形成されている。隔離膜の間はトンネ
ル絶縁膜３９である。共通ソースとなる不純物領域３２
の上の隔離膜３８ａの中央部からプログラム／リードド
レインとなる不純物領域３４へかけて第１フローティン
グゲート３５ａが形成され、同じ隔離膜３８ａの上から
他方のドレインとなる不純物領域３３へかけて厚い絶縁
膜４０が形成されている。この第１フローティングゲー
ト３５ａと絶縁膜４０の上に厚く第２フローティングゲ
ート３５ｂが形成され、その第２フローティングゲート
を覆うように誘電体膜３６が形成されている。誘電体膜
３６の上にはワードライン（コントロールゲート）３７
が形成される。第２フローティングゲート３５ｂとそれ
を覆う誘電体膜３６とが共通ソース不純物領域３２とそ
の両側のチャネル領域部分にのみ形成されているので、
コントロールゲート３７はそれぞれのドレイン３３、３
４の箇所でその上の隔離膜３８ｂに接触している。そし
て、コントロールゲート３７上には保護膜４３が形成さ
れる。
【００１５】以下、本実施形態の製造方法を添付図面に
基づき詳細に説明する。図１３〜図２１は、その製造方
法の各工程を示す平面図と断面図である。図１３に示す
ように、ｐ型半導体基板３１上に初期酸化膜４４を形成
し、全面に感光膜４５を堆積した後、共通ソース端３２
ａ形成領域の感光膜４５を選択的に除去する。その感光
膜４５の除去された部分の半導体基板３１にｎ型不純物
（Ａｓ）を高濃度にイオン注入して拡散させて共通ソー
ス端３２を形成する。
基づき詳細に説明する。図１３〜図２１は、その製造方
法の各工程を示す平面図と断面図である。図１３に示す
ように、ｐ型半導体基板３１上に初期酸化膜４４を形成
し、全面に感光膜４５を堆積した後、共通ソース端３２
ａ形成領域の感光膜４５を選択的に除去する。その感光
膜４５の除去された部分の半導体基板３１にｎ型不純物
（Ａｓ）を高濃度にイオン注入して拡散させて共通ソー
ス端３２を形成する。
【００１６】図１４に示すように、感光膜４５と初期酸
化膜４４とを除去し、ｐ型半導体基板３１の全面にトン
ネル（ゲート）絶縁膜（酸化膜）３９を成長させる。こ
のとき、ｎ型不純物イオンの注入された共通ソース端３
２上は他の部分よりも酸化膜が厚く成長して隔離膜３８
ａとなる。図１５に示すように、全面に第１ポリシリコ
ン４９を堆積し、第１ポリシリコン４９を選択的に除去
して不純物領域３２に沿って形成されるようにパターニ
ングする。このパターニングされた第１ポリシリコン４
９は、一端側は共通ソース端３２の隔離膜３８の上にオ
ーバーラップされ、他端は隣接する共通ソース端３２と
一定の距離を維持するように形成する。図１６に示すよ
うに、全面に絶縁膜４０を厚く堆積する。
化膜４４とを除去し、ｐ型半導体基板３１の全面にトン
ネル（ゲート）絶縁膜（酸化膜）３９を成長させる。こ
のとき、ｎ型不純物イオンの注入された共通ソース端３
２上は他の部分よりも酸化膜が厚く成長して隔離膜３８
ａとなる。図１５に示すように、全面に第１ポリシリコ
ン４９を堆積し、第１ポリシリコン４９を選択的に除去
して不純物領域３２に沿って形成されるようにパターニ
ングする。このパターニングされた第１ポリシリコン４
９は、一端側は共通ソース端３２の隔離膜３８の上にオ
ーバーラップされ、他端は隣接する共通ソース端３２と
一定の距離を維持するように形成する。図１６に示すよ
うに、全面に絶縁膜４０を厚く堆積する。
【００１７】図１７に示すように、絶縁膜４０をパター
ニングされた第１ポリシリコン４９の間に残るように選
択的にパターニングする。その際、パターニングされた
絶縁膜４０の両端は図示のように両隣の第１ポリシリコ
ン４９にオーバーラップされるように形成する。図１８
に示すように、全面に第２ポリシリコン４６を厚く堆積
する。このとき第２ポリシリコン４６は第１ポリシリコ
ン４９と接触し、電気的に連結される。図１９に示すよ
うに、第２ポリシリコン４６上に感光膜４７を堆積し、
露光及び現像工程で共通ソース端３２の間の部分を一定
の幅で共通ソース端３２と平行な方向に露出されるよう
に感光膜４７をパターニングする。そして、パターニン
グされた感光膜４７をマスクに用いて露出された部分の
第２ポリシリコン４６、絶縁膜４０、及び第１ポリシリ
コン４９を選択的に除去する。そして、その除去された
部分のｐ型半導体基板３１にｎ型不純物（Ａｓ）を高濃
度にイオン注入する。
ニングされた第１ポリシリコン４９の間に残るように選
択的にパターニングする。その際、パターニングされた
絶縁膜４０の両端は図示のように両隣の第１ポリシリコ
ン４９にオーバーラップされるように形成する。図１８
に示すように、全面に第２ポリシリコン４６を厚く堆積
する。このとき第２ポリシリコン４６は第１ポリシリコ
ン４９と接触し、電気的に連結される。図１９に示すよ
うに、第２ポリシリコン４６上に感光膜４７を堆積し、
露光及び現像工程で共通ソース端３２の間の部分を一定
の幅で共通ソース端３２と平行な方向に露出されるよう
に感光膜４７をパターニングする。そして、パターニン
グされた感光膜４７をマスクに用いて露出された部分の
第２ポリシリコン４６、絶縁膜４０、及び第１ポリシリ
コン４９を選択的に除去する。そして、その除去された
部分のｐ型半導体基板３１にｎ型不純物（Ａｓ）を高濃
度にイオン注入する。
【００１８】図２０に示すように、熱処理してモニタド
レイン端３３及びプログラム／リードドレイン端３４と
なる不純物領域を形成するとともに、第２ポリシリコン
４６上に誘電体膜３６を形成する。この熱処理時、イオ
ン注入された基板には隔離膜３８ｂが形成される。誘電
体膜３６は酸化膜若しくは酸化膜／窒化膜／酸化膜に積
層されたＯＮＯ(oxide/nitride/oxide)構造で形成され
る。図２１に示すように、誘電体膜３６を形成させた基
板全面に第３ポリシリコン５０、感光膜（図示せず）を
順次に堆積する。そして、露光及び現像工程で一定間隙
をあけて共通ソース端３２、モニタドレイン端３３、及
びプログラム／リードドレイン端３４に直角な方向にワ
ードライン領域を決め、第３ポリシリコン５０を選択的
に除去してワードライン（コントロールゲート）３７を
形成する。さらに、同じ感光膜をマスクに用いて露出さ
れた誘電体膜３６、その下の第２ポリシリコン４６、絶
縁膜４０、及び第１ポリシリコン４９を選択的に除去す
る。その結果、第２ポリシリコン４６が第２フローティ
ングゲート３５ｂとなり、第１ポリシリコン４９が第１
フローティングゲート３５ａとなる。そして、全面に保
護膜４３を形成する。
レイン端３３及びプログラム／リードドレイン端３４と
なる不純物領域を形成するとともに、第２ポリシリコン
４６上に誘電体膜３６を形成する。この熱処理時、イオ
ン注入された基板には隔離膜３８ｂが形成される。誘電
体膜３６は酸化膜若しくは酸化膜／窒化膜／酸化膜に積
層されたＯＮＯ(oxide/nitride/oxide)構造で形成され
る。図２１に示すように、誘電体膜３６を形成させた基
板全面に第３ポリシリコン５０、感光膜（図示せず）を
順次に堆積する。そして、露光及び現像工程で一定間隙
をあけて共通ソース端３２、モニタドレイン端３３、及
びプログラム／リードドレイン端３４に直角な方向にワ
ードライン領域を決め、第３ポリシリコン５０を選択的
に除去してワードライン（コントロールゲート）３７を
形成する。さらに、同じ感光膜をマスクに用いて露出さ
れた誘電体膜３６、その下の第２ポリシリコン４６、絶
縁膜４０、及び第１ポリシリコン４９を選択的に除去す
る。その結果、第２ポリシリコン４６が第２フローティ
ングゲート３５ｂとなり、第１ポリシリコン４９が第１
フローティングゲート３５ａとなる。そして、全面に保
護膜４３を形成する。
【００１９】
【発明の効果】上述した本発明の不揮発性メモリデバイ
ス並びに製造方法においては、以下のような効果があ
る。請求項１の発明は、金属コンタクトの必要ないメモ
リ構造となり、しかも、フローティングゲートを第１フ
ローティングゲートと、それと並ぶ絶縁膜との上に形成
させた第２フローティングゲートとで構成させたので、
フローティングゲートの面積を大きくすることができコ
ントロールゲートとの間のキャパシタンスが大きくなり
結合係数を大きくすることができる。また、単位セルが
プログラム／リードトランジスタとモニタトランジスタ
とで構成されるためセルサイズを減少させることができ
る。請求項２、３の発明は、共通ソース端、プログラム
／リードドレイン端、及びモニタドレイン端の表面には
トンネル絶縁膜よりも厚い絶縁膜を形成してコントロー
ルゲートとドレイン端とを隔離させ、第１フローティン
グゲートを共通ソース端にオーバーラップさせることに
より、フローティングゲートとコントロールゲートとの
間のキャパシタンスを増加させるため、結合係数をより
大きくすることができる。
ス並びに製造方法においては、以下のような効果があ
る。請求項１の発明は、金属コンタクトの必要ないメモ
リ構造となり、しかも、フローティングゲートを第１フ
ローティングゲートと、それと並ぶ絶縁膜との上に形成
させた第２フローティングゲートとで構成させたので、
フローティングゲートの面積を大きくすることができコ
ントロールゲートとの間のキャパシタンスが大きくなり
結合係数を大きくすることができる。また、単位セルが
プログラム／リードトランジスタとモニタトランジスタ
とで構成されるためセルサイズを減少させることができ
る。請求項２、３の発明は、共通ソース端、プログラム
／リードドレイン端、及びモニタドレイン端の表面には
トンネル絶縁膜よりも厚い絶縁膜を形成してコントロー
ルゲートとドレイン端とを隔離させ、第１フローティン
グゲートを共通ソース端にオーバーラップさせることに
より、フローティングゲートとコントロールゲートとの
間のキャパシタンスを増加させるため、結合係数をより
大きくすることができる。
【００２０】請求項４の方法の発明は、第１フローティ
ングゲートとそれと並ぶ絶縁膜を形成するときに自己整
列的にドレイン端を形成することができ、また、コント
ロールゲートの形成時に自己整列的にフローティングゲ
ートを最終的にパターニングすることができるので、工
程が単純化される。また、第１フローティングゲート形
成時に共通ソース端にオーバーラップされるようにする
ため、正確な位置決めが必要でなく容易に形成すること
ができる。請求項５の発明は、シリコンの熱酸化時に不
純物イオンの注入された領域では他領域よりも酸化膜が
厚く形成されるという原理を利用しているので、トンネ
ル絶縁膜を熱酸化させるだけで、ドレイン端の表面上に
その以外の部分よりも厚い絶縁膜を形成できるため、単
純な工程でドレイン端とコントロールゲートとの間を絶
縁させることができる。請求項７の発明は、誘電体膜を
ＯＮＯ構造に形成したので、フローティングゲートとコ
ントロールゲートとの間のキャパシタンスを増加させて
結合係数をより増加させることができる。
ングゲートとそれと並ぶ絶縁膜を形成するときに自己整
列的にドレイン端を形成することができ、また、コント
ロールゲートの形成時に自己整列的にフローティングゲ
ートを最終的にパターニングすることができるので、工
程が単純化される。また、第１フローティングゲート形
成時に共通ソース端にオーバーラップされるようにする
ため、正確な位置決めが必要でなく容易に形成すること
ができる。請求項５の発明は、シリコンの熱酸化時に不
純物イオンの注入された領域では他領域よりも酸化膜が
厚く形成されるという原理を利用しているので、トンネ
ル絶縁膜を熱酸化させるだけで、ドレイン端の表面上に
その以外の部分よりも厚い絶縁膜を形成できるため、単
純な工程でドレイン端とコントロールゲートとの間を絶
縁させることができる。請求項７の発明は、誘電体膜を
ＯＮＯ構造に形成したので、フローティングゲートとコ
ントロールゲートとの間のキャパシタンスを増加させて
結合係数をより増加させることができる。
【図１】 最も一般的な不揮発性メモリデバイスの構造
断面図、
断面図、
【図２】 従来の金属コンタクトの必要ない不揮発性メ
モリデバイスのレイアウト図、
モリデバイスのレイアウト図、
【図３】 図２のＩ−Ｉ線断面図、
【図４】 低結合の問題を改善した従来の不揮発性メモ
リデバイスのレイアウト図、
リデバイスのレイアウト図、
【図５】 図４のII−II線断面図、
【図６】 本発明一実施形態の不揮発性メモリデバイス
の単位セルの回路的構成図、
の単位セルの回路的構成図、
【図７】 一実施形態の不揮発性メモリデバイスのレイ
アウト図、
アウト図、
【図８】 図７のＩ−Ｉ線断面図、
【図９】 図７のII−II線断面図、
【図１０】 図７のIII−III線断面図、
【図１１】 図７のIV−IV線断面図、
【図１２】 図７のＶ−Ｖ線断面図、
【図１３】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１４】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１５】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１６】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１７】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１８】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図１９】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図２０】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図、
程を示す平面図及び断面図、
【図２１】 一実施形態の不揮発性メモリデバイスの工
程を示す平面図及び断面図。
程を示す平面図及び断面図。
３１ 半導体基板 ３２ 共通ソース端 ３３ モニタドレイン端 ３４ プログラム／リードドレイン端 ３５、３５ａ、３５ｂ フローティングゲート ３６ 誘電体膜 ３７ ワードライン（コントロールゲート） ３８ 隔離膜 ３９ トンネル絶縁膜 ４０ 絶縁膜 ４１、４２ チャネル ４３ 保護膜 ４４ 初期酸化膜 ４５、４７ 感光膜 ４６、４９、５０ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 第１導電型の半導体基板； 半導体基板の表面内に互いに一定間隙をあけて一方向に
形成される第２導電型のプログラム／リードドレイン
端、共通ソース端、及びモニタドレイン端； 半導体基板の表面上に形成されるトンネル絶縁膜； 共通ソース端とプログラム／リードドレイン端との間の
トンネル絶縁膜上に形成される第１フローティングゲー
ト； 共通ソース端とモニタドレイン端との間のトンネル絶縁
膜上に形成される絶縁膜； プログラム／リードドレイン端とモニタドレイン端との
間の第１フローティングゲート及び絶縁膜上に形成され
る第２フローティングゲート； 第２フローティングゲートの表面及び露出している絶縁
膜と第１フローティングゲートの側面の上に形成される
誘電体膜； 第２フローティングゲート上の誘電体膜上に共通ソース
端、プログラム／リードドレイン端、及びモニタドレイ
ン端に直角な方向に形成されるコントロールゲート； を備えることを特徴とする不揮発性メモリデバイス。 - 【請求項２】 共通ソース端、プログラム／リードドレ
イン端、及びモニタドレイン端の上側の絶縁膜は、トン
ネル絶縁膜よりも厚くし、隔離膜としたことを特徴とす
る請求項１に記載の不揮発性メモリデバイス。 - 【請求項３】 第１フローティングゲートは、共通ソー
ス端とオーバーラップされることを特徴とする請求項１
に記載の不揮発性メモリデバイス。 - 【請求項４】 第１導電型の半導体基板の表面内に所定
の幅で一定間隙をあけて一方向に第２導電型の不純物イ
オンを注入して共通ソース端を形成する第１段階； 半導体基板の全面にトンネル絶縁膜を形成する第２段
階； トンネル絶縁膜上に一端が共通ソース上にあり他端は隣
接する共通ソース端と一定間隙を有するように第１電導
性層を形成する第３段階； 第１電導性層間のトンネル絶縁膜上に絶縁膜を形成する
第４段階； 全面に第２電導性層を堆積し、共通ソース端と共通ソー
ス端との間に予め定められた幅でトンネル絶縁膜が露出
されるように第１、第２電導性層及び絶縁膜を選択的に
除去する第５段階； トンネル絶縁膜が露出された半導体基板にモニタドレイ
ン端及びプログラム／リードドレイン端を形成する第６
段階； 第１、第２電導性層の表面に誘電体膜を形成する第７段
階； 共通ソース端、プログラム／リードドレイン端、及びモ
ニタドレイン端に直角な方向に誘電体膜上にコントロー
ルゲートを形成する第８段階； コントロールゲートを形成させたマスクを用いて第１、
第２電導性層を除去して第１及び第２フローティングゲ
ートを形成する第９段階； を備えることを特徴とする不揮発性メモリデバイスの製
造方法。 - 【請求項５】 トンネル絶縁膜は熱酸化膜で形成するこ
とを特徴とする請求項４に記載の不揮発性メモリデバイ
スの製造方法。 - 【請求項６】 第１、第２電導性層は不純物のドーピン
グされたポリシリコンで形成することを特徴とする請求
項４に記載の不揮発性メモリデバイスの製造方法。 - 【請求項７】 誘電体膜は、酸化膜或いはＯＮＯで形成
することを特徴とする請求項４に記載の不揮発性メモリ
デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20735/1997 | 1997-05-26 | ||
| KR1019970020735A KR100232200B1 (ko) | 1997-05-26 | 1997-05-26 | 비휘발성 메모리 소자 및 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335611A JPH10335611A (ja) | 1998-12-18 |
| JP2945969B2 true JP2945969B2 (ja) | 1999-09-06 |
Family
ID=19507139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10054981A Expired - Fee Related JP2945969B2 (ja) | 1997-05-26 | 1998-03-06 | 不揮発性メモリデバイス並びにその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6037226A (ja) |
| JP (1) | JP2945969B2 (ja) |
| KR (1) | KR100232200B1 (ja) |
| CN (1) | CN1107351C (ja) |
| DE (1) | DE19822523B4 (ja) |
| TW (1) | TW392356B (ja) |
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| US7061801B1 (en) | 2001-04-20 | 2006-06-13 | Samsung Electronics Co., Ltd. | Contactless bidirectional nonvolatile memory |
| US6570810B2 (en) | 2001-04-20 | 2003-05-27 | Multi Level Memory Technology | Contactless flash memory with buried diffusion bit/virtual ground lines |
| US6480422B1 (en) | 2001-06-14 | 2002-11-12 | Multi Level Memory Technology | Contactless flash memory with shared buried diffusion bit line architecture |
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| US6914820B1 (en) | 2002-05-06 | 2005-07-05 | Multi Level Memory Technology | Erasing storage nodes in a bi-directional nonvolatile memory cell |
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