JP2003168749A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JP2003168749A JP2003168749A JP2001368081A JP2001368081A JP2003168749A JP 2003168749 A JP2003168749 A JP 2003168749A JP 2001368081 A JP2001368081 A JP 2001368081A JP 2001368081 A JP2001368081 A JP 2001368081A JP 2003168749 A JP2003168749 A JP 2003168749A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- memory device
- semiconductor memory
- polycrystalline silicon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリの浮遊ゲート−制御ゲート
間の多結晶Ｓｉ層間絶縁膜を薄膜化し、高速化，高信頼
化，低消費電力化を図る。 【解決手段】 シリコン酸化膜（１０７），シリコン窒
化膜（１０８），五酸化タンタル（１０９），シリコン
酸化膜（１１０）を積層して、浮遊ゲート（１０６）と
制御ゲート（１１１）との間の層間絶縁膜とする。 【効果】 シリコン窒化膜上（１０８）上に形成した五
酸化タンタルは誘電率５０以上とシリコン酸化膜上より
も誘電率が高く、多結晶Ｓｉ層間絶縁膜が薄膜化でき
る。
間の多結晶Ｓｉ層間絶縁膜を薄膜化し、高速化，高信頼
化，低消費電力化を図る。 【解決手段】 シリコン酸化膜（１０７），シリコン窒
化膜（１０８），五酸化タンタル（１０９），シリコン
酸化膜（１１０）を積層して、浮遊ゲート（１０６）と
制御ゲート（１１１）との間の層間絶縁膜とする。 【効果】 シリコン窒化膜上（１０８）上に形成した五
酸化タンタルは誘電率５０以上とシリコン酸化膜上より
も誘電率が高く、多結晶Ｓｉ層間絶縁膜が薄膜化でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に係り、特に微細化，高集積
化，高速化，高信頼化の可能な技術に関する。
憶装置及びその製造方法に係り、特に微細化，高集積
化，高速化，高信頼化の可能な技術に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタのゲート絶縁膜積層
構造に浮遊ゲートを導入した不揮発性メモリは、簡素な
構造のために微細化や高集積化が容易であり、シリコン
集積回路における標準的な不揮発性メモリセル構造とな
っている。特に、電気的な一括消去を可能にしたフラッ
シュメモリは、小型大容量の不揮発性半導体記憶装置の
実現に適しており、携帯情報機器に不可欠なメモリとし
て、大容量化，高速化，低消費電力化，高信頼化の開発
努力が続けられている。
構造に浮遊ゲートを導入した不揮発性メモリは、簡素な
構造のために微細化や高集積化が容易であり、シリコン
集積回路における標準的な不揮発性メモリセル構造とな
っている。特に、電気的な一括消去を可能にしたフラッ
シュメモリは、小型大容量の不揮発性半導体記憶装置の
実現に適しており、携帯情報機器に不可欠なメモリとし
て、大容量化，高速化，低消費電力化，高信頼化の開発
努力が続けられている。
【０００３】フラッシュメモリセルのＭＯＳトランジス
タゲート積層構造は、通常多結晶シリコン膜からなる浮
遊ゲートと制御ゲートの二種の導電層を有する。さら
に、この二種導電層を分離する層間絶縁膜およびＭＯＳ
トランジスタのチャネルが形成されるシリコン基板表面
と浮遊ゲートとを分離するトンネル絶縁膜が配置され、
機能的には絶縁膜二層と導電膜二層の４層が積層された
構造を持つ。等価回路的には、制御ゲート／層間絶縁膜
／浮遊ゲートで形成されるキャパシタＣ１と、浮遊ゲー
ト／トンネル絶縁膜／チャネルで形成されるキャパシタ
Ｃ２とが直列に接続された構造になっている。
タゲート積層構造は、通常多結晶シリコン膜からなる浮
遊ゲートと制御ゲートの二種の導電層を有する。さら
に、この二種導電層を分離する層間絶縁膜およびＭＯＳ
トランジスタのチャネルが形成されるシリコン基板表面
と浮遊ゲートとを分離するトンネル絶縁膜が配置され、
機能的には絶縁膜二層と導電膜二層の４層が積層された
構造を持つ。等価回路的には、制御ゲート／層間絶縁膜
／浮遊ゲートで形成されるキャパシタＣ１と、浮遊ゲー
ト／トンネル絶縁膜／チャネルで形成されるキャパシタ
Ｃ２とが直列に接続された構造になっている。
【０００４】このメモリセルにおいて、情報記憶には、
浮遊ゲートに蓄えられた電荷の有無によりＭＯＳトラン
ジスタのチャネルを形成するのに必要な制御ゲート電圧
が異なることが利用されている。浮遊ゲートへの電荷注
入は、制御ゲートに比較的高電圧を与え、シリコン基板
表面からトンネル絶縁膜キャパシタＣ２を介して浮遊ゲ
ートに電荷を流れ込ませることによっている。トンネル
絶縁膜キャパシタＣ２は、電荷を通過させるという絶縁
膜の信頼性にとって極めて過酷な条件を満たす必要があ
り、かつ、浮遊ゲートに蓄積された電荷を情報保持動作
時に逃がさないという性質を有する必要から、通常はシ
リコン酸化膜が用いられる。浮遊ゲートへの電荷注入動
作時には、注入された電荷が層間絶縁膜キャパシタＣ１
を通じて制御ゲートに漏れ出すと、注入が効率良く行え
ない。このため、通常層間絶縁膜キャパシタＣ１には高
電界が加わっても漏れ電流が小さいキャパシタ構造が採
用され、一般的に層間絶縁膜にはシリコン窒化膜をシリ
コン酸化膜で挟んだいわゆるＯＮＯ構造が用いられてい
る。
浮遊ゲートに蓄えられた電荷の有無によりＭＯＳトラン
ジスタのチャネルを形成するのに必要な制御ゲート電圧
が異なることが利用されている。浮遊ゲートへの電荷注
入は、制御ゲートに比較的高電圧を与え、シリコン基板
表面からトンネル絶縁膜キャパシタＣ２を介して浮遊ゲ
ートに電荷を流れ込ませることによっている。トンネル
絶縁膜キャパシタＣ２は、電荷を通過させるという絶縁
膜の信頼性にとって極めて過酷な条件を満たす必要があ
り、かつ、浮遊ゲートに蓄積された電荷を情報保持動作
時に逃がさないという性質を有する必要から、通常はシ
リコン酸化膜が用いられる。浮遊ゲートへの電荷注入動
作時には、注入された電荷が層間絶縁膜キャパシタＣ１
を通じて制御ゲートに漏れ出すと、注入が効率良く行え
ない。このため、通常層間絶縁膜キャパシタＣ１には高
電界が加わっても漏れ電流が小さいキャパシタ構造が採
用され、一般的に層間絶縁膜にはシリコン窒化膜をシリ
コン酸化膜で挟んだいわゆるＯＮＯ構造が用いられてい
る。
【０００５】他方、浮遊ゲートへの電荷注入を効率的に
行うには、Ｃ１とＣ２の直列構造に加わる制御ゲート電
圧が、なるだけトンネル絶縁膜キャパシタＣ２にかかる
ようにすることが重要である。この効率を上げること
で、高速の情報記憶が可能になる。このため、Ｃ１とＣ
２の容量はＣ１がＣ２よりもなるだけ大きいことが望ま
しい。これはＣ１を構成する層間絶縁膜の膜厚をできる
だけ薄くすることに相当する。しかしながら、先に述べ
た理由により、Ｃ１は高電界が加わっても漏れ電流が小
さくなくてはならない。この二つの相反する技術課題を
いかに解決するかが、フラッシュメモリ用層間絶縁膜の
最も重要な課題である。
行うには、Ｃ１とＣ２の直列構造に加わる制御ゲート電
圧が、なるだけトンネル絶縁膜キャパシタＣ２にかかる
ようにすることが重要である。この効率を上げること
で、高速の情報記憶が可能になる。このため、Ｃ１とＣ
２の容量はＣ１がＣ２よりもなるだけ大きいことが望ま
しい。これはＣ１を構成する層間絶縁膜の膜厚をできる
だけ薄くすることに相当する。しかしながら、先に述べ
た理由により、Ｃ１は高電界が加わっても漏れ電流が小
さくなくてはならない。この二つの相反する技術課題を
いかに解決するかが、フラッシュメモリ用層間絶縁膜の
最も重要な課題である。
【０００６】例えば、最も広く用いられているＯＮＯ構
造は、この課題に対する最も広く用いられている技術で
ある。シリコン窒化膜はシリコン酸化膜の約二倍の誘電
率を持ち、リーク電流を小さくできる。同様に、誘電率
の高い絶縁膜を用いる技術として、アルミナや五酸化タ
ンタルを用いる技術が提案されている。これについて
は、１９９７ シンポジウム・オン・ＶＬＳＩテクノロ
ジー・ダイジェスト・オブ・テクニカル・ペーパーズ
（１９９７年）第１１７頁から１１８頁（１９９７Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ
Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
（１９９７）ｐｐ．１１７−１１８）で論じられてい
る。また、アルミナにジルコニウムやシリコンを添加し
て同様な効果を得る技術については、１９９８ インタ
ーナショナル・エレクトロン・デバイス・ミーティング
テクニカルダイジェスト（１９９８年）６０５頁から
６０８頁（１９９８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ（１９９８）ｐｐ．６０５−６０８）で論じ
られている。
造は、この課題に対する最も広く用いられている技術で
ある。シリコン窒化膜はシリコン酸化膜の約二倍の誘電
率を持ち、リーク電流を小さくできる。同様に、誘電率
の高い絶縁膜を用いる技術として、アルミナや五酸化タ
ンタルを用いる技術が提案されている。これについて
は、１９９７ シンポジウム・オン・ＶＬＳＩテクノロ
ジー・ダイジェスト・オブ・テクニカル・ペーパーズ
（１９９７年）第１１７頁から１１８頁（１９９７Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ
Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
（１９９７）ｐｐ．１１７−１１８）で論じられてい
る。また、アルミナにジルコニウムやシリコンを添加し
て同様な効果を得る技術については、１９９８ インタ
ーナショナル・エレクトロン・デバイス・ミーティング
テクニカルダイジェスト（１９９８年）６０５頁から
６０８頁（１９９８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ（１９９８）ｐｐ．６０５−６０８）で論じ
られている。
【０００７】特に、五酸化タンタル膜を用いると、シリ
コン酸化膜の約７倍の誘電率が利用できるので、効果は
大きい。シリコン酸化膜やシリコン酸窒化膜上への五酸
化タンタル膜の積層あるいはシリコン酸化膜で五酸化タ
ンタル膜を挟む構造が知られている。この種の構造とし
ては、例えば、特開２０００−１９５８５６，特開２０
００−４９２４１，特開平１１−２６０９３８，特開２
００１−１５７１４が挙げられる。
コン酸化膜の約７倍の誘電率が利用できるので、効果は
大きい。シリコン酸化膜やシリコン酸窒化膜上への五酸
化タンタル膜の積層あるいはシリコン酸化膜で五酸化タ
ンタル膜を挟む構造が知られている。この種の構造とし
ては、例えば、特開２０００−１９５８５６，特開２０
００−４９２４１，特開平１１−２６０９３８，特開２
００１−１５７１４が挙げられる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来技術は、通常のシリコン集積回路プロセスで実現でき
る五酸化タンタルの二つの結晶相のうち、誘電率の小さ
い相あるいは非晶質の五酸化タンタルしか利用できな
い、という問題点があった。
来技術は、通常のシリコン集積回路プロセスで実現でき
る五酸化タンタルの二つの結晶相のうち、誘電率の小さ
い相あるいは非晶質の五酸化タンタルしか利用できな
い、という問題点があった。
【０００９】また、上記従来技術では、不揮発性半導体
記憶装置で必須の周辺回路領域の作製方法には何ら触れ
られていない。発明者らの検討によれば、五酸化タンタ
ルの構成元素であるタンタルが、特に堆積後の熱処理時
に周辺回路領域のトランジスタに拡散して性能を劣化さ
せるという問題があった。
記憶装置で必須の周辺回路領域の作製方法には何ら触れ
られていない。発明者らの検討によれば、五酸化タンタ
ルの構成元素であるタンタルが、特に堆積後の熱処理時
に周辺回路領域のトランジスタに拡散して性能を劣化さ
せるという問題があった。
【００１０】さらに、周辺回路領域トランジスタのタン
タルによる性能劣化が問題にならない不揮発性半導体記
憶装置においては、五酸化タンタルを周辺回路領域に用
いないことが、工程を複雑にするという問題があった。
タルによる性能劣化が問題にならない不揮発性半導体記
憶装置においては、五酸化タンタルを周辺回路領域に用
いないことが、工程を複雑にするという問題があった。
【００１１】本発明は、非晶質や低誘電率相の数倍の誘
電率を持つ五酸化タンタルをフラッシュメモリセルの多
結晶シリコン層間絶縁膜に適用して、高集積，高速，低
消費電力，高信頼性のフラッシュメモリを実現すること
を目的とする。さらに本発明では、多結晶シリコン層間
絶縁膜を周辺回路領域にも適用し、工程を簡略化して安
価なフラッシュメモリを実現することを目的とする。
電率を持つ五酸化タンタルをフラッシュメモリセルの多
結晶シリコン層間絶縁膜に適用して、高集積，高速，低
消費電力，高信頼性のフラッシュメモリを実現すること
を目的とする。さらに本発明では、多結晶シリコン層間
絶縁膜を周辺回路領域にも適用し、工程を簡略化して安
価なフラッシュメモリを実現することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、浮遊ゲートと制御ゲートの間に形成さ
れた多結晶シリコン層間絶縁膜を少なくとも第１の酸化
シリコン層と、窒素とシリコンとを主要構成元素とする
層と、五酸化タンタル層の３層を含む積層膜とした。こ
の構成により、五酸化タンタルを誘電率の高い相に結晶
化させ、かつリーク電流を下げることが可能である。
に、本発明では、浮遊ゲートと制御ゲートの間に形成さ
れた多結晶シリコン層間絶縁膜を少なくとも第１の酸化
シリコン層と、窒素とシリコンとを主要構成元素とする
層と、五酸化タンタル層の３層を含む積層膜とした。こ
の構成により、五酸化タンタルを誘電率の高い相に結晶
化させ、かつリーク電流を下げることが可能である。
【００１３】この構成は、第１の浮遊ゲートを持ち、さ
らにこの浮遊ゲートに電気的に接続された第２の浮遊ゲ
ートを持つ構造にも適用できる。
らにこの浮遊ゲートに電気的に接続された第２の浮遊ゲ
ートを持つ構造にも適用できる。
【００１４】この構成は、また、浮遊ゲート間に第３の
補助ゲートを持つ構造にも適用できる。
補助ゲートを持つ構造にも適用できる。
【００１５】また、スプリットゲート型と総称される、
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
【００１６】さらに、本発明では、五酸化タンタルを含
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、浮遊ゲートと同時形成される多結晶シリコン層を
周辺回路トランジスタのゲート絶縁膜上に配置して拡散
バリアとし、結晶化が終了した後でこの拡散バリアを取
り除いた。
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、浮遊ゲートと同時形成される多結晶シリコン層を
周辺回路トランジスタのゲート絶縁膜上に配置して拡散
バリアとし、結晶化が終了した後でこの拡散バリアを取
り除いた。
【００１７】さらに、本発明では、周辺回路領域トラン
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用いる方法についても開示す
る。
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用いる方法についても開示す
る。
【００１８】
【発明の実施の形態】本発明の好ましい実施形態につい
て、図１から４を元に、まず概説する。本図はＮＯＲ型
のフラッシュメモリのメモリセル部分の断面図であり、
図１の断面はワード線（制御ゲート線）に平行な方向、
図３の断面はワード線に垂直な方向で示した。図中浮遊
ゲート（１０６）と制御ゲート（１１１）の間に、４層
からなる積層絶縁膜が形成されてあり、各層は、浮遊ゲ
ートに接している側から、シリコン酸化膜（１０７），
シリコン窒化膜（１０８），五酸化タンタル膜（１０
９），シリコン酸化膜（１１０）である。以降、この構
造をＯＮＴＯ構造と呼ぶことにする。
て、図１から４を元に、まず概説する。本図はＮＯＲ型
のフラッシュメモリのメモリセル部分の断面図であり、
図１の断面はワード線（制御ゲート線）に平行な方向、
図３の断面はワード線に垂直な方向で示した。図中浮遊
ゲート（１０６）と制御ゲート（１１１）の間に、４層
からなる積層絶縁膜が形成されてあり、各層は、浮遊ゲ
ートに接している側から、シリコン酸化膜（１０７），
シリコン窒化膜（１０８），五酸化タンタル膜（１０
９），シリコン酸化膜（１１０）である。以降、この構
造をＯＮＴＯ構造と呼ぶことにする。
【００１９】ＯＮＴＯ構造の望ましい膜厚構成例を、製
造順序に従って説明する。なお、周辺回路を含めた具体
的な製造方法は、後に実施例１〜４として開示する。
造順序に従って説明する。なお、周辺回路を含めた具体
的な製造方法は、後に実施例１〜４として開示する。
【００２０】周知の技術により、Ｐ型シリコン基板の主
面上に、ウェル（１０３，１０４），素子分離（１０
２），トンネル酸化膜（１０５）及び浮遊ゲート（１０
６）を形成する。ここで浮遊ゲート（１０６）は多結晶
シリコンから構成されている。この浮遊ゲート上に、ま
ずＣＶＤ法によってシリコン酸化膜（１０７）を２ｎ
ｍ、続いてＣＶＤ法によってシリコン窒化膜（１０８）
を４ｎｍ形成した。五酸化タンタル膜（１０９）は、ペ
ンタエトキシタンタルと酸素を原料とするＣＶＤ法で基
板温度４５０℃で形成した。膜厚は１０ｎｍである。こ
の五酸化タンタルを常圧酸素中８００℃で３０分間熱処
理し、結晶化した。次に再びＣＶＤ法により、シリコン
酸化膜（１１０）を３ｎｍ形成した。更に、ポリシリコ
ンよりなる制御ゲート（１１１）を積層、加工し、必要
に応じて浮遊ゲートの不要部分を除去して、ポリシリコ
ン層間キャパシタが形成される。その後周知の技術によ
り、パンチスルーストッパ（３０１），ソースおよびド
レイン拡散層（３０２），配線層間絶縁膜（１１２），
コンタクトホール開口と配線（３０３）を形成し、図１
および図３のメモリセル構造を得た。
面上に、ウェル（１０３，１０４），素子分離（１０
２），トンネル酸化膜（１０５）及び浮遊ゲート（１０
６）を形成する。ここで浮遊ゲート（１０６）は多結晶
シリコンから構成されている。この浮遊ゲート上に、ま
ずＣＶＤ法によってシリコン酸化膜（１０７）を２ｎ
ｍ、続いてＣＶＤ法によってシリコン窒化膜（１０８）
を４ｎｍ形成した。五酸化タンタル膜（１０９）は、ペ
ンタエトキシタンタルと酸素を原料とするＣＶＤ法で基
板温度４５０℃で形成した。膜厚は１０ｎｍである。こ
の五酸化タンタルを常圧酸素中８００℃で３０分間熱処
理し、結晶化した。次に再びＣＶＤ法により、シリコン
酸化膜（１１０）を３ｎｍ形成した。更に、ポリシリコ
ンよりなる制御ゲート（１１１）を積層、加工し、必要
に応じて浮遊ゲートの不要部分を除去して、ポリシリコ
ン層間キャパシタが形成される。その後周知の技術によ
り、パンチスルーストッパ（３０１），ソースおよびド
レイン拡散層（３０２），配線層間絶縁膜（１１２），
コンタクトホール開口と配線（３０３）を形成し、図１
および図３のメモリセル構造を得た。
【００２１】一方公知のポリシリコン層間絶縁膜構造で
あるシリコン酸化膜，五酸化タンタル膜，シリコン酸化
膜の３層構造を用いた例を、図２（ワード線並行方向断
面）と図４（ワード線垂直方向断面）に示す。以降、こ
の３層の積層構造をＯＴＯ構造と呼ぶことにする。浮遊
ゲート（１０６）形成までと、制御ゲート（１１１）形
成以降の工程は、全て図１および図３に示した本発明の
場合と同一にしたので、ここではポリシリコン層絶縁膜
構造部分だけを説明することにする。
あるシリコン酸化膜，五酸化タンタル膜，シリコン酸化
膜の３層構造を用いた例を、図２（ワード線並行方向断
面）と図４（ワード線垂直方向断面）に示す。以降、こ
の３層の積層構造をＯＴＯ構造と呼ぶことにする。浮遊
ゲート（１０６）形成までと、制御ゲート（１１１）形
成以降の工程は、全て図１および図３に示した本発明の
場合と同一にしたので、ここではポリシリコン層絶縁膜
構造部分だけを説明することにする。
【００２２】ＣＶＤ法により、ポリシリコン浮遊ゲート
上にシリコン酸化膜（２０１）を４ｎｍ形成した後、五
酸化タンタル膜（２０２）は、ペンタエトキシタンタル
と酸素を原料とするＣＶＤ法で基板温度４５０℃で形成
した。膜厚は１０ｎｍである。この五酸化タンタルを常
圧酸素中８００℃で３０分間熱処理し、結晶化した。次
に再びＣＶＤ法により、シリコン酸化膜（１１０）を３
ｎｍ形成した。この後、制御ゲート（１１１）形成以降
の工程を経て、図２および図４の構造を得た。すなわ
ち、本発明のＯＮＴＯ構造を用いたメモリセルの、公知
のＯＴＯ構造を用いたメモリセルに対する差は、シリコ
ン窒化膜（１０８）形成工程の有無である。
上にシリコン酸化膜（２０１）を４ｎｍ形成した後、五
酸化タンタル膜（２０２）は、ペンタエトキシタンタル
と酸素を原料とするＣＶＤ法で基板温度４５０℃で形成
した。膜厚は１０ｎｍである。この五酸化タンタルを常
圧酸素中８００℃で３０分間熱処理し、結晶化した。次
に再びＣＶＤ法により、シリコン酸化膜（１１０）を３
ｎｍ形成した。この後、制御ゲート（１１１）形成以降
の工程を経て、図２および図４の構造を得た。すなわ
ち、本発明のＯＮＴＯ構造を用いたメモリセルの、公知
のＯＴＯ構造を用いたメモリセルに対する差は、シリコ
ン窒化膜（１０８）形成工程の有無である。
【００２３】この２つの構造を持つメモリセルを用い、
層間絶縁膜の電気特性を比較した。図１から図４では、
五酸化タンタルの膜厚は１０ｎｍの場合を示したが、図
５では、五酸化タンタルの堆積膜厚を１０ｎｍから８０
ｎｍまで変化させた場合の、シリコン酸化膜換算膜厚を
示している。シリコン酸化膜とシリコン窒化膜の膜厚は
固定である。まず、各点を結んだ直線を堆積膜厚０ｎｍ
に外挿した値は、ＯＴＯ構造においては浮遊ゲート界面
と制御ゲート界面のシリコン酸化膜の膜厚の和に相当
し、ＯＮＴＯ構造においては、浮遊ゲート界面のシリコ
ン酸化膜，シリコン窒化膜のシリコン酸化膜換算膜厚及
び制御ゲート界面のシリコン酸化膜の３層の和に相当し
ている。ＯＮＴＯ構造，ＯＴＯ構造ともに約７ｎｍであ
る。次に、各点を結んだ直線の傾きは、五酸化タンタル
の誘電率とシリコン酸化膜の誘電率の比を与える。これ
より求めた比誘電率は、ＯＴＯ構造の場合約３０，ＯＮ
ＴＯ構造の場合約６０であった。いずれの構造の五酸化
タンタル膜も、エックス線回折法により、結晶化してい
ることを確認した。
層間絶縁膜の電気特性を比較した。図１から図４では、
五酸化タンタルの膜厚は１０ｎｍの場合を示したが、図
５では、五酸化タンタルの堆積膜厚を１０ｎｍから８０
ｎｍまで変化させた場合の、シリコン酸化膜換算膜厚を
示している。シリコン酸化膜とシリコン窒化膜の膜厚は
固定である。まず、各点を結んだ直線を堆積膜厚０ｎｍ
に外挿した値は、ＯＴＯ構造においては浮遊ゲート界面
と制御ゲート界面のシリコン酸化膜の膜厚の和に相当
し、ＯＮＴＯ構造においては、浮遊ゲート界面のシリコ
ン酸化膜，シリコン窒化膜のシリコン酸化膜換算膜厚及
び制御ゲート界面のシリコン酸化膜の３層の和に相当し
ている。ＯＮＴＯ構造，ＯＴＯ構造ともに約７ｎｍであ
る。次に、各点を結んだ直線の傾きは、五酸化タンタル
の誘電率とシリコン酸化膜の誘電率の比を与える。これ
より求めた比誘電率は、ＯＴＯ構造の場合約３０，ＯＮ
ＴＯ構造の場合約６０であった。いずれの構造の五酸化
タンタル膜も、エックス線回折法により、結晶化してい
ることを確認した。
【００２４】五酸化タンタルの比誘電率は、非晶質ある
いはβ相と呼ばれる長周期構造の結晶相になった場合、
２５という値が知られており、ＯＴＯ構造ではβ相への
結晶化が起きたと考えられる。一方、本発明により、Ｏ
ＮＴＯ構造とすると、五酸化タンタルの結晶化が起きる
際の下地であるシリコン窒化膜の効果によって、δ相と
して知られる高誘電率相への結晶化が起きるものと推測
される。
いはβ相と呼ばれる長周期構造の結晶相になった場合、
２５という値が知られており、ＯＴＯ構造ではβ相への
結晶化が起きたと考えられる。一方、本発明により、Ｏ
ＮＴＯ構造とすると、五酸化タンタルの結晶化が起きる
際の下地であるシリコン窒化膜の効果によって、δ相と
して知られる高誘電率相への結晶化が起きるものと推測
される。
【００２５】図５から分かるように、例えばシリコン酸
化膜換算膜厚約８ｎｍを実現する場合、ＯＴＯ構造では
五酸化タンタル膜厚は１０ｎｍまで薄膜化する必要があ
るが、ＯＮＴＯ構造では２０ｎｍの薄膜化で十分であ
る。広く知られているように、絶縁膜を薄膜化すると、
ピンホールなどの欠陥が入る確率が増え、製造歩留まり
が低下する。本発明により、厚い五酸化タンタル膜を用
いることができ、フラッシュメモリの歩留まりを向上す
ることができた。
化膜換算膜厚約８ｎｍを実現する場合、ＯＴＯ構造では
五酸化タンタル膜厚は１０ｎｍまで薄膜化する必要があ
るが、ＯＮＴＯ構造では２０ｎｍの薄膜化で十分であ
る。広く知られているように、絶縁膜を薄膜化すると、
ピンホールなどの欠陥が入る確率が増え、製造歩留まり
が低下する。本発明により、厚い五酸化タンタル膜を用
いることができ、フラッシュメモリの歩留まりを向上す
ることができた。
【００２６】また、フラッシュメモリでは低電界での極
微小なリーク電流が浮遊ゲートに蓄積された電荷の消失
を招き、情報保持特性が劣化する。絶縁膜を５ｎｍ程度
以下に薄膜化すると、トンネル効果による低電界リーク
電流が顕著になる。図６は、ＯＴＯ構造とＯＮＴＯ構造
のリーク電流を比較したものである。ＯＮＴＯ構造とす
ることで、高電界部分のリーク電流の低減に加え、低電
界のリーク電流も低減していることがわかる。
微小なリーク電流が浮遊ゲートに蓄積された電荷の消失
を招き、情報保持特性が劣化する。絶縁膜を５ｎｍ程度
以下に薄膜化すると、トンネル効果による低電界リーク
電流が顕著になる。図６は、ＯＴＯ構造とＯＮＴＯ構造
のリーク電流を比較したものである。ＯＮＴＯ構造とす
ることで、高電界部分のリーク電流の低減に加え、低電
界のリーク電流も低減していることがわかる。
【００２７】文献によれば、低誘電率相であるβ相五酸
化タンタルと、金属シリコンの電子親和力の差は、約
０．３ｅＶと小さく、シリコンから電子が容易に注入さ
れる。従って、シリコンと直接接触させることはでき
ず、界面にシリコン酸化膜を形成することによってはじ
めてリーク電流が低減できる。しかしながら、微細なフ
ラッシュメモリに必要な薄い膜厚を実現するには、界面
のシリコン酸化膜は４ｎｍのように、薄くせざるを得な
い。界面シリコン酸化膜をトンネルした電子は、電子親
和力の差が小さいゆえに、五酸化タンタルの伝導帯中に
入りやすく、リーク電流を生じさせる。ＯＴＯ構造で
は、低電界のリーク電流を実用に耐えるレベルまで下げ
ることはできなかったが、これはシリコン酸化膜上に直
接形成した五酸化タンタルがβ相であることに起因する
と思われる。
化タンタルと、金属シリコンの電子親和力の差は、約
０．３ｅＶと小さく、シリコンから電子が容易に注入さ
れる。従って、シリコンと直接接触させることはでき
ず、界面にシリコン酸化膜を形成することによってはじ
めてリーク電流が低減できる。しかしながら、微細なフ
ラッシュメモリに必要な薄い膜厚を実現するには、界面
のシリコン酸化膜は４ｎｍのように、薄くせざるを得な
い。界面シリコン酸化膜をトンネルした電子は、電子親
和力の差が小さいゆえに、五酸化タンタルの伝導帯中に
入りやすく、リーク電流を生じさせる。ＯＴＯ構造で
は、低電界のリーク電流を実用に耐えるレベルまで下げ
ることはできなかったが、これはシリコン酸化膜上に直
接形成した五酸化タンタルがβ相であることに起因する
と思われる。
【００２８】一方ＯＮＴＯ構造では、五酸化タンタルが
δ相に結晶化することにより、シリコンとの電子親和力
の差が大きくなる。これにより、五酸化タンタル自身も
トンネルバリアの一部として作用することになり、図６
に示したような低電界リーク電流の低減につながったも
のと解釈できる。従って、本発明のＯＮＴＯ構造では、
電極のシリコンと五酸化タンタルの界面に存在するシリ
コン酸化膜とシリコン窒化膜の厚さをトンネル電流が顕
著になる５ｎｍ以下にすることが可能であった。この結
果、従来のＯＴＯ構造よりもシリコン酸化膜換算膜厚の
薄膜化ができた。
δ相に結晶化することにより、シリコンとの電子親和力
の差が大きくなる。これにより、五酸化タンタル自身も
トンネルバリアの一部として作用することになり、図６
に示したような低電界リーク電流の低減につながったも
のと解釈できる。従って、本発明のＯＮＴＯ構造では、
電極のシリコンと五酸化タンタルの界面に存在するシリ
コン酸化膜とシリコン窒化膜の厚さをトンネル電流が顕
著になる５ｎｍ以下にすることが可能であった。この結
果、従来のＯＴＯ構造よりもシリコン酸化膜換算膜厚の
薄膜化ができた。
【００２９】なお、制御ゲート−五酸化タンタル界面に
シリコン窒化膜を用いる構造も検討した。その結果、少
なくとも広く用いられるアンモニアとシランを原料とす
る熱ＣＶＤ法では、五酸化タンタルが還元されてリーク
電流が急増することがわかった。図７に示したＯＴＮ構
造（浮遊ゲート側から、シリコン酸化膜，五酸化タンタ
ル膜，シリコン窒化膜の構造）のリーク電流のごとく、
全く絶縁性が失われる。この現象は、δ相の五酸化タン
タル膜についても同様であった。このため、プラズマＣ
ＶＤ法など、より低温で還元性の弱い形成方法によるシ
リコン窒化膜堆積が、リーク電流劣化の防止に必要であ
った。なお、五酸化タンタルの誘電率は、五酸化タンタ
ル上へのシリコン窒化膜形成に影響は受けなかった。す
なわち、ＯＴＮ構造では約３０のままで、一方、シリコ
ン窒化膜，五酸化タンタル，シリコン窒化膜構造（以降
ＮＴＮ構造）では約６０であった。すなわち、五酸化タ
ンタル膜形成の下地材料のみで、誘電率が決定されてい
ることは明らかである。換言すると、本発明の効果は、
五酸化タンタル膜を形成する下地としてシリコン窒化膜
を用い、高誘電率相に結晶化させることに由来してお
り、五酸化タンタルとシリコン窒化膜との接触ではな
い。リーク電流増大を起こさない低ダメージのシリコン
窒化膜を五酸化タンタル上に形成したＮＴＮ構造も、本
発明の好適な実施例の一つであるが、最も好適な実施形
態は、浮遊ゲート界面にシリコン窒化膜が存在し、制御
ゲート界面には存在しないＯＮＴＯ構造である。
シリコン窒化膜を用いる構造も検討した。その結果、少
なくとも広く用いられるアンモニアとシランを原料とす
る熱ＣＶＤ法では、五酸化タンタルが還元されてリーク
電流が急増することがわかった。図７に示したＯＴＮ構
造（浮遊ゲート側から、シリコン酸化膜，五酸化タンタ
ル膜，シリコン窒化膜の構造）のリーク電流のごとく、
全く絶縁性が失われる。この現象は、δ相の五酸化タン
タル膜についても同様であった。このため、プラズマＣ
ＶＤ法など、より低温で還元性の弱い形成方法によるシ
リコン窒化膜堆積が、リーク電流劣化の防止に必要であ
った。なお、五酸化タンタルの誘電率は、五酸化タンタ
ル上へのシリコン窒化膜形成に影響は受けなかった。す
なわち、ＯＴＮ構造では約３０のままで、一方、シリコ
ン窒化膜，五酸化タンタル，シリコン窒化膜構造（以降
ＮＴＮ構造）では約６０であった。すなわち、五酸化タ
ンタル膜形成の下地材料のみで、誘電率が決定されてい
ることは明らかである。換言すると、本発明の効果は、
五酸化タンタル膜を形成する下地としてシリコン窒化膜
を用い、高誘電率相に結晶化させることに由来してお
り、五酸化タンタルとシリコン窒化膜との接触ではな
い。リーク電流増大を起こさない低ダメージのシリコン
窒化膜を五酸化タンタル上に形成したＮＴＮ構造も、本
発明の好適な実施例の一つであるが、最も好適な実施形
態は、浮遊ゲート界面にシリコン窒化膜が存在し、制御
ゲート界面には存在しないＯＮＴＯ構造である。
【００３０】また、五酸化タンタル膜に、シリコン酸化
膜を介することなく直接制御ゲートを形成する方法も考
えられる。この場合、制御ゲートのポリシリコンが、ポ
リシリコン自身の成膜中、またはその後の工程における
熱処理により酸化され、実質的に本発明のＯＮＴＯ構造
となることがわかった。図７中でＯＮＴ構造（浮遊ゲー
ト側からシリコン酸化膜，シリコン窒化膜，五酸化タン
タル膜の３層構造）とした例は、工程上制御ゲート界面
のシリコン酸化膜堆積は存在しないものの、制御ゲート
のポリシリコンが五酸化タンタル界面から約１ｎｍ酸化
されてシリコン酸化膜になった状態であることが判明し
ており、実質的にＯＮＴＯ構造である。負電圧側の低電
界リーク電流が高いが、これは制御ゲート界面のシリコ
ン酸化膜が図１および図３の場合と比較して遥かに薄い
ことに起因している。ポリシリコン膜堆積条件の高温化
や、その後の工程における熱処理を高温化、長時間化す
ることによってより厚いシリコン酸化膜を形成し、図６
のＯＮＴＯ構造と同等のリーク電流特性が得られた。
膜を介することなく直接制御ゲートを形成する方法も考
えられる。この場合、制御ゲートのポリシリコンが、ポ
リシリコン自身の成膜中、またはその後の工程における
熱処理により酸化され、実質的に本発明のＯＮＴＯ構造
となることがわかった。図７中でＯＮＴ構造（浮遊ゲー
ト側からシリコン酸化膜，シリコン窒化膜，五酸化タン
タル膜の３層構造）とした例は、工程上制御ゲート界面
のシリコン酸化膜堆積は存在しないものの、制御ゲート
のポリシリコンが五酸化タンタル界面から約１ｎｍ酸化
されてシリコン酸化膜になった状態であることが判明し
ており、実質的にＯＮＴＯ構造である。負電圧側の低電
界リーク電流が高いが、これは制御ゲート界面のシリコ
ン酸化膜が図１および図３の場合と比較して遥かに薄い
ことに起因している。ポリシリコン膜堆積条件の高温化
や、その後の工程における熱処理を高温化、長時間化す
ることによってより厚いシリコン酸化膜を形成し、図６
のＯＮＴＯ構造と同等のリーク電流特性が得られた。
【００３１】次に、ＯＮＴＯ構造におけるＮ層（シリコ
ン窒化膜）中の酸素の影響を調べた。すなわち、図１お
よび図３におけるシリコン窒化膜（１０８）を、シリコ
ン酸窒化膜としたメモリセルと比較した。シリコン酸窒
化膜は、熱ＣＶＤで形成した約２ｎｍの窒化シリコン膜
を８５０℃の乾燥酸素中で１５分熱処理して酸化したも
のを用いた。エックス線光電子分光による組成分析で、
このシリコン酸窒化膜中の酸素と窒素の原子数比は、お
よそ２：１になっていると見積もられた。
ン窒化膜）中の酸素の影響を調べた。すなわち、図１お
よび図３におけるシリコン窒化膜（１０８）を、シリコ
ン酸窒化膜としたメモリセルと比較した。シリコン酸窒
化膜は、熱ＣＶＤで形成した約２ｎｍの窒化シリコン膜
を８５０℃の乾燥酸素中で１５分熱処理して酸化したも
のを用いた。エックス線光電子分光による組成分析で、
このシリコン酸窒化膜中の酸素と窒素の原子数比は、お
よそ２：１になっていると見積もられた。
【００３２】図８は、浮遊ゲートと制御ゲートの間の静
電容量から求めた五酸化タンタル比誘電率のウェハ面内
累積分布である。シリコン酸窒化膜とした場合の比誘電
率は、図１および図３のシリコン窒化膜の場合と、図２
および図４のシリコン酸化膜との中間的な値となり、シ
リコン窒化膜には及ばないが、誘電率増大の効果はあっ
た。しかしながら、誘電率の面内分布は非常に大きくな
ってしまった。シリコン窒化膜上で結晶化させた場合は
概ね５０以上の比誘電率が確保できるが、シリコン酸窒
化膜上では、ほとんどシリコン酸化膜上と変わらない比
誘電率約３０のチップから５０を越える比誘電率を示す
チップまで大きくばらついている。このため、メモリセ
ルの書込／消去特性のばらつきも大きくなって、メモリ
の製造には適さないことが分かった。従って、高誘電率
五酸化タンタルの利用には、シリコン酸窒化膜ではな
く、シリコン窒化膜を用いることが必須である。なお、
シリコン窒化膜を用いた場合であっても、五酸化タンタ
ルの結晶化熱処理や、その後の工程の熱履歴により、シ
リコン窒化膜中に酸素が拡散することは言うまでもな
い。９５０℃の酸素中酸化処理によりこの影響を見たと
ころ、シリコン窒化膜（１０８）の中にはほぼ窒素と同
数の酸素原子の拡散が確認されたが、五酸化タンタル膜
の誘電率低下は見られなかった。すなわち、五酸化タン
タルの結晶化が完了した後に窒化膜中に拡散した酸素
は、五酸化タンタルの誘電率を低下させることはない。
さらに、この場合には、シリコン酸窒化膜上に五酸化タ
ンタルを堆積して結晶化した場合に見られた誘電率の面
内ばらつきは、発生しなかった。従って、例えば特開２
０００−１９５８５６，特開２００１−１５７１４に開
示されているようなシリコン酸窒化膜上に五酸化タンタ
ルを形成する技術と本発明とは、明確に異なる効果をも
たらすものである。
電容量から求めた五酸化タンタル比誘電率のウェハ面内
累積分布である。シリコン酸窒化膜とした場合の比誘電
率は、図１および図３のシリコン窒化膜の場合と、図２
および図４のシリコン酸化膜との中間的な値となり、シ
リコン窒化膜には及ばないが、誘電率増大の効果はあっ
た。しかしながら、誘電率の面内分布は非常に大きくな
ってしまった。シリコン窒化膜上で結晶化させた場合は
概ね５０以上の比誘電率が確保できるが、シリコン酸窒
化膜上では、ほとんどシリコン酸化膜上と変わらない比
誘電率約３０のチップから５０を越える比誘電率を示す
チップまで大きくばらついている。このため、メモリセ
ルの書込／消去特性のばらつきも大きくなって、メモリ
の製造には適さないことが分かった。従って、高誘電率
五酸化タンタルの利用には、シリコン酸窒化膜ではな
く、シリコン窒化膜を用いることが必須である。なお、
シリコン窒化膜を用いた場合であっても、五酸化タンタ
ルの結晶化熱処理や、その後の工程の熱履歴により、シ
リコン窒化膜中に酸素が拡散することは言うまでもな
い。９５０℃の酸素中酸化処理によりこの影響を見たと
ころ、シリコン窒化膜（１０８）の中にはほぼ窒素と同
数の酸素原子の拡散が確認されたが、五酸化タンタル膜
の誘電率低下は見られなかった。すなわち、五酸化タン
タルの結晶化が完了した後に窒化膜中に拡散した酸素
は、五酸化タンタルの誘電率を低下させることはない。
さらに、この場合には、シリコン酸窒化膜上に五酸化タ
ンタルを堆積して結晶化した場合に見られた誘電率の面
内ばらつきは、発生しなかった。従って、例えば特開２
０００−１９５８５６，特開２００１−１５７１４に開
示されているようなシリコン酸窒化膜上に五酸化タンタ
ルを形成する技術と本発明とは、明確に異なる効果をも
たらすものである。
【００３３】次に、ＯＮＴＯ構造における浮遊ゲート界
面Ｏ層（シリコン酸化膜）の効果を調べた。図９は、図
１または図３の浮遊ゲート（１０６）とシリコン窒化膜
（１０８）の間に配置されてあるシリコン酸化膜（１０
７）の有無で、浮遊ゲート（１０６）と制御ゲート（１
１１）の間のリーク電流の電圧依存性を比較したもので
ある。明らかなように、シリコン酸化膜が存在しない場
合には、低電圧におけるリーク電流が増大してしまっ
た。シリコン窒化膜と金属シリコンの間の電子に対する
バリアが低く、かつ、シリコン窒化膜には電子のトラッ
プが多数存在することにより、浮遊ゲートから電子が漏
れ出してしまうことによると思われる。このため、シリ
コン酸化膜（１０７）を取り除くと、メモリセルの情報
保持特性が劣化して、適用は不可能であった。
面Ｏ層（シリコン酸化膜）の効果を調べた。図９は、図
１または図３の浮遊ゲート（１０６）とシリコン窒化膜
（１０８）の間に配置されてあるシリコン酸化膜（１０
７）の有無で、浮遊ゲート（１０６）と制御ゲート（１
１１）の間のリーク電流の電圧依存性を比較したもので
ある。明らかなように、シリコン酸化膜が存在しない場
合には、低電圧におけるリーク電流が増大してしまっ
た。シリコン窒化膜と金属シリコンの間の電子に対する
バリアが低く、かつ、シリコン窒化膜には電子のトラッ
プが多数存在することにより、浮遊ゲートから電子が漏
れ出してしまうことによると思われる。このため、シリ
コン酸化膜（１０７）を取り除くと、メモリセルの情報
保持特性が劣化して、適用は不可能であった。
【００３４】以上述べたことから明らかになったよう
に、本発明のＯＮＴＯ構造を用いることで、五酸化タン
タルの高誘電率相を用いて十分にリーク電流が小さくば
らつきも少ないポリシリコン層間絶縁膜が実現できる。
次に、このＯＮＴＯ構造を適用するフラッシュメモリの
製造工程について、周辺回路との関わりを含めてより具
体的に開示する。 ≪実施例１≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた例を開示する。本実施例は、ＮＯＲ型と通称さ
れるメモリセル構成を採用した例である。
に、本発明のＯＮＴＯ構造を用いることで、五酸化タン
タルの高誘電率相を用いて十分にリーク電流が小さくば
らつきも少ないポリシリコン層間絶縁膜が実現できる。
次に、このＯＮＴＯ構造を適用するフラッシュメモリの
製造工程について、周辺回路との関わりを含めてより具
体的に開示する。 ≪実施例１≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた例を開示する。本実施例は、ＮＯＲ型と通称さ
れるメモリセル構成を採用した例である。
【００３５】本実施例の不揮発性半導体記憶装置の製造
工程の主要部分を図１０および図１１に示す。不揮発性
半導体記憶装置は大別して、（１）メモリセルを行列状
に配置したメモリセル領域と（２）メモリセルの選択や
情報の読み書きなどを司る周辺回路領域に区分される。
さらに周辺回路領域は、（２−１）１０Ｖ以上のような
情報書き換えに必要な電圧を加わる高電圧系と（２−
２）３．３Ｖのような相対的に低い電圧を扱う低電圧系
の２種類に区分することができる。図中ではそれぞれの
領域を最上部に記した矢印で表示した。図１０および図
１１は、メモリセル領域についてはワード線（制御ゲー
ト線）に並行な断面を、周辺回路領域についてはトラン
ジスタのゲートに垂直な断面を示している。
工程の主要部分を図１０および図１１に示す。不揮発性
半導体記憶装置は大別して、（１）メモリセルを行列状
に配置したメモリセル領域と（２）メモリセルの選択や
情報の読み書きなどを司る周辺回路領域に区分される。
さらに周辺回路領域は、（２−１）１０Ｖ以上のような
情報書き換えに必要な電圧を加わる高電圧系と（２−
２）３．３Ｖのような相対的に低い電圧を扱う低電圧系
の２種類に区分することができる。図中ではそれぞれの
領域を最上部に記した矢印で表示した。図１０および図
１１は、メモリセル領域についてはワード線（制御ゲー
ト線）に並行な断面を、周辺回路領域についてはトラン
ジスタのゲートに垂直な断面を示している。
【００３６】製造方法は以下の通りである。
【００３７】まず、面方位［１００］のｐ型シリコン基
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１０（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１０（ｂ））。
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１０（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１０（ｂ））。
【００３８】続いて、メモリセルのトンネル絶縁膜（１
００６），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１０（ｃ））。
００６），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１０（ｃ））。
【００３９】次に、浮遊ゲートと周辺回路のゲート電極
となる燐を添加した多結晶シリコン膜（１００９）を１
５０ｎｍ堆積した。（図１０（ｄ））。
となる燐を添加した多結晶シリコン膜（１００９）を１
５０ｎｍ堆積した。（図１０（ｄ））。
【００４０】この多結晶シリコン膜を、周知のリソグラ
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１０
０９）はメモリセル領域の１００９ａと、周辺回路領域
の１００９ｂとなる（図１０（ｅ））。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１０
０９）はメモリセル領域の１００９ａと、周辺回路領域
の１００９ｂとなる（図１０（ｅ））。
【００４１】次に、ＯＮＴＯ構造のポリシリコン層間絶
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１００９ｂ）で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜（１００７，１００８）近傍に到達することはない
（図１０（ｆ））。
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１００９ｂ）で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜（１００７，１００８）近傍に到達することはない
（図１０（ｆ））。
【００４２】続いて、制御ゲートとなる燐を添加した多
結晶シリコン膜（１０１１）を２００ｎｍ堆積した。
（図１１（ａ））。
結晶シリコン膜（１０１１）を２００ｎｍ堆積した。
（図１１（ａ））。
【００４３】この多結晶シリコン膜（１０１１）を周知
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１０１０ａ）を形
成し、引き続いてＯＮＴＯ膜（１０１０）の不要部分を
除去した。これにより、周辺回路領域は、多結晶シリコ
ン層（１００９ｂ）が露出した状態になる（図１１
（ｂ））。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１０１０ａ）を形
成し、引き続いてＯＮＴＯ膜（１０１０）の不要部分を
除去した。これにより、周辺回路領域は、多結晶シリコ
ン層（１００９ｂ）が露出した状態になる（図１１
（ｂ））。
【００４４】次に、多結晶シリコン層（１００９ｂ）
を、周知のリソグラフィーとドライエッチング技術によ
り加工し、周辺回路領域のゲート電極を形成した。これ
により、多結晶シリコン層（１００９ｂ）はゲート電極
（１００９ｃ）となる。この際、メモリセル領域はフォ
トレジストで被覆されない状態にしておき、同時に多結
晶シリコン層（１００９ｂ）は浮遊ゲート（１００９
ｄ）となる（図１１（ｃ））。
を、周知のリソグラフィーとドライエッチング技術によ
り加工し、周辺回路領域のゲート電極を形成した。これ
により、多結晶シリコン層（１００９ｂ）はゲート電極
（１００９ｃ）となる。この際、メモリセル領域はフォ
トレジストで被覆されない状態にしておき、同時に多結
晶シリコン層（１００９ｂ）は浮遊ゲート（１００９
ｄ）となる（図１１（ｃ））。
【００４５】次に、イオン打ち込みにより、周辺回路領
域のトランジスタのソース／ドレイン領域（１１１２）
およびメモリセル領域のソース／ドレイン領域を形成し
た（図１１（ｄ））。断面図の都合上、メモリセル領域
は図示されていないが、図３の３０１および３０２に相
当する。
域のトランジスタのソース／ドレイン領域（１１１２）
およびメモリセル領域のソース／ドレイン領域を形成し
た（図１１（ｄ））。断面図の都合上、メモリセル領域
は図示されていないが、図３の３０１および３０２に相
当する。
【００４６】その後、配線層間絶縁膜を形成し、ワード
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した。図１１には示されてい
ないが、図３の１１２および３０３に相当する。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した。図１１には示されてい
ないが、図３の１１２および３０３に相当する。
【００４７】なお、本実施例では、浮遊ゲート界面のＯ
層を２ｎｍ、Ｎ層を４ｎｍ、Ｔ層を１０ｎｍ、制御ゲー
ト界面Ｏ層を３ｎｍとしたが、動作電圧やトンネル絶縁
膜の厚さとの相対関係により、別の膜厚構成が最適な選
択となり得るのは言うまでもない。この場合、浮遊ゲー
ト界面Ｏ層の膜厚は１ｎｍから５ｎｍの範囲、Ｎ層の膜
厚は１．５ｎｍから１０ｎｍの範囲、Ｔ層の膜厚は３ｎ
ｍ以上、制御ゲート界面Ｏ層の膜厚は２ｎｍから５ｎｍ
の範囲とするのが好適である。
層を２ｎｍ、Ｎ層を４ｎｍ、Ｔ層を１０ｎｍ、制御ゲー
ト界面Ｏ層を３ｎｍとしたが、動作電圧やトンネル絶縁
膜の厚さとの相対関係により、別の膜厚構成が最適な選
択となり得るのは言うまでもない。この場合、浮遊ゲー
ト界面Ｏ層の膜厚は１ｎｍから５ｎｍの範囲、Ｎ層の膜
厚は１．５ｎｍから１０ｎｍの範囲、Ｔ層の膜厚は３ｎ
ｍ以上、制御ゲート界面Ｏ層の膜厚は２ｎｍから５ｎｍ
の範囲とするのが好適である。
【００４８】特にＮ層の膜厚を１．５ｎｍ未満とする
と、五酸化タンタルの結晶化時にＮ層が完全に酸化され
て酸素バリア性を失い、酸化シリコン膜を透過した酸素
が多結晶シリコンを酸化してしまう現象が見出された。
このため、Ｎ層の膜厚は少なくとも１．５ｎｍ、望まし
くは２ｎｍ以上とすることが必要であった。制御ゲート
界面Ｏ層は、低電界リーク電流を低減するため、浮遊ゲ
ート界面Ｏ層よりも約１ｎｍ厚い２ｎｍが下限であっ
た。これ以下の膜厚とすると、図７のＯＮＴ構造の如
く、低電界でのリーク電流が増大して適用できなかっ
た。
と、五酸化タンタルの結晶化時にＮ層が完全に酸化され
て酸素バリア性を失い、酸化シリコン膜を透過した酸素
が多結晶シリコンを酸化してしまう現象が見出された。
このため、Ｎ層の膜厚は少なくとも１．５ｎｍ、望まし
くは２ｎｍ以上とすることが必要であった。制御ゲート
界面Ｏ層は、低電界リーク電流を低減するため、浮遊ゲ
ート界面Ｏ層よりも約１ｎｍ厚い２ｎｍが下限であっ
た。これ以下の膜厚とすると、図７のＯＮＴ構造の如
く、低電界でのリーク電流が増大して適用できなかっ
た。
【００４９】また、各層の製造方法としては最も一般的
な原料を用いた熱ＣＶＤとしたが、他の製造技術も適用
可能である。例えばＯ層とＮ層には、プラズマＣＶＤ
法、シリコン膜の酸化法と直接窒化法、例えばテトラエ
トキシシランなど、シラン以外の材料を用いるＣＶＤ法
が適用可能であった。特に窒化シリコン層を３ｎｍ以下
にする場合には、ＣＶＤで形成した多結晶シリコン膜ま
たは酸化シリコン膜を直接窒化する方法が好適であっ
た。この直接窒化には、アンモニアを主成分とする雰囲
気中で７００℃，１０分程度の熱処理を行う熱窒化法
と、窒素プラズマ中で４００℃，５分程度の処理を行う
方法が有効であった。
な原料を用いた熱ＣＶＤとしたが、他の製造技術も適用
可能である。例えばＯ層とＮ層には、プラズマＣＶＤ
法、シリコン膜の酸化法と直接窒化法、例えばテトラエ
トキシシランなど、シラン以外の材料を用いるＣＶＤ法
が適用可能であった。特に窒化シリコン層を３ｎｍ以下
にする場合には、ＣＶＤで形成した多結晶シリコン膜ま
たは酸化シリコン膜を直接窒化する方法が好適であっ
た。この直接窒化には、アンモニアを主成分とする雰囲
気中で７００℃，１０分程度の熱処理を行う熱窒化法
と、窒素プラズマ中で４００℃，５分程度の処理を行う
方法が有効であった。
【００５０】またＴ層の五酸化タンタルは、反応性スパ
ッタ法による成膜も可能であり、結晶化には亜酸化窒素
やオゾンの適用も可能であった。本発明の効果を得るに
は五酸化タンタルを結晶化することが必須である。この
ために必要な熱処理温度は７００℃以上であり、これ以
下では十分な結晶化は起きなかった。より好適な温度は
酸化剤によって異なった。酸素を酸化剤とする場合は８
００℃、亜酸化窒素を用いた場合には７５０℃が好適で
あった。また、五酸化タンタルにニオブを添加すること
により、酸素中での結晶化を７００℃以下に低温化する
ことも可能であった。また、五酸化タンタル膜を複数回
に分けて堆積する方法は、特に五酸化タンタルの欠陥を
減らす効果があり、不揮発性記憶装置の製造歩留まり向
上に有効であった。五酸化タンタル膜厚が１５ｎｍとす
る場合、５ｎｍをまず堆積し、結晶化した後に、再度１
０ｎｍを堆積し、結晶化を行った。２回目の五酸化タン
タルの堆積を２回に分けて、５ｎｍの堆積と結晶化を３
回繰り返すことでも、歩留まり向上の効果を得ることが
できる。 ≪実施例２≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例は、ＡＮＤ型
と通称されるメモリセル構成を採用した例である。
ッタ法による成膜も可能であり、結晶化には亜酸化窒素
やオゾンの適用も可能であった。本発明の効果を得るに
は五酸化タンタルを結晶化することが必須である。この
ために必要な熱処理温度は７００℃以上であり、これ以
下では十分な結晶化は起きなかった。より好適な温度は
酸化剤によって異なった。酸素を酸化剤とする場合は８
００℃、亜酸化窒素を用いた場合には７５０℃が好適で
あった。また、五酸化タンタルにニオブを添加すること
により、酸素中での結晶化を７００℃以下に低温化する
ことも可能であった。また、五酸化タンタル膜を複数回
に分けて堆積する方法は、特に五酸化タンタルの欠陥を
減らす効果があり、不揮発性記憶装置の製造歩留まり向
上に有効であった。五酸化タンタル膜厚が１５ｎｍとす
る場合、５ｎｍをまず堆積し、結晶化した後に、再度１
０ｎｍを堆積し、結晶化を行った。２回目の五酸化タン
タルの堆積を２回に分けて、５ｎｍの堆積と結晶化を３
回繰り返すことでも、歩留まり向上の効果を得ることが
できる。 ≪実施例２≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例は、ＡＮＤ型
と通称されるメモリセル構成を採用した例である。
【００５１】本実施例の不揮発性半導体記憶装置の製造
工程の主要部分を図１２から図１４に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
工程の主要部分を図１２から図１４に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
【００５２】製造方法は以下の通りである。
【００５３】まず、面方位［１００］のｐ型シリコン基
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１２（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１２（ｂ））。
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１２（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１２（ｂ））。
【００５４】続いて、メモリセルのトンネル絶縁膜（１
００６），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１２（ｃ））。
００６），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１２（ｃ））。
【００５５】次に、浮遊ゲートと周辺回路の汚染保護被
膜となる、燐を添加した多結晶シリコン膜（１２０１）
を１５０ｎｍ堆積した。（図１２（ｄ））。
膜となる、燐を添加した多結晶シリコン膜（１２０１）
を１５０ｎｍ堆積した。（図１２（ｄ））。
【００５６】この多結晶シリコン膜を、周知のリソグラ
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１２
０１）はメモリセル領域の１２０１ａと、周辺回路領域
の１２０１ｂとなる（図１２（ｅ））。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１２
０１）はメモリセル領域の１２０１ａと、周辺回路領域
の１２０１ｂとなる（図１２（ｅ））。
【００５７】次に、イオン打ち込みにより、メモリセル
領域のソース／ドレイン領域を形成した（図１２
（ｆ））。
領域のソース／ドレイン領域を形成した（図１２
（ｆ））。
【００５８】続いて、シリコン酸化膜（１２０３）をメ
モリセル領域の多結晶シリコン（１２０１ａ）の間隙を
完全に埋めこむように堆積した。（図１３（ａ））。
モリセル領域の多結晶シリコン（１２０１ａ）の間隙を
完全に埋めこむように堆積した。（図１３（ａ））。
【００５９】このシリコン酸化膜を、周知の化学的機械
研磨法により削り、多結晶シリコン（１２０１ａ，１２
０１ｂ）を表面に露出させた（図１３（ｂ））。
研磨法により削り、多結晶シリコン（１２０１ａ，１２
０１ｂ）を表面に露出させた（図１３（ｂ））。
【００６０】次に２層目の浮遊ゲートとなる燐を添加し
た多結晶シリコン膜（１２０４）を５０ｎｍ堆積した
（図１３（ｃ））。
た多結晶シリコン膜（１２０４）を５０ｎｍ堆積した
（図１３（ｃ））。
【００６１】この多結晶シリコン膜を、周知のリソグラ
フィーとドライエッチングによりパターニングした。こ
の結果、多結晶シリコン膜（１２０４）は、１２０４ａ
となる（図１３（ｄ））。
フィーとドライエッチングによりパターニングした。こ
の結果、多結晶シリコン膜（１２０４）は、１２０４ａ
となる（図１３（ｄ））。
【００６２】次に、ＯＮＴＯ構造のポリシリコン層間絶
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１２０１ｂ）で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜（１００７，１００８）近傍に到達することはない
（図１３（ｅ））。
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１２０１ｂ）で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜（１００７，１００８）近傍に到達することはない
（図１３（ｅ））。
【００６３】次に、周知のリソグラフィとドライエッチ
ングにより、メモリ領域以外のＯＮＴＯ層間絶縁膜（１
０１０）を除去した（図１３（ｆ））。
ングにより、メモリ領域以外のＯＮＴＯ層間絶縁膜（１
０１０）を除去した（図１３（ｆ））。
【００６４】さらに、同一パターンにより、周辺回路領
域に残っていた多結晶シリコン（１２０１ｂ）をドライ
エッチングにより除去した（図１４（ａ））。
域に残っていた多結晶シリコン（１２０１ｂ）をドライ
エッチングにより除去した（図１４（ａ））。
【００６５】続いて、制御ゲートとなる燐を添加した多
結晶シリコン膜（１２０５）を２００ｎｍ堆積した。
（図１４（ｂ））。
結晶シリコン膜（１２０５）を２００ｎｍ堆積した。
（図１４（ｂ））。
【００６６】この多結晶シリコン膜（１２０５）を周知
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１２０５ａ）を形
成した。この時同時に、周辺回路領域では、多結晶シリ
コン層（１２０５）がトランジスタのゲート電極のパタ
ーンに加工されて、１２０５ｂとなる（図１４
（ｃ））。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１２０５ａ）を形
成した。この時同時に、周辺回路領域では、多結晶シリ
コン層（１２０５）がトランジスタのゲート電極のパタ
ーンに加工されて、１２０５ｂとなる（図１４
（ｃ））。
【００６７】さらに、メモリセル領域のＯＮＴＯ膜（１
０１０）の不要部分を除去し、引き続き多結晶シリコン
層（１２０４ａ）を除去した。断面の都合上、この加工
は図示していない。これにより、多結晶シリコン層（１
２０４ａ）は、浮遊ゲートに加工される。
０１０）の不要部分を除去し、引き続き多結晶シリコン
層（１２０４ａ）を除去した。断面の都合上、この加工
は図示していない。これにより、多結晶シリコン層（１
２０４ａ）は、浮遊ゲートに加工される。
【００６８】次に、イオン打ち込みにより、周辺回路領
域のトランジスタのソース／ドレイン領域（１１１２）
を形成した（図１４（ｄ））。
域のトランジスタのソース／ドレイン領域（１１１２）
を形成した（図１４（ｄ））。
【００６９】その後、配線層間絶縁膜を形成し、ワード
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
【００７０】以上、本実施例によれば、周辺回路の性能
を保持したまま、ＯＮＴＯ構造により、従来のＯＮＯ構
造やＯＴＯ構造と比較して浮遊ゲート／制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例１
と同等であるが、本実施例のＡＮＤメモリセル構造は、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
を保持したまま、ＯＮＴＯ構造により、従来のＯＮＯ構
造やＯＴＯ構造と比較して浮遊ゲート／制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例１
と同等であるが、本実施例のＡＮＤメモリセル構造は、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
【００７１】なお、本実施例においても、ＯＮＴＯ構造
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。 ≪実施例３≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例では、メモリ
セル領域に浮遊ゲート、制御ゲートとは異なる第３のゲ
ート（以降補助ゲートと呼ぶことにする）を配し、メモ
リセル間分離を行わせた例である。
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。 ≪実施例３≫本実施例では、ＯＮＴＯ構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例では、メモリ
セル領域に浮遊ゲート、制御ゲートとは異なる第３のゲ
ート（以降補助ゲートと呼ぶことにする）を配し、メモ
リセル間分離を行わせた例である。
【００７２】本実施例の不揮発性半導体記憶装置の製造
工程の主要部分を図１５から図１７に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
工程の主要部分を図１５から図１７に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
【００７３】製造方法は以下の通りである。
【００７４】まず、面方位［１００］のｐ型シリコン基
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１５（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１５（ｂ））。
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１５（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１５（ｂ））。
【００７５】続いて、メモリセルのトンネル絶縁膜と補
助ゲート下のゲート絶縁膜となるシリコン酸化膜（１５
０１），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１５（ｃ））。
助ゲート下のゲート絶縁膜となるシリコン酸化膜（１５
０１），周辺回路高電圧系のゲート絶縁膜（１００
７），同じく低電圧系のゲート絶縁膜（１００８）を熱
酸化で形成した。まず全面に熱酸化法で３０ｎｍのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後（図示
せず）、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を９ｎｍにした（図１５（ｃ））。
【００７６】次に、補助ゲート電極と周辺回路トランジ
スタのゲート電極となる、燐を添加した多結晶シリコン
膜（１５０２）を６０ｎｍ、さらにシリコン酸化膜（１
５０３）を１５０ｎｍ堆積した。（図１５（ｄ））。
スタのゲート電極となる、燐を添加した多結晶シリコン
膜（１５０２）を６０ｎｍ、さらにシリコン酸化膜（１
５０３）を１５０ｎｍ堆積した。（図１５（ｄ））。
【００７７】この多結晶シリコン膜を、周知のリソグラ
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
とシリコン酸化膜はそのまま残した。この結果、多結晶
シリコン膜（１５０２）とシリコン酸化膜（１５０３）
はそれぞれ、メモリセル領域の１５０２ａと１５０３
ａ、周辺回路領域の１５０２ｂと１５０３ｂになる（図
１５（ｅ））。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
とシリコン酸化膜はそのまま残した。この結果、多結晶
シリコン膜（１５０２）とシリコン酸化膜（１５０３）
はそれぞれ、メモリセル領域の１５０２ａと１５０３
ａ、周辺回路領域の１５０２ｂと１５０３ｂになる（図
１５（ｅ））。
【００７８】次に斜めイオン打ち込み法によって、メモ
リセル領域のソース／ドレイン領域（１５０４）を形成
した（図１５（ｆ））。
リセル領域のソース／ドレイン領域（１５０４）を形成
した（図１５（ｆ））。
【００７９】続いて、シリコン酸化膜（１５０５）をＣ
ＶＤ法で４０ｎｍ堆積した（図１６（ａ））。
ＶＤ法で４０ｎｍ堆積した（図１６（ａ））。
【００８０】このシリコン酸化膜を、周知のドライエッ
チング法により全面加工し、メモリセル領域の段差側壁
部分のシリコン酸化膜だけを残した。この結果、シリコ
ン酸化膜（１５０５）は１５０５ａとなる（図１６
（ｂ））。
チング法により全面加工し、メモリセル領域の段差側壁
部分のシリコン酸化膜だけを残した。この結果、シリコ
ン酸化膜（１５０５）は１５０５ａとなる（図１６
（ｂ））。
【００８１】次に、浮遊ゲートとなる燐を添加した多結
晶シリコン膜（１５０６）を４０ｎｍ堆積した（図１６
（ｃ））。
晶シリコン膜（１５０６）を４０ｎｍ堆積した（図１６
（ｃ））。
【００８２】この多結晶シリコン膜の上に補助ゲート間
に残った溝を完全に埋めるようにフォトレジストを塗布
し、これをドライエッチングにより全面加工して、補助
ゲート間の溝だけにフォトレジストを残した（図示せ
ず）。このフォトレジストをマスクとしてさらに多結晶
シリコン膜（１５０６）をドライエッチングした。この
結果、多結晶シリコン膜（１５０６）は補助ゲート間の
溝だけに残り、１５０６ａとなる（図１６（ｄ））。
に残った溝を完全に埋めるようにフォトレジストを塗布
し、これをドライエッチングにより全面加工して、補助
ゲート間の溝だけにフォトレジストを残した（図示せ
ず）。このフォトレジストをマスクとしてさらに多結晶
シリコン膜（１５０６）をドライエッチングした。この
結果、多結晶シリコン膜（１５０６）は補助ゲート間の
溝だけに残り、１５０６ａとなる（図１６（ｄ））。
【００８３】次に、ＯＮＴＯ構造のポリシリコン層間絶
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１５０２ｂ）と酸化シ
リコン膜（１５０３ｂ）で被覆されているため、タンタ
ル原子がトランジスタのゲート絶縁膜（１００７，１０
０８）近傍に到達することはない（図１６（ｅ））。
縁膜（１０１０）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１０１０）が形成された。なお、周辺
回路領域は、多結晶シリコン膜（１５０２ｂ）と酸化シ
リコン膜（１５０３ｂ）で被覆されているため、タンタ
ル原子がトランジスタのゲート絶縁膜（１００７，１０
０８）近傍に到達することはない（図１６（ｅ））。
【００８４】次に、制御ゲートとなる燐を添加した多結
晶シリコン膜（１５０７）を２００ｎｍ堆積した。（図
１６（ｆ））。
晶シリコン膜（１５０７）を２００ｎｍ堆積した。（図
１６（ｆ））。
【００８５】この多結晶シリコン膜（１５０７）を周知
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１５０７ａ）を形
成した。この時、周辺回路領域にはエッチングマスクが
形成されないようにし、多結晶シリコン膜（１５０７）
は除去された。続いて、同一エッチングマスクでＯＮＴ
Ｏ膜（１０１０）の不要部分を除去した。この結果ＯＮ
ＴＯ膜は１０１０ａとなる（図１７（ａ））、次に、シ
リコン酸化膜（１５０２ｂ）と多結晶シリコン（１５０
３ｂ）を、周知のリソグラフィとドライエッチングによ
って、周辺回路領域のトランジスタのゲート電極に加工
した。この結果シリコン酸化膜と多結晶シリコンは、そ
れぞれ１５０２ｃ，１５０３ｃとなる（図１７
（ｂ））。このとき、メモリセル領域にはエッチングマ
スクが存在しないようにし、まずシリコン酸化膜を完全
にエッチングし、引き続き多結晶シリコンのエッチング
を行った。断面の都合上、メモリセル領域の加工は図示
していない。これにより、多結晶シリコン層（１５０６
ａ）は、浮遊ゲートに加工される。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート（１５０７ａ）を形
成した。この時、周辺回路領域にはエッチングマスクが
形成されないようにし、多結晶シリコン膜（１５０７）
は除去された。続いて、同一エッチングマスクでＯＮＴ
Ｏ膜（１０１０）の不要部分を除去した。この結果ＯＮ
ＴＯ膜は１０１０ａとなる（図１７（ａ））、次に、シ
リコン酸化膜（１５０２ｂ）と多結晶シリコン（１５０
３ｂ）を、周知のリソグラフィとドライエッチングによ
って、周辺回路領域のトランジスタのゲート電極に加工
した。この結果シリコン酸化膜と多結晶シリコンは、そ
れぞれ１５０２ｃ，１５０３ｃとなる（図１７
（ｂ））。このとき、メモリセル領域にはエッチングマ
スクが存在しないようにし、まずシリコン酸化膜を完全
にエッチングし、引き続き多結晶シリコンのエッチング
を行った。断面の都合上、メモリセル領域の加工は図示
していない。これにより、多結晶シリコン層（１５０６
ａ）は、浮遊ゲートに加工される。
【００８６】次に、イオン打ち込みにより、周辺回路領
域のトランジスタのソース／ドレイン領域（１１１２）
を形成した（図１７（ｃ））。
域のトランジスタのソース／ドレイン領域（１１１２）
を形成した（図１７（ｃ））。
【００８７】その後、配線層間絶縁膜を形成し、ワード
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
【００８８】以上、本実施例によれば、周辺回路の性能
を保持したまま、ＯＮＴＯ構造により、従来のＯＮＯ構
造やＯＴＯ構造と比較して浮遊ゲート／制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例１
と同等であるが、本実施例の補助ゲートつきＡＮＤメモ
リセル構造は、メモリセルの微細化が容易なことから、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
を保持したまま、ＯＮＴＯ構造により、従来のＯＮＯ構
造やＯＴＯ構造と比較して浮遊ゲート／制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例１
と同等であるが、本実施例の補助ゲートつきＡＮＤメモ
リセル構造は、メモリセルの微細化が容易なことから、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
【００８９】なお、本実施例においても、ＯＮＴＯ構造
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。≪実施例４≫本実施
例では、実施例１から３とは異なり、ＯＮＴＯ構造を周
辺回路トランジスタのゲート絶縁膜に積極的に利用する
好適な実施例を示す。特に、厚膜のゲート絶縁膜を利用
する高電圧系トランジスタをＯＮＴＯ構造ゲート絶縁膜
とした例である。本実施例では、ＡＮＤ型と通称される
メモリセル構成を採用した。
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。≪実施例４≫本実施
例では、実施例１から３とは異なり、ＯＮＴＯ構造を周
辺回路トランジスタのゲート絶縁膜に積極的に利用する
好適な実施例を示す。特に、厚膜のゲート絶縁膜を利用
する高電圧系トランジスタをＯＮＴＯ構造ゲート絶縁膜
とした例である。本実施例では、ＡＮＤ型と通称される
メモリセル構成を採用した。
【００９０】本実施例の不揮発性半導体記憶装置の製造
工程の主要部分を図１８から図２０に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
工程の主要部分を図１８から図２０に示す。実施例１と
同様、メモリセル領域，周辺回路領域，高電圧系，低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例１同様、メモリセル領域についてはワード線（制御
ゲート線）に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
【００９１】製造方法は以下の通りである。
【００９２】まず、面方位［１００］のｐ型シリコン基
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１８（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１８（ｂ））。
板（１００１）に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域（１００２）を形
成する。（図１８（ａ））次に、イオン打ち込みによ
り、メモリセル分離領域（１００３），Ｐウェル領域
（１００４），Ｎウェル領域（１００５）を形成した
（図１８（ｂ））。
【００９３】続いて、メモリセルのトンネル絶縁膜（１
００６），周辺回路高電圧系のシリコン表面保護酸化膜
（１８０１），同じく低電圧系のゲート絶縁膜（１００
８）を熱酸化で形成した。膜厚は９ｎｍとした（図１８
（ｃ））。
００６），周辺回路高電圧系のシリコン表面保護酸化膜
（１８０１），同じく低電圧系のゲート絶縁膜（１００
８）を熱酸化で形成した。膜厚は９ｎｍとした（図１８
（ｃ））。
【００９４】次に、浮遊ゲートと周辺回路低電圧系の汚
染保護被膜となる、燐を添加した多結晶シリコン膜（１
８０２）を１５０ｎｍ堆積した。（図１８（ｄ））。
染保護被膜となる、燐を添加した多結晶シリコン膜（１
８０２）を１５０ｎｍ堆積した。（図１８（ｄ））。
【００９５】この多結晶シリコン膜を、周知のリソグラ
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１８
０２）はメモリセル領域の１８０２ａと、周辺回路領域
の１８０２ｂとなる（図１８（ｅ））。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜（１８
０２）はメモリセル領域の１８０２ａと、周辺回路領域
の１８０２ｂとなる（図１８（ｅ））。
【００９６】次に、イオン打ち込みにより、メモリセル
領域のソース／ドレイン領域（１２０２）を形成した
（図１８（ｆ））。
領域のソース／ドレイン領域（１２０２）を形成した
（図１８（ｆ））。
【００９７】続いて、シリコン酸化膜（１２０３）をメ
モリセル領域の多結晶シリコン（１８０２ａ）の間隙を
完全に埋めこむように堆積した。（図１９（ａ））。
モリセル領域の多結晶シリコン（１８０２ａ）の間隙を
完全に埋めこむように堆積した。（図１９（ａ））。
【００９８】このシリコン酸化膜を、周知の化学的機械
研磨法により削り、多結晶シリコン（１８０２ａ，１８
０２ｂ）を表面に露出させた（図１９（ｂ））。
研磨法により削り、多結晶シリコン（１８０２ａ，１８
０２ｂ）を表面に露出させた（図１９（ｂ））。
【００９９】次に２層目の浮遊ゲートとなる燐を添加し
た多結晶シリコン膜（１８０３）を５０ｎｍ堆積した。
この結果、周辺回路領域には多結晶シリコン膜２層（１
８０２ｂ，１８０３）が積層されている（図１９
（ｃ））。
た多結晶シリコン膜（１８０３）を５０ｎｍ堆積した。
この結果、周辺回路領域には多結晶シリコン膜２層（１
８０２ｂ，１８０３）が積層されている（図１９
（ｃ））。
【０１００】この２層多結晶シリコン膜を、周知のリソ
グラフィーとドライエッチングによりパターニングし
た。このとき、周辺回路領域の低電圧系はドライエッチ
ングされないパターンとした。なお、メモリセル領域は
多結晶シリコン２層ではなく多結晶シリコン（１８０
３）とシリコン酸化膜（１２０３）の積層なので、上部
多結晶シリコン（１８０３）だけがパターニングされ
る。この結果、多結晶シリコン膜（１８０３）と（１８
０２ｂ）は、それぞれ１８０３ａ，１８０３ｂ，１８０
２ｃとなる（図１９（ｄ））。
グラフィーとドライエッチングによりパターニングし
た。このとき、周辺回路領域の低電圧系はドライエッチ
ングされないパターンとした。なお、メモリセル領域は
多結晶シリコン２層ではなく多結晶シリコン（１８０
３）とシリコン酸化膜（１２０３）の積層なので、上部
多結晶シリコン（１８０３）だけがパターニングされ
る。この結果、多結晶シリコン膜（１８０３）と（１８
０２ｂ）は、それぞれ１８０３ａ，１８０３ｂ，１８０
２ｃとなる（図１９（ｄ））。
【０１０１】次に緩衝弗酸により、周辺回路高電圧系の
保護膜（１８０１）を除去し、シリコン表面を露出させ
た（図１９（ｅ））。
保護膜（１８０１）を除去し、シリコン表面を露出させ
た（図１９（ｅ））。
【０１０２】次に、ＯＮＴＯ構造のポリシリコン層間絶
縁膜（１８０４）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１８０４）が形成された。このＯＮＴ
Ｏ構造膜は、周辺回路領域高電圧系のゲート絶縁膜とな
る。なお、低電圧系は、実施例２と同様多結晶シリコン
膜（１８０３ｂ，１８０２ｃ）で被覆されているため、
タンタル原子がトランジスタのゲート絶縁膜（１００
８）近傍に到達することはない（図１９（ｆ））。
縁膜（１８０４）を形成した。まず、浮遊ゲート界面Ｏ
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱ＣＶＤ法で２ｎｍ形成した。次にＮ層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱ＣＶＤ法で、４ｎｍ形成した。次にＴ層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
ＣＶＤ法により、１０ｎｍ形成したのち、酸素中８００
℃で５分間熱処理して結晶化した。制御ゲート界面Ｏ層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱ＣＶＤ法で３ｎｍ形成した。以上で、ＯＮＴＯ構造を
持つ層間絶縁膜（１８０４）が形成された。このＯＮＴ
Ｏ構造膜は、周辺回路領域高電圧系のゲート絶縁膜とな
る。なお、低電圧系は、実施例２と同様多結晶シリコン
膜（１８０３ｂ，１８０２ｃ）で被覆されているため、
タンタル原子がトランジスタのゲート絶縁膜（１００
８）近傍に到達することはない（図１９（ｆ））。
【０１０３】続いて、メモリセルの制御ゲートと高電圧
系のゲート電極となる燐を添加した多結晶シリコン膜
（１８０５）を２００ｎｍ堆積した。（図２０
（ａ））。
系のゲート電極となる燐を添加した多結晶シリコン膜
（１８０５）を２００ｎｍ堆積した。（図２０
（ａ））。
【０１０４】この多結晶シリコン膜を、周知のリソグラ
フィとドライエッチングにより、制御ゲートと高電圧系
のゲート電極のパターンに加工した。この結果、多結晶
シリコン膜（１８０５）は、１８０５ａと１８０５ｂと
なる。なお、このとき低電圧系の多結晶シリコン膜は全
て除去されるパターンとした（図２０（ｂ））。
フィとドライエッチングにより、制御ゲートと高電圧系
のゲート電極のパターンに加工した。この結果、多結晶
シリコン膜（１８０５）は、１８０５ａと１８０５ｂと
なる。なお、このとき低電圧系の多結晶シリコン膜は全
て除去されるパターンとした（図２０（ｂ））。
【０１０５】次に、周辺回路領域高電圧系を覆うレジス
トパターンを形成し（図示せず）、メモリセル領域の不
要なＯＮＴＯ膜と低電圧系のＯＮＴＯ膜を除去した。こ
の結果ＯＮＴＯ膜（１８０４）は、１８０４ａとなる。
引き続きメモリセル領域の第２のポリシリコン膜（１８
０３ａ）を加工し、浮遊ゲート（１８０３ｃ）を形成す
るとともに、低電圧系の上層多結晶シリコン（１８０３
ｂ）を除去した（図２０（ｃ））。
トパターンを形成し（図示せず）、メモリセル領域の不
要なＯＮＴＯ膜と低電圧系のＯＮＴＯ膜を除去した。こ
の結果ＯＮＴＯ膜（１８０４）は、１８０４ａとなる。
引き続きメモリセル領域の第２のポリシリコン膜（１８
０３ａ）を加工し、浮遊ゲート（１８０３ｃ）を形成す
るとともに、低電圧系の上層多結晶シリコン（１８０３
ｂ）を除去した（図２０（ｃ））。
【０１０６】さらに、周知のリソグラフィとドライエッ
チングにより、周辺回路領域低電圧系の多結晶シリコン
（１８０２ｃ）をゲート電極にパターニングした。この
結果１８０２ｃは１８０２ｄとなる（図２０（ｄ））。
チングにより、周辺回路領域低電圧系の多結晶シリコン
（１８０２ｃ）をゲート電極にパターニングした。この
結果１８０２ｃは１８０２ｄとなる（図２０（ｄ））。
【０１０７】次に、イオン打ち込みにより、周辺回路領
域のトランジスタのソース／ドレイン領域（１０１２）
を形成した（図２０（ｅ））。
域のトランジスタのソース／ドレイン領域（１０１２）
を形成した（図２０（ｅ））。
【０１０８】その後、配線層間絶縁膜を形成し、ワード
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した（図示せず）。
【０１０９】以上、本実施例によれば、２種類のゲート
絶縁膜を形成する必要がなく、また、ＯＮＴＯ膜で形成
したゲート絶縁膜の信頼性はシリコン酸化膜と比較して
遥かに高いので、トランジスタの微細化に有利であっ
た。また、本実施例では内部高電圧発生回路のキャパシ
タにＯＮＴＯ構造を採用することができ、チップ面積が
縮小できる利点もあった。
絶縁膜を形成する必要がなく、また、ＯＮＴＯ膜で形成
したゲート絶縁膜の信頼性はシリコン酸化膜と比較して
遥かに高いので、トランジスタの微細化に有利であっ
た。また、本実施例では内部高電圧発生回路のキャパシ
タにＯＮＴＯ構造を採用することができ、チップ面積が
縮小できる利点もあった。
【０１１０】なお、本実施例においても、ＯＮＴＯ構造
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。また、ＯＮＴＯ構造
を用いると、周辺回路低電圧系のゲート酸化膜に必要と
されるシリコン酸化膜換算膜厚が、層間絶縁膜でも実現
できるため、低電圧系をもＯＮＴＯゲート絶縁膜にする
実施例も有効であった。
の膜厚選択や形成方法に、実施例１で注記した別方式が
可能であることは言うまでもない。また、ＯＮＴＯ構造
を用いると、周辺回路低電圧系のゲート酸化膜に必要と
されるシリコン酸化膜換算膜厚が、層間絶縁膜でも実現
できるため、低電圧系をもＯＮＴＯゲート絶縁膜にする
実施例も有効であった。
【０１１１】以上４つの例をもとに、本発明の好適な実
施形態を開示した。これらの例はいずれもスタックトゲ
ート型と呼ばれるメモリセルを採用しているが、ＯＮＴ
Ｏ構造のもつ大きな静電容量と低電界での低いリーク電
流、高い信頼性は、スプリットゲート型フラッシュメモ
リーセルの浮遊ゲート−制御ゲート間絶縁膜や消去ゲー
ト−浮遊ゲート間絶縁膜としても有効であった。図２１
はその一例で、メモリセル領域の断面を示した。周辺回
路領域の作成方法は、実施例１と同様に、浮遊ゲートを
タンタル元素汚染のバリアとして用い、制御ゲートを周
辺回路領域のゲート電極とする方法、あるいは、実施例
４のようにＯＮＴＯ構造を周辺トランジスタのゲート絶
縁膜にする方法が有効である。ＯＮＴＯ構造の作製方法
は、実施例１と同様であるが、特に浮遊ゲートの段差側
壁を用いるスプリットゲート構造においては、ＣＶＤに
よる製造の容易な本技術を用いることで均一な膜厚、膜
質での形成がなされる。このため、スプリットゲート型
セルの課題である高集積化についても、有効な手段であ
る。
施形態を開示した。これらの例はいずれもスタックトゲ
ート型と呼ばれるメモリセルを採用しているが、ＯＮＴ
Ｏ構造のもつ大きな静電容量と低電界での低いリーク電
流、高い信頼性は、スプリットゲート型フラッシュメモ
リーセルの浮遊ゲート−制御ゲート間絶縁膜や消去ゲー
ト−浮遊ゲート間絶縁膜としても有効であった。図２１
はその一例で、メモリセル領域の断面を示した。周辺回
路領域の作成方法は、実施例１と同様に、浮遊ゲートを
タンタル元素汚染のバリアとして用い、制御ゲートを周
辺回路領域のゲート電極とする方法、あるいは、実施例
４のようにＯＮＴＯ構造を周辺トランジスタのゲート絶
縁膜にする方法が有効である。ＯＮＴＯ構造の作製方法
は、実施例１と同様であるが、特に浮遊ゲートの段差側
壁を用いるスプリットゲート構造においては、ＣＶＤに
よる製造の容易な本技術を用いることで均一な膜厚、膜
質での形成がなされる。このため、スプリットゲート型
セルの課題である高集積化についても、有効な手段であ
る。
【０１１２】
【発明の効果】本発明によれば、周辺回路の性能を保持
したまま、ＯＮＴＯ構造により、従来のＯＮＯ構造やＯ
ＴＯ構造と比較して浮遊ゲート／制御ゲート層間絶縁膜
の薄膜化が図れる。これは、制御ゲート／層間絶縁膜／
浮遊ゲートで形成されるキャパシタＣ１と、浮遊ゲート
／トンネル絶縁膜／チャネルで形成されるキャパシタＣ
２とが直列に接続された構造をもつ、不揮発性半導体記
憶装置においては、Ｃ１／Ｃ２比を増大させ、結果とし
て制御ゲートに与えられた電位がより効率良く浮遊ゲー
トに伝わることになる。
したまま、ＯＮＴＯ構造により、従来のＯＮＯ構造やＯ
ＴＯ構造と比較して浮遊ゲート／制御ゲート層間絶縁膜
の薄膜化が図れる。これは、制御ゲート／層間絶縁膜／
浮遊ゲートで形成されるキャパシタＣ１と、浮遊ゲート
／トンネル絶縁膜／チャネルで形成されるキャパシタＣ
２とが直列に接続された構造をもつ、不揮発性半導体記
憶装置においては、Ｃ１／Ｃ２比を増大させ、結果とし
て制御ゲートに与えられた電位がより効率良く浮遊ゲー
トに伝わることになる。
【０１１３】これにより得られる不揮発性半導体記憶装
置への第１の効果として、書き込み／消去電圧が低減で
きることが挙げられる。この結果、高電圧系や高電圧発
生回路への負担が軽減され、チップ面積の縮小が可能で
あるとともに、消費電力の低減が図れた。
置への第１の効果として、書き込み／消去電圧が低減で
きることが挙げられる。この結果、高電圧系や高電圧発
生回路への負担が軽減され、チップ面積の縮小が可能で
あるとともに、消費電力の低減が図れた。
【０１１４】また本発明により得られる第２の効果とし
て、書き込み／消去電圧を一定にした場合には、Ｃ２に
かかる電圧が上昇する。これは、トンネル絶縁膜を相対
的に厚くすることを可能にし、不揮発性記憶装置の書き
換え信頼性の向上が図れた。
て、書き込み／消去電圧を一定にした場合には、Ｃ２に
かかる電圧が上昇する。これは、トンネル絶縁膜を相対
的に厚くすることを可能にし、不揮発性記憶装置の書き
換え信頼性の向上が図れた。
【０１１５】さらに本発明により得られる第３の効果と
して、同じく書き込み／消去電圧を一定にした場合に
は、Ｃ２にかかる電圧が上昇する。トンネル絶縁膜を同
じ膜厚とした場合、書き込み／消去動作に要する時間を
短縮でき、高速化が図れた。
して、同じく書き込み／消去電圧を一定にした場合に
は、Ｃ２にかかる電圧が上昇する。トンネル絶縁膜を同
じ膜厚とした場合、書き込み／消去動作に要する時間を
短縮でき、高速化が図れた。
【０１１６】さらに本発明により得られる第４の効果と
して、多値セルの実現を容易にすることが挙げられる。
単一閾値のセルと比較して、多値セルではセル一個に複
数ビットを記憶させるためにチップ面積の縮小が可能で
あるが、一方で、トランジスタ閾値をより大きく変化さ
せる必要がある。これは浮遊ゲートに蓄積される電荷量
を増やすことに対応し、書き換えの信頼性や動作速度と
トレードオフが存在する。本発明の第２，第３の利点を
多値セルに適用することにより、このトレードオフを解
消することが可能であった。
して、多値セルの実現を容易にすることが挙げられる。
単一閾値のセルと比較して、多値セルではセル一個に複
数ビットを記憶させるためにチップ面積の縮小が可能で
あるが、一方で、トランジスタ閾値をより大きく変化さ
せる必要がある。これは浮遊ゲートに蓄積される電荷量
を増やすことに対応し、書き換えの信頼性や動作速度と
トレードオフが存在する。本発明の第２，第３の利点を
多値セルに適用することにより、このトレードオフを解
消することが可能であった。
【０１１７】さらに本発明の好適な実施例に拠れば、浮
遊ゲートと制御ゲートの間に形成された多結晶シリコン
層間絶縁膜を少なくとも第１の酸化シリコン層と、窒素
とシリコンとを主要構成元素とする層と、五酸化タンタ
ル層の３層を含む積層膜とした。この構成で、五酸化タ
ンタルを誘電率の高い相に結晶化させ、かつリーク電流
を下げることが可能である。
遊ゲートと制御ゲートの間に形成された多結晶シリコン
層間絶縁膜を少なくとも第１の酸化シリコン層と、窒素
とシリコンとを主要構成元素とする層と、五酸化タンタ
ル層の３層を含む積層膜とした。この構成で、五酸化タ
ンタルを誘電率の高い相に結晶化させ、かつリーク電流
を下げることが可能である。
【０１１８】この構成は、第１の浮遊ゲートを持ち、さ
らにこの浮遊ゲートに電気的に接続された第２の浮遊ゲ
ートを持つ構造にも適用できる。
らにこの浮遊ゲートに電気的に接続された第２の浮遊ゲ
ートを持つ構造にも適用できる。
【０１１９】この構成は、また、浮遊ゲート間に第３の
補助ゲートを持つ構造にも適用できる。
補助ゲートを持つ構造にも適用できる。
【０１２０】また、スプリットゲート型と総称される、
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
【０１２１】さらに、本発明では、五酸化タンタルを含
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、タンタル元素を周辺回路領域に侵入させないため
に、浮遊ゲートと同時形成される多結晶シリコン層を周
辺回路トランジスタのゲート絶縁膜上に配置して拡散バ
リアとした。結晶化が終了した後でこの拡散バリアを取
り除くことでタンタル元素の拡散が回避された。メモリ
セル領域の制御ゲートが周辺回路領域のゲート電極とし
て作用する。
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、タンタル元素を周辺回路領域に侵入させないため
に、浮遊ゲートと同時形成される多結晶シリコン層を周
辺回路トランジスタのゲート絶縁膜上に配置して拡散バ
リアとした。結晶化が終了した後でこの拡散バリアを取
り除くことでタンタル元素の拡散が回避された。メモリ
セル領域の制御ゲートが周辺回路領域のゲート電極とし
て作用する。
【０１２２】さらに、本発明では、五酸化タンタルを形
成する際に、浮遊ゲートと同時形成される多結晶シリコ
ン層を周辺回路トランジスタのゲート絶縁膜上に配置し
て拡散バリアとし、結晶化後でこの拡散バリアを取り除
いたので、タンタル元素の周辺回路領域への拡散が回避
された。このため、周辺回路領域のトランジスタの性能
が高まった。
成する際に、浮遊ゲートと同時形成される多結晶シリコ
ン層を周辺回路トランジスタのゲート絶縁膜上に配置し
て拡散バリアとし、結晶化後でこの拡散バリアを取り除
いたので、タンタル元素の周辺回路領域への拡散が回避
された。このため、周辺回路領域のトランジスタの性能
が高まった。
【０１２３】さらに、本発明では、周辺回路領域トラン
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用たので、工程の簡略化やチッ
プ面積の縮小を図れた。
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用たので、工程の簡略化やチッ
プ面積の縮小を図れた。
【図１】本発明一実施例である不揮発性半導体記憶装置
の、メモリセル領域におけるワード線に平行方向の断面
図である。
の、メモリセル領域におけるワード線に平行方向の断面
図である。
【図２】従来技術の不揮発性半導体記憶装置の、メモリ
セル領域におけるワード線に平行方向の断面図である。
セル領域におけるワード線に平行方向の断面図である。
【図３】本発明一実施例である不揮発性半導体記憶装置
の、メモリセル領域におけるワード線に垂直方向の断面
図である。
の、メモリセル領域におけるワード線に垂直方向の断面
図である。
【図４】従来技術の不揮発性半導体記憶装置の、メモリ
セル領域におけるワード線に垂直方向の断面図である。
セル領域におけるワード線に垂直方向の断面図である。
【図５】多結晶シリコン層間絶縁膜を構成する五酸化タ
ンタルの比誘電率を従来技術と本発明で比較した図であ
る。
ンタルの比誘電率を従来技術と本発明で比較した図であ
る。
【図６】多結晶シリコン層間絶縁膜のリーク電流を従来
技術と本発明で比較した図である。
技術と本発明で比較した図である。
【図７】多結晶シリコン層間絶縁膜に別構成を用いた場
合のリーク電流をあらわす図である。
合のリーク電流をあらわす図である。
【図８】多結晶シリコン層間絶縁膜を構成する五酸化タ
ンタルの比誘電率の累積分布を比較した図である。
ンタルの比誘電率の累積分布を比較した図である。
【図９】多結晶シリコン層間絶縁膜に別構成を用いた場
合のリーク電流をあらわす図である。
合のリーク電流をあらわす図である。
【図１０】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１１】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１２】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１３】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１４】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１５】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１６】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１７】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１８】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図１９】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図２０】本発明の好適な実施形態の製造工程を表す図
である。
である。
【図２１】本発明一実施例である不揮発性半導体記憶装
置の、メモリセル領域におけるワード線に垂直方向の断
面図である。
置の、メモリセル領域におけるワード線に垂直方向の断
面図である。
１０６・・・浮遊ゲート、１０７・・・シリコン酸化膜、１０
８・・・シリコン窒化膜、１０９・・・五酸化タンタル、１１
０・・・シリコン酸化膜、１１１・・・制御ゲート、１００
９，１００９ａ，１００９ｂ・・・多結晶シリコン膜、１
０１０，１０１０ａ・・・積層多結晶シリコン層間絶縁
膜、１２０１，１２０１ａ，１２０１ｂ，１２０４，１
２０４ａ・・・多結晶シリコン膜 １５０２，１５０２ａ，１５０２ｂ・・・多結晶シリコン
膜、１８０４・・・積層多結晶シリコン層間絶縁膜および
周辺回路領域高電圧系ゲート絶縁膜、５０５・・・浮遊ゲ
ート、５０６・・・積層多結晶シリコン層間絶縁膜、５０
７・・・制御ゲート。
８・・・シリコン窒化膜、１０９・・・五酸化タンタル、１１
０・・・シリコン酸化膜、１１１・・・制御ゲート、１００
９，１００９ａ，１００９ｂ・・・多結晶シリコン膜、１
０１０，１０１０ａ・・・積層多結晶シリコン層間絶縁
膜、１２０１，１２０１ａ，１２０１ｂ，１２０４，１
２０４ａ・・・多結晶シリコン膜 １５０２，１５０２ａ，１５０２ｂ・・・多結晶シリコン
膜、１８０４・・・積層多結晶シリコン層間絶縁膜および
周辺回路領域高電圧系ゲート絶縁膜、５０５・・・浮遊ゲ
ート、５０６・・・積層多結晶シリコン層間絶縁膜、５０
７・・・制御ゲート。
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP05 EP23 EP25 EP33
EP53 EP55 EP56 EP62 EP79
GA01 GA05 GA09 GA28 JA03
JA04 JA05 JA06 PR15 PR21
PR22 PR40 PR43 PR49 PR53
PR54 ZA08 ZA21
5F101 BA04 BA12 BA29 BA36 BB02
BB04 BB05 BD06 BD09 BD22
BD34 BF05 BH02 BH06 BH21
Claims (36)
- 【請求項１】半導体基板内に形成された第１ウェル領域
と、前記第１ウェル領域中に形成されたソース又はドレ
インとなる第１拡散層と、前記第１ウェル上にトンネル
絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲー
ト上部に多結晶シリコン層間絶縁膜を介して形成された
制御ゲートとを有する第１ＭＯＳ型電界効果トランジス
タを１つのメモリセルとして、前記メモリセルが複数個
行列上に配置されたメモリセルアレイから構成されたメ
モリセル領域を有する不揮発性半導体記憶装置におい
て、 前記多結晶シリコン層間絶縁膜が、少なくとも、第１の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の３層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】請求項１に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜が、少なくと
も、第１の酸化シリコン層と、窒素とシリコンを主構成
元素とする層と、五酸化タンタル層と、第２の酸化シリ
コン層の４層を含む積層膜で構成されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】請求項１に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記窒素とシリコンを主構成元素とする層に含有される酸
素の原子数密度が窒素の原子数密度よりも小さいことを
特徴とする不揮発性半導体記憶装置。 - 【請求項４】請求項１に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する第
１の酸化シリコン膜の膜厚が５ｎｍ以下であることを特
徴とする不揮発性半導体記憶装置。 - 【請求項５】請求項１に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記窒素とシリコンを主構成元素とする層の膜厚が１．５
ｎｍ以上であることを特徴とする不揮発性半導体記憶装
置。 - 【請求項６】請求項２に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する第
２の酸化シリコン膜の膜厚が２ｎｍ以上であることを特
徴とする不揮発性半導体記憶装置。 - 【請求項７】半導体基板内に形成された第１ウェル領域
と、前記第１ウェル領域中に形成されたソース又はドレ
インとなる第１拡散層と、前記第１ウェル上にトンネル
絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲー
ト上部に多結晶シリコン層間絶縁膜を介して形成された
制御ゲートとを有する第１ＭＯＳ型電界効果トランジス
タを１つのメモリセルとして、前記メモリセルが複数個
行列上に配置されたメモリセルアレイから構成されたメ
モリセル領域を有する不揮発性半導体記憶装置におい
て、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも１層が五酸化タンタル層であって、
その比誘電率が５０以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項８】請求項７に記載の不揮発性半導体記憶装置
において、前記五酸化タンタル層が、少なくとも酸化シ
リコン層を含む層を介して浮遊ゲートに接していること
を特徴とする不揮発性半導体記憶装置。 - 【請求項９】請求項８に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記酸化シリコン層を含む層が、窒素を含有していること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１０】請求項７に記載の不揮発性半導体記憶装
置において、前記五酸化タンタル層が、少なくとも酸化
シリコン層を含む層を介して制御ゲートに接しているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１１】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲ
ート上部に多結晶シリコン層間絶縁膜を介して形成され
た制御ゲートとを有する第１ＭＯＳ型電界効果トランジ
スタを１つのメモリセルとして、前記メモリセルが複数
個行列上に配置されたメモリセルアレイから構成された
メモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項１２】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲ
ート上部に多結晶シリコン層間絶縁膜を介して形成され
た制御ゲートとを有する第１ＭＯＳ型電界効果トランジ
スタを１つのメモリセルとして、前記メモリセルが複数
個行列上に配置されたメモリセルアレイから構成された
メモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
２ＭＯＳ電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された第１浮遊ゲートと、前記第
１浮遊ゲート上部に電気的に接続された第２浮遊ゲート
と、前記第２浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第１ＭＯＳ型電
界効果トランジスタを１つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域を有する不揮発性半導体
記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも、第１の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の３層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項１４】請求項１３に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜が、少な
くとも、第１の酸化シリコン層と、窒素とシリコンを主
構成元素とする層と、五酸化タンタル層と、第２の酸化
シリコン層の４層を含む積層膜で構成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項１５】請求項１３に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層に含有され
る酸素の原子数密度が窒素の原子数密度よりも小さいこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１６】請求項１３に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第１の酸化シリコン膜の膜厚が５ｎｍ以下であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１７】請求項１３に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層の膜厚が
１．５ｎｍ以上であることを特徴とする不揮発性半導体
記憶装置。 - 【請求項１８】請求項１４に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第２の酸化シリコン膜の膜厚が２ｎｍ以上であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１９】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された第１浮遊ゲートと、前記第
１浮遊ゲート上部に電気的に接続された第２浮遊ゲート
と、前記第２浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第１ＭＯＳ型電
界効果トランジスタを１つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域を有する不揮発性半導体
記憶装置において、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも１層が五酸化タンタル層であって、
その比誘電率が５０以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２０】請求項１９に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して浮遊ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２１】請求項２０に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記酸化シリコン層を含む層が、窒素を含有している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２２】請求項１９に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して制御ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２３】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された第１浮遊ゲートと、前記第
１浮遊ゲート上部に電気的に接続された第２浮遊ゲート
と、前記第２浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第１ＭＯＳ型電
界効果トランジスタを１つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２４】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された第１浮遊ゲートと、前記第
１浮遊ゲート上部に電気的に接続された第２浮遊ゲート
と、前記第２浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第１ＭＯＳ型電
界効果トランジスタを１つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
２ＭＯＳ電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２５】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第１ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第１ＭＯＳ
型電界効果トランジスタを１つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域を有する不揮発性半
導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも、第１の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の３層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２６】請求項２５に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜が、少な
くとも、第１の酸化シリコン層と、窒素とシリコンを主
構成元素とする層と、五酸化タンタル層と、第２の酸化
シリコン層の４層を含む積層膜で構成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２７】請求項２５に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層に含有され
る酸素の原子数密度が窒素の原子数密度よりも小さいこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２８】請求項２５に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第１の酸化シリコン膜の膜厚が５ｎｍ以下であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項２９】請求項２５に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層の膜厚が
１．５ｎｍ以上であることを特徴とする不揮発性半導体
記憶装置。 - 【請求項３０】請求項２６に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第２の酸化シリコン膜の膜厚が２ｎｍ以上であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項３１】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第１ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第１ＭＯＳ
型電界効果トランジスタを１つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域を有する不揮発性半
導体記憶装置において、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも１層が五酸化タンタル層であって、
その比誘電率が５０以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項３２】請求項３１に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して浮遊ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３３】請求項３２に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記酸化シリコン層を含む層が、窒素を含有している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３４】請求項３１に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して制御ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３５】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第１ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第１ＭＯＳ
型電界効果トランジスタを１つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項３６】半導体基板内に形成された第１ウェル領
域と、前記第１ウェル領域中に形成されたソース又はド
レインとなる第１拡散層と、前記第１ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第１ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第１ＭＯＳ
型電界効果トランジスタを１つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域と、 半導体基板内に形成された第２ウェル領域と、前記第２
ウェル領域中に形成されたソース又はドレインとなる第
２拡散層と、前記第２ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第２ＭＯＳ型電界効果
トランジスタを１つの単位として、前記第２ＭＯＳ型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
２ＭＯＳ電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368081A JP2003168749A (ja) | 2001-12-03 | 2001-12-03 | 不揮発性半導体記憶装置及びその製造方法 |
| PCT/JP2002/012599 WO2003049196A1 (en) | 2001-12-03 | 2002-12-02 | Nonvolatile semiconductor storage and its manufacturing method |
| US10/496,000 US7034355B2 (en) | 2001-12-03 | 2002-12-02 | Nonvolatile semiconductor storage and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368081A JP2003168749A (ja) | 2001-12-03 | 2001-12-03 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168749A true JP2003168749A (ja) | 2003-06-13 |
| JP2003168749A5 JP2003168749A5 (ja) | 2006-03-16 |
Family
ID=19177724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001368081A Pending JP2003168749A (ja) | 2001-12-03 | 2001-12-03 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7034355B2 (ja) |
| JP (1) | JP2003168749A (ja) |
| WO (1) | WO2003049196A1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2007287859A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009164624A (ja) * | 2009-03-09 | 2009-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009536791A (ja) * | 2006-05-10 | 2009-10-15 | マイクロン テクノロジー， インク． | マイクロ電子工学装置のための電子部品、およびその製造方法 |
| US7960230B2 (en) | 2004-09-22 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8264026B2 (en) | 2009-01-28 | 2012-09-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
| JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイスの製造方法 |
| JP2018534775A (ja) * | 2015-10-12 | 2018-11-22 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | メモリアレイ及び論理デバイスを形成する方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098105B2 (en) | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
| KR100590220B1 (ko) * | 2004-08-04 | 2006-06-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| US20060202269A1 (en) | 2005-03-08 | 2006-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip and electronic appliance having the same |
| KR100689203B1 (ko) * | 2005-04-22 | 2007-03-08 | 경북대학교 산학협력단 | 플래시 메모리 소자 |
| US7868320B2 (en) * | 2005-05-31 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7476933B2 (en) * | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7626224B2 (en) * | 2006-09-13 | 2009-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
| KR101043508B1 (ko) * | 2006-10-13 | 2011-06-23 | 가부시키가이샤 고베 세이코쇼 | 박막 트랜지스터 기판 및 표시 디바이스 |
| US7494870B2 (en) * | 2007-01-12 | 2009-02-24 | Sandisk Corporation | Methods of forming NAND memory with virtual channel |
| US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
| KR101858521B1 (ko) * | 2011-06-13 | 2018-06-28 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JPH04176172A (ja) | 1990-11-07 | 1992-06-23 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| JP3105288B2 (ja) | 1991-05-10 | 2000-10-30 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
| JPH07183409A (ja) | 1993-12-24 | 1995-07-21 | Seiko Epson Corp | 半導体装置とその製造方法 |
| KR100232200B1 (ko) * | 1997-05-26 | 1999-12-01 | 김영환 | 비휘발성 메모리 소자 및 제조 방법 |
| US6008091A (en) | 1998-01-27 | 1999-12-28 | Lucent Technologies Inc. | Floating gate avalanche injection MOS transistors with high K dielectric control gates |
| US6207505B1 (en) * | 1998-03-23 | 2001-03-27 | Texas Instruments-Acer Incorporated | Method for forming high density nonvolatile memories with high capacitive-coupling ratio |
| JP3513018B2 (ja) | 1998-06-30 | 2004-03-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2000049241A (ja) | 1998-07-28 | 2000-02-18 | Matsushita Electron Corp | 半導体メモリ装置およびその製造方法 |
| KR100455737B1 (ko) | 1998-12-30 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의게이트산화막형성방법 |
| JP2000216360A (ja) | 1999-01-26 | 2000-08-04 | Hitachi Ltd | 半導体メモリ素子 |
| US6309927B1 (en) * | 1999-03-05 | 2001-10-30 | Advanced Micro Devices, Inc. | Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices |
| JP2001015714A (ja) | 1999-04-28 | 2001-01-19 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR100351450B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| JP4078014B2 (ja) * | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002124650A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
2001
- 2001-12-03 JP JP2001368081A patent/JP2003168749A/ja active Pending
-
2002
- 2002-12-02 WO PCT/JP2002/012599 patent/WO2003049196A1/ja active Application Filing
- 2002-12-02 US US10/496,000 patent/US7034355B2/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7960230B2 (en) | 2004-09-22 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8076711B2 (en) | 2004-09-22 | 2011-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8318561B2 (en) | 2004-09-22 | 2012-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007287859A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| US8008152B2 (en) | 2006-04-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2009536791A (ja) * | 2006-05-10 | 2009-10-15 | マイクロン テクノロジー， インク． | マイクロ電子工学装置のための電子部品、およびその製造方法 |
| US8264026B2 (en) | 2009-01-28 | 2012-09-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
| JP2009164624A (ja) * | 2009-03-09 | 2009-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2018534775A (ja) * | 2015-10-12 | 2018-11-22 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | メモリアレイ及び論理デバイスを形成する方法 |
| JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050079662A1 (en) | 2005-04-14 |
| US7034355B2 (en) | 2006-04-25 |
| WO2003049196A1 (en) | 2003-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003168749A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7023062B2 (en) | Semiconductor integrated circuit device having deposited layer for gate insulation | |
| JP3598197B2 (ja) | 半導体装置 | |
| KR100349279B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US7439134B1 (en) | Method for process integration of non-volatile memory cell transistors with transistors of another type | |
| US5847427A (en) | Non-volatile semiconductor memory device utilizing an oxidation suppressing substance to prevent the formation of bird's breaks | |
| KR100906526B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US20020033501A1 (en) | Nonvolatile semiconductor memory and method of fabricating the same | |
| KR20050032502A (ko) | Ｓｏｎｏｓ 플래시 메모리의 이중 밀도 코어 게이트 | |
| JP2005311300A (ja) | 半導体記憶装置及びその製造方法 | |
| US7186607B2 (en) | Charge-trapping memory device and method for production | |
| JP2009170781A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003282748A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR19990045444A (ko) | 불휘발성 반도체 메모리소자와 그 제조방법 | |
| JPH10242310A (ja) | 半導体装置 | |
| US6559010B1 (en) | Method for forming embedded non-volatile memory | |
| US7183158B2 (en) | Method of fabricating a non-volatile memory | |
| US7867849B2 (en) | Method of manufacturing a non-volatile semiconductor device | |
| JP3196717B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR0139777B1 (ko) | 반도체 불휘발성 기억장치 및 그 제조방법 | |
| JP2004297092A (ja) | 半導体装置の製造方法 | |
| JPH1197561A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20040001127A (ko) | 불휘발성 반도체 메모리 장치의 게이트 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060126 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080520 |