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KR100455737B1 - 반도체소자의게이트산화막형성방법 - Google Patents

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KR100455737B1 KR10-1998-0061868A KR19980061868A KR100455737B1 KR 100455737 B1 KR100455737 B1 KR 100455737B1 KR 19980061868 A KR19980061868 A KR 19980061868A KR 100455737 B1 KR100455737 B1 KR 100455737B1
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Abstract

본 발명은 40Å 이하의 유효 산화막 두께를 갖으면서도 고신뢰도 및 저누설전류의 특성을 갖는 적층 구조의 게이트 산화막 형성방법을 개시한다. 개시된 본 발명에 따른 게이트 산화막 형성방법은, 실리콘 기판 상에 NO 가스를 이용한 열처리를 수행하여 균일한 두께의 질산화막을 형성하는 단계와, 상기 질산화막 상에 탄탈륨산화막(Ta2O5)을 증착하는 단계와, 상기 탄탈륨산화막(Ta2O5) 상에 TEOS 산화막을 증착하는 단계와, 상기 TEOS 산화막을 N2O 분위기에서의 열처리를 통해 질화시키는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 산화막 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 40Å 이하의 유효 산화막 두께를 갖으면서도 고신뢰도 및 저누설전류의 특성을 갖는 적층 구조의 게이트 산화막 형성방법에 관한 것이다.
반도체 소자의 고집적화, 고속화, 저전압화, 및 저전력화의 추세가 지속되고 있는 실정에서, 상기한 특성을 만족시키기 위한 다각적인 방안들이 제시되고 있다. 예컨데, 고속화 및 저전압화의 특성을 만족시키는 반도체 소자를 제조하기 위한 방법으로서, 모스팻(MOSFET)의 게이트 산화막의 두께를 감소시키는 방안이 제시되고 있다. 여기서, 게이트 산화막의 재질로는 통상 열산화막, 즉, 실리콘산화막(SiO2)이 이용되고 있으며, 이러한 실리콘산화막은 대략 3.85 정도의 유전상수를 갖고 있다.
그런데, 게이트 산화막의 두께를 감소시킬 경우에는 저전압으로 모스팻 소자를 구동시킬 수 있다는 잇점은 있으나, 게이트 산화막의 두께가 얇아짐에 따라 다이랙트 터널링(Direct Tunneling) 효과 등으로 인하여 게이트 산화막을 통한 누설 전류가 크게 증가됨으로써, 소자의 구동이 안정적이지 못한 단점이 있다.
한편, 게이트 산화막의 유효 두께, 즉, 소자의 구동에 관련되는 두께를 낮추면서도 누설 전류의 증가를 방지할 수 있는 방법으로서, 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)의 적층 구조로된 게이트 산화막이 제안되었다. 이러한 적층 구조의 게이트 산화막은 실리콘질화막(Si3N4)이 누설 전류에 대한 베리어로서의 기능을 하고, 특히, 실리콘질화막(Si3N4)의 유전상수 값이 약 7.0 정도로 열산화막의 유전상수 값 보다 두배 정도 크기 때문에, 이러한 구조로 게이트 산화막을 형성하는 경우에는 유효 게이트 산화막의 두께를 감소시킬 수 있게 된다. 즉, 동일한 두께의 열산화막과 실리콘질화막에 대해서, 실리콘질화막의 유전상수가 큰 것에 기인하여 실질적인 두께(Physical Oxid Thickness)는 동일할 지라도, 유효 산화막의 두께는 실리콘질화막이 더 얇게 된다.
따라서, 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)의 적층 구조로 게이트 산화막을 형성하는 경우에는 열공정에 의해 성장되는 열산화막 재질의 게이트 산화막에 비해, 게이트 산화막의 유효 두께를 낮추면서도 누설 전류를 감소시킬 수 있게 된다.
그러나, 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)의 적층 구조로 게이트 산화막을 형성하는 방법은 실리콘질화막(Si3N4)의 유전상수 값이 약 7.0 정도이기 때문에, 게이트 산화막의 유효 두께가 40Å 이하로 감소되고 있는 추세에서, 이러한 구조로는 40Å 이하의 유효 게이트 산화막의 두께를 얻는데 어려움이 있다. 이에 따라, 최근에는 약 7.0 의 유전상수 값을 갖는 실리콘질화막(Si3N4) 대신에 약 25의 유전상수 값을 갖는 탄탈륨산화막(Ta2O5)을 이용한 실리콘산화막(SiO2)/탄탈륨산화막(Ta2O5)/실리콘산화막(SiO2)의 게이트 산화막이 연구되고 있다.
이러한 실리콘산화막(SiO2)/탄탈륨산화막(Ta2O5)/실리콘산화막(SiO2)의 적층 구조로된 게이트 산화막을 형성하기 위해서, 종래에는 실리콘 기판 상에 5∼20Å 두께의 열산화막, 즉, 실리콘산화막(SiO2)을 성장시키고, 이 열산화막 상에 탄탈륨산화막(Ta2O5)을 30∼100Å 정도 증착한 후, 다시 그 위에 TEOS(Tetra Ethyl Ortho Silicate) 산화막 10∼20Å 정도 증착하고, 이어서, O2 분위기에서 열처리를 수행하고 있다. 여기서, 실제적인 게이트 산화막의 두께(Physical Oxid Thickness)는 약 45∼140Å 이지만, 탄탈륨산화막(Ta2O5)의 유전상수 값이 실리콘산화막(SiO2)에 비해 대략 6배 정도이고, 또한, 실리콘질화막(Si3N4)에 비해서는 3.5배가 되기 때문에, 유효 게이트 산화막의 두께가 40Å 이하로 감소되고 있는 추세에 매우 용이하게 적용할 수 있게 된다.
그러나, 실리콘산화막(SiO2)/탄탈륨산화막(Ta2O5)/실리콘산화막(SiO2)의 적층 구조의 게이트 산화막은 40Å 이하의 유효 산화막의 두께를 얻을 수 있을 것으로 기대되고는 있으나, 이러한 구조는 고신뢰성을 갖음과 동시에 두께 균일도가 우수한 얇은 바텀 산화막(Bottom Oxide), 즉, 열산화막을 성장시키는데 어려움이 있기 때문에 이러한 열산화막 상에 탄탈륨산화막(Ta2O5)을 증착하는 경우에는 탄탈륨산화막(Ta2O5)의 특성인 누설 전류에 대한 베리어로서의 기능이 감소되고, 아울러, 후 속의 열처리 공정에 대한 탄탈륨산화막(Ta2O5)의 내산화성이 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 바텀 산화막을 두께 제어가 용이한 NO 가스에 의한 질산화막(NO-oxynitride)으로 형성하여 그 상부에 증착되는 탄탈륨산화막(Ta2O5)의 특성 저하를 방지함과 동시에, 탄탄륨산화막(Ta2O5) 상에는 TEOS 산화막을 증착한 후 이를 질화시켜 탑 산화막(Top Oxide)의 신뢰성을 향상시킴으로써, 40Å 이하의 유효 산화막 두께를 갖으면서도 누설전류를 효과적으로 방지할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 게이트 산화막 형성방법은, 실리콘 기판 상에 NO 가스를 이용한 열처리를 수행하여 균일한 두께의 질산화막을 형성하는 단계; 상기 질산화막 상에 탄탈륨산화막(Ta2Os)을 증착하는 단계: 상기 탄탈륨산화막(Ta2Os) 상에 TEOS 산화막을 증착하는 단계: 및 상기 TEOS 산화막을 N2O 분위기에서의 열처리를 통해 질화시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 바텀 산화막으로 두께 균일도가 우수한 질산화막을 형성하므로, 이 위에 증착되는 탄탈륨산화막(Ta2O5)의 특성 저하를 방지할 수 있고, 또한, 탄탈륨산화막(Ta2O5) 상에 TEOS 산화막을 형성한 후에 이를 질화시켜 탑 산화막의 특성을 향상시킬 수 있는 것에 기인하여 탄탈륨산화막(Ta2O5)의 산소 결핍을 감소시키기 때문에 누설 전류도 효과적으로 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 게이트 산화막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1에 도시된 바와 같이, 소자분리막(도시안됨)에 의해 한정된 실리콘 기판(1)의 액티브 영역을 HF로 클리닝하여 표면에 형성되어져 있는 자연산화막을 제거한다. 그런 다음, 퍼니스(Furnace) 내에서 NO 가스를 이용한 열처리를 수행하여 실리콘 기판(1)의 액티브 영역에 질산화막(NO-oxynitride : 2)을 성장시킨다. 이때, 퍼니스의 온도는 바텀 산화막의 두께 조절이 용이하고, 아울러, 서멀 버짓(Thermal Budget)을 낮추기 위하여, 800∼850℃ 정도에서 수행한다. 그리고, 퍼니스의 용적을 고려해서 NO 가스의 플로우 속도(Flow Rate)는 5∼20ℓ 정도로하고, 압력은 감압 또는 상압 분위기에서 행하며, 최종 성장되는 질산화막(NO-oxynitride : 2)의 두께는 5∼20Å이 되도록 한다.
이러한 질산화막(NO-oxynitride : 2)은 다음과 같은 장점을 갖는다.
첫째로, 성장 속도가 낮기 때문에, 열산화막에 비해서 두께 균일도가 우수하다. 둘째로, 800∼850℃ 정도의 저온에서 질화되기 때문에, PMOS의 문턱전압(Vth) 변화 등에 영향을 미치지 않는다. 셋째로, 막 계면 및 막 내부에 결합되어 있는 질소(nitrogen)가 후속의 열공정에서 실리콘 기판이 산화되는 것을 막아주기 때문에, 실리콘 기판의 표면에서 유효 산화막이 성장되는 것이 억제된다. 넷째로, 핫 케리어에 대한 내성이 우수하기 때문에, 소자의 신뢰성을 높여주게 된다.
계속해서, 도 2에 도시된 바와 같이, 바텀 산화막인 질산화막(NO-oxynitride : 2) 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 탄탈륨산화막(Ta2O5 : 3)을 30∼150Å 두께로 증착한다. 여기서, 탄탈륨산화막(Ta2O5 : 3)은 그의 유전상수가 열산화막, 즉, 실리콘산화막(SiO2) 비해 대략 6.5배 정도이기 때문에 실제 유효 두께의 증가는 대략 5∼20Å 정도가 된다.
다음으로, 도 3에 도시된 바와 같이, 탄탈륨산화막(Ta2O5 :3) 상에 CVD 산화막, 예컨데, TEOS 산화막(4)을 10∼20Å 두께로 증착한 후, 퍼니스 내에서 기존의 O2 분위기 대신에 N2O 분위기에서 열처리를 수행하여 TEOS 산화막(4)을 질화시킨다. 여기서, 상기 열처리는 서멀 버짓(Thermal Budget)을 낮추기 위해서 800∼850℃ 정도에서 수행하며, N2O 가스의 플로우 속도는 5∼20ℓ 정도로 하고, 감압 혹은 상압 분위기에서 행한다.
상기 N2O 분위기에서의 열처리는 얇은 TEOS 산화막(4)을 질화시키기 때문에 탑 산화막의 신뢰성을 향상시키는 결과를 초래한다. 또한, N2O 분위기에서의 열처리가 O2 분위기에서의 열처리 보다 탄탈륨산화막(Ta2O5)의 산소 결핍(oxygen vacancy)을 감소시키는 결과를 가져오므로, 결과적으로 적층 구조로된 게이트 산화막에 대한 누설 전류를 감소시키게 된다.
따라서, 본 발명의 실시예에서는 바텀 산화막의 두께를 균일하게 함과 동시에 그 신뢰성을 높이기 때문에, 그 상부에 형성되는 탄탈륨산화막(Ta2O5)의 특성 저하를 방지할 수 있고, 또한, 탑 산화막인 TEOS 산화막을 질화시켜 상기 탑 산화막의 신뢰성을 향상시키기 때문에, 탄탄륨산화막(Ta2O5)의 산소 결핍(oxygen vacancy)을 감소시키는 것에 기인하여 누설전류를 효과적으로 방지할 수 있다.
이상에서와 같이, 본 발명은 바텀 산화막으로서 질산화막(NO-oxynitride)을 이용하기 때문에 두께 제어가 용이하며, 특히, 질산화막(NO-oxynitride)은 후 속의 열공정에서 유입되는 산화제에 대한 내산성이 우수하기 때문에, 실리콘 기판의 표면에 산화막이 성장되는 것이 억제됨으로써, 일정 두께를 갖는 게이트 산화막의 형성이 가능하다.
또한, 탑 산화막인 TEOS 산화막이 N2O 가스에 의해 질화되는 것에 기인하여 게이트 산화막의 신뢰성이 증가될 뿐만 아니라, 탄탈륨산화막(Ta2O5) 내에서의 산소 결핍(oxygen vacancy)이 제거됨으로써, 누설전류를 효과적으로 감소시킬 수 있게 된다.
게다가, 탑 산화막인 TEOS 산화막에 존재하는 질소 때문에, 후속 공정에서 야기될 수 있는 보론 침투(Boron Penetration)가 방지되기 때문에, 고신뢰도의 게이트 산화막 특성과 안정적인 문턱전압(Vth) 특성을 갖도록 할 수 있다.
아울러, 850℃ 이하의 저온에서 공정 수행이 이루어지기 때문에, 서멀 버짓(Thermal Budget)이 문제시되는 1G급 DRAM 소자 이상의 고집적 소자에 매우 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 질산화막
3 : 탄탈륨산화막 4 : TEOS 산화막

Claims (7)

  1. 실리콘 기판 상에 NO 가스를 이용한 열처리를 수행하여 균일한 두께의 질산화막을 형성하는 단계;
    상기 질산화막 상에 탄탈륨산화막(Ta2O5)을 증착하는 단계;
    상기 탄탈륨산화막(Ta2O5) 상에 TEOS 산화막을 증착하는 단게; 및
    상기 TEOS 산화막을 N2O 분위기에서의 열처리를 통해 질화시키는 단계를 포함하여 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제 1 항에 있어서, 상기 질산화막은 5∼20Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 질산화막은
    800∼850℃의 온도와, 감압 또는 상압의 압력, 및 NO 가스의 플로우 속도를 5∼20ℓ 로 하는 조건 하에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  4. 제 1 항에 있어서, 상기 탄탈륨산화막(Ta2O5)은 30∼150Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 탄탈륨산화막(Ta2O5)은 저압 화학 기상 증착법, 또는, 금속 유기 화학 기상 증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  6. 제 1 항에 있어서, 상기 TEOS 산화막은 10∼20Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  7. 제 1 항에 있어서, 상기 TEOS 산화막을 질화시키기 위한 열처리는
    800∼850℃의 온도, 감압 또은 상압의 압력, N2O 분위기 및 N2O 가스의 플로우 속도를 5∼20ℓ 로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516918B2 (ja) * 2000-01-19 2004-04-05 株式会社日立国際電気 半導体装置の製造方法及び半導体製造装置
CN100442454C (zh) * 2000-09-19 2008-12-10 马特森技术公司 形成介电薄膜的方法
KR100380278B1 (ko) * 2000-09-29 2003-04-16 주식회사 하이닉스반도체 반도체장치 및 그 제조방법
US20020102797A1 (en) * 2001-02-01 2002-08-01 Muller David A. Composite gate dielectric layer
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
CN1254854C (zh) * 2001-12-07 2006-05-03 东京毅力科创株式会社 绝缘膜氮化方法、半导体装置及其制造方法、基板处理装置和基板处理方法
KR100451507B1 (ko) * 2001-12-24 2004-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6617209B1 (en) * 2002-02-22 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4643884B2 (ja) * 2002-06-27 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP3840207B2 (ja) 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
US6713358B1 (en) * 2002-11-05 2004-03-30 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6787440B2 (en) * 2002-12-10 2004-09-07 Intel Corporation Method for making a semiconductor device having an ultra-thin high-k gate dielectric
KR100821090B1 (ko) * 2006-12-28 2008-04-08 동부일렉트로닉스 주식회사 반도체 소자 제조방법
JP2013008801A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5762545A (en) * 1980-10-03 1982-04-15 Fujitsu Ltd Manufacture of semiconductor device
KR940007448A (ko) * 1992-09-09 1994-04-27 이헌조 전자레인지의 온도보상용 중량 감지장치
KR970018530A (ko) * 1995-09-11 1997-04-30 김광호 반도체 메모리소자의 커패시터 제조방법
US5688724A (en) * 1992-07-02 1997-11-18 National Semiconductor Corporation Method of providing a dielectric structure for semiconductor devices
KR100214264B1 (ko) * 1995-12-15 1999-08-02 김영환 게이트 산화막 형성방법
JP2000022139A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP2000077544A (ja) * 1998-08-27 2000-03-14 Toshiba Corp 半導体素子及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2832388C2 (de) 1978-07-24 1986-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
DE2923995C2 (de) 1979-06-13 1985-11-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie
JPH01308080A (ja) 1988-06-07 1989-12-12 Seiko Instr Inc 半導体不揮発性メモリ
JPH02138748A (ja) 1988-06-29 1990-05-28 Matsushita Electron Corp 半導体装置の製造方法
JP2920636B2 (ja) 1989-03-18 1999-07-19 松下電子工業株式会社 不揮発性半導体記憶装置の製造方法
US5017979A (en) 1989-04-28 1991-05-21 Nippondenso Co., Ltd. EEPROM semiconductor memory device
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
JPH04100243A (ja) 1990-08-20 1992-04-02 Fuji Xerox Co Ltd 半導体装置およびその製造方法
JPH04284675A (ja) 1991-03-13 1992-10-09 Ricoh Co Ltd 半導体装置の製造方法
US5393683A (en) 1992-05-26 1995-02-28 Micron Technology, Inc. Method of making semiconductor devices having two-layer gate structure
JPH0685278A (ja) 1992-09-07 1994-03-25 Hitachi Ltd 半導体装置の製造方法
US5316981A (en) 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
JPH07297389A (ja) 1994-04-21 1995-11-10 Kawasaki Steel Corp Ｍｏｓトランジスタ
US5498577A (en) 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology
US5674788A (en) * 1995-06-06 1997-10-07 Advanced Micro Devices, Inc. Method of forming high pressure silicon oxynitride gate dielectrics
JPH09129872A (ja) 1995-11-01 1997-05-16 Sharp Corp 半導体素子の製造方法
JP3402881B2 (ja) 1995-11-24 2003-05-06 株式会社東芝 半導体装置の製造方法
JPH09260600A (ja) 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
US5661072A (en) 1996-05-23 1997-08-26 Micron Technology, Inc. Method for reducing oxide thinning during the formation of a semiconductor device
US6040249A (en) 1996-08-12 2000-03-21 Texas Instruments Incorporated Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy
JPH10223783A (ja) 1997-02-10 1998-08-21 Hitachi Ltd 半導体装置及びその製造方法
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
US5834353A (en) * 1997-10-20 1998-11-10 Texas Instruments-Acer Incorporated Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric
US6057584A (en) * 1997-12-19 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a tri-layer gate insulating dielectric
JP2000349285A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5762545A (en) * 1980-10-03 1982-04-15 Fujitsu Ltd Manufacture of semiconductor device
US5688724A (en) * 1992-07-02 1997-11-18 National Semiconductor Corporation Method of providing a dielectric structure for semiconductor devices
KR940007448A (ko) * 1992-09-09 1994-04-27 이헌조 전자레인지의 온도보상용 중량 감지장치
KR970018530A (ko) * 1995-09-11 1997-04-30 김광호 반도체 메모리소자의 커패시터 제조방법
KR100214264B1 (ko) * 1995-12-15 1999-08-02 김영환 게이트 산화막 형성방법
JP2000022139A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP2000077544A (ja) * 1998-08-27 2000-03-14 Toshiba Corp 半導体素子及びその製造方法

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Publication number Publication date
JP2000195856A (ja) 2000-07-14
JP3528151B2 (ja) 2004-05-17
KR20000045310A (ko) 2000-07-15
TW522560B (en) 2003-03-01
US6365467B1 (en) 2002-04-02

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