JP2797538B2 - 読み出し専用メモリ装置の製造方法 - Google Patents
読み出し専用メモリ装置の製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルアレイの各トランジスタにデー
タを記憶し、そのデータを読み出して使用する読み出し
専用メモリ装置（Read Only Memory）の製造方法に関
し、得にNOR型のセルを有する読み出し専用メモリ装置
の製造方法に関する。
タを記憶し、そのデータを読み出して使用する読み出し
専用メモリ装置（Read Only Memory）の製造方法に関
し、得にNOR型のセルを有する読み出し専用メモリ装置
の製造方法に関する。
本発明は、NOR型のセルを有する読み出し専用メモリ
装置の製造方法において、半導体基板上に帯状のパター
ンに平行して複数形成された膜厚の厚い絶縁膜の下部に
半導体基板と反対導電型の不純物領域を形成すると共
に、その厚い絶縁膜の間の薄い絶縁膜上に上記パターン
と略垂直な方向に延在される複数の電極層を形成し、そ
の電極層の下部の半導体基板の表面に選択的に不純物を
導入してプログラムすることにより、高集積度の読み出
し専用メモリ装置を得るものである。
装置の製造方法において、半導体基板上に帯状のパター
ンに平行して複数形成された膜厚の厚い絶縁膜の下部に
半導体基板と反対導電型の不純物領域を形成すると共
に、その厚い絶縁膜の間の薄い絶縁膜上に上記パターン
と略垂直な方向に延在される複数の電極層を形成し、そ
の電極層の下部の半導体基板の表面に選択的に不純物を
導入してプログラムすることにより、高集積度の読み出
し専用メモリ装置を得るものである。
大量のデータを格納し、必要な時に読み出して用いる
読み出し専用メモリ装置は、OA機器，コンピューター等
の普及と共に、その大容量化が求められている。
読み出し専用メモリ装置は、OA機器，コンピューター等
の普及と共に、その大容量化が求められている。
ところで、従来の高集積度の読み出し専用メモリ装置
の一例として、いわゆるマルチゲート構造としたNAND型
セルの読み出し専用メモリ装置が知られている（例え
ば、月間Semiconductor World 1987年10月号,33〜38
頁，“シャロートレンチを用いた8M,16M マスクROM"参
照。）。このNAND型セルは、２層のポリシリコン層をゲ
ート電極としており、第２層目のポリシリコン層の下部
のチャンニェル領域がトレンチ（溝部）とされる。この
ようなNAND型セルでは、８個から16個のトランジスタを
直列に配列するメモリセル構造を有している。
の一例として、いわゆるマルチゲート構造としたNAND型
セルの読み出し専用メモリ装置が知られている（例え
ば、月間Semiconductor World 1987年10月号,33〜38
頁，“シャロートレンチを用いた8M,16M マスクROM"参
照。）。このNAND型セルは、２層のポリシリコン層をゲ
ート電極としており、第２層目のポリシリコン層の下部
のチャンニェル領域がトレンチ（溝部）とされる。この
ようなNAND型セルでは、８個から16個のトランジスタを
直列に配列するメモリセル構造を有している。
ところで、上述のNAND型セルでは、さらに集積度を高
くしようとした場合に、直列に接続されるトランジスタ
の数を増大させる必要がある。しかし、直列に接続され
るトランジスタの数が増大した場合には、そのトランジ
スタの数に逆比例してメモリセルの駆動能力が低下して
しまう。
くしようとした場合に、直列に接続されるトランジスタ
の数を増大させる必要がある。しかし、直列に接続され
るトランジスタの数が増大した場合には、そのトランジ
スタの数に逆比例してメモリセルの駆動能力が低下して
しまう。
一方、トランジスタを並列に接続するNOR型セルで
は、このようなメモリセルの駆動能力の低下と言う問題
が生じないが、前記NAND型セルと同等の高集積化が困難
であった。
は、このようなメモリセルの駆動能力の低下と言う問題
が生じないが、前記NAND型セルと同等の高集積化が困難
であった。
そこで、本発明は上述の技術的な課題に鑑み、高集積
化を図ると共に、メモリセルの駆動能力も高い読み出し
専用メモリ装置の製造方法を提供することを目的とす
る。
化を図ると共に、メモリセルの駆動能力も高い読み出し
専用メモリ装置の製造方法を提供することを目的とす
る。
上述の目的を達成するために、本発明の読み出し専用
メモリ装置の製造方法は、第１導電型の半導体基板の表
面に互いに平行な帯状のパターンを有する耐酸化膜を形
成する工程と、耐酸化膜と整合的に半導体基板の表面に
第２導電型の不純物を導入する工程と、耐酸化膜をマス
クとして半導体基板の表面を酸化して膜厚の厚い第１の
酸化膜を形成する工程と、耐酸化膜を半導体基板上から
除去する工程と、半導体基板の第１の酸化膜以外の領域
に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成す
る工程と、第２の酸化膜上に第１の酸化膜のパターンと
略垂直な方向に延在され互いに平行な複数の帯状のパタ
ーンからなる電極層を形成する工程と、電極層の下部の
半導体基板に第１導電型の不純物を選択的に導入する工
程とを有する。
メモリ装置の製造方法は、第１導電型の半導体基板の表
面に互いに平行な帯状のパターンを有する耐酸化膜を形
成する工程と、耐酸化膜と整合的に半導体基板の表面に
第２導電型の不純物を導入する工程と、耐酸化膜をマス
クとして半導体基板の表面を酸化して膜厚の厚い第１の
酸化膜を形成する工程と、耐酸化膜を半導体基板上から
除去する工程と、半導体基板の第１の酸化膜以外の領域
に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成す
る工程と、第２の酸化膜上に第１の酸化膜のパターンと
略垂直な方向に延在され互いに平行な複数の帯状のパタ
ーンからなる電極層を形成する工程と、電極層の下部の
半導体基板に第１導電型の不純物を選択的に導入する工
程とを有する。
電極層を２層構造とする場合では、第１の電極層の形
成後に、層間絶縁膜を形成し、第２の電極層を第１の電
極層のパターンの間の領域に形成する。また、第２の電
極層の下部の半導体基板を削って第１の電極層と第２の
電極層とで異なる基板表面を形成する場合では、第１の
電極層の形成後、その第１の電極層と整合的に第２の酸
化膜及び上記半導体基板をエッチングし、そのエッチン
グの後に、層間酸化膜、第２の電極層を順次形成する。
プログラムのためにイオン注入法を用いる場合では、各
電極層の形成前に所要のマスクを用いて行えば良い。
成後に、層間絶縁膜を形成し、第２の電極層を第１の電
極層のパターンの間の領域に形成する。また、第２の電
極層の下部の半導体基板を削って第１の電極層と第２の
電極層とで異なる基板表面を形成する場合では、第１の
電極層の形成後、その第１の電極層と整合的に第２の酸
化膜及び上記半導体基板をエッチングし、そのエッチン
グの後に、層間酸化膜、第２の電極層を順次形成する。
プログラムのためにイオン注入法を用いる場合では、各
電極層の形成前に所要のマスクを用いて行えば良い。
本発明の読み出し専用メモリ装置を製造する方法は、
厚い酸化膜を得るために、耐酸化膜を用いている。そし
て、その耐酸化膜と整合的に半導体基板と反対導電型の
不純物を導入し、その後、耐酸化膜を用いて厚い酸化膜
を成長させることで、厚い酸化膜の下部に整合的に不純
物領域が形成されることになる。また、電極層を２層構
造とするものでは、第２の電極層を形成する場合に、第
１層目の第１の電極層がマスクの一部としても機能す
る。さらに、電極層を２層構造とし、第２の電極層に対
応する領域をエッチングによる削る製造方法では、第１
の電極層へのプログラムのための不純物の導入を大まか
なパターンで行わせることを可能にする。
厚い酸化膜を得るために、耐酸化膜を用いている。そし
て、その耐酸化膜と整合的に半導体基板と反対導電型の
不純物を導入し、その後、耐酸化膜を用いて厚い酸化膜
を成長させることで、厚い酸化膜の下部に整合的に不純
物領域が形成されることになる。また、電極層を２層構
造とするものでは、第２の電極層を形成する場合に、第
１層目の第１の電極層がマスクの一部としても機能す
る。さらに、電極層を２層構造とし、第２の電極層に対
応する領域をエッチングによる削る製造方法では、第１
の電極層へのプログラムのための不純物の導入を大まか
なパターンで行わせることを可能にする。
先ず、本発明が適用された読み出し専用メモリ装置の
製造方法により製造された読み出し専用メモリ装置につ
いて図１乃至図６を参照して説明する。この読み出し専
用メモリ装置は、２層のポリシリコン層からなる電極層
を形成するNOR型セルの読み出し専用メモリ装置（Read
Only Memory:ROM）である。
製造方法により製造された読み出し専用メモリ装置につ
いて図１乃至図６を参照して説明する。この読み出し専
用メモリ装置は、２層のポリシリコン層からなる電極層
を形成するNOR型セルの読み出し専用メモリ装置（Read
Only Memory:ROM）である。
まず、第６図を参照して、そのメモリセルアレイの構
造について説明する。メモリセルアレイは、マトリクス
状に配列されるメモリセルからなり、各メモリセルはそ
れぞれ１つのメモリトランジスタ100から構成される。
メモリトランジスタ100のゲート電極は、ワード線W1〜W
5,…として、行方向に並ぶメモリトランジスタ100で共
通とされる。このメモリトランジスタ100のソース・ド
レイン領域は、各列のメモリトランジスタ100で共通と
され、線状のソース・ドレイン領域S/D1〜S/D3,…が形
成される。後述するように、これらソース・ドレイン領
域S/D1〜S/D3,…は厚い酸化膜の下部に形成される。行
方向で隣接するメモリトランジスタ100は、共通のソー
ス・ドレイン領域を有する。第６図の例では、行方向で
隣接するメモリトランジスタ100のうち、ソース・ドレ
イン領域S/D2が２つのメモリトランジスタ100,100に共
通のものとされる。
造について説明する。メモリセルアレイは、マトリクス
状に配列されるメモリセルからなり、各メモリセルはそ
れぞれ１つのメモリトランジスタ100から構成される。
メモリトランジスタ100のゲート電極は、ワード線W1〜W
5,…として、行方向に並ぶメモリトランジスタ100で共
通とされる。このメモリトランジスタ100のソース・ド
レイン領域は、各列のメモリトランジスタ100で共通と
され、線状のソース・ドレイン領域S/D1〜S/D3,…が形
成される。後述するように、これらソース・ドレイン領
域S/D1〜S/D3,…は厚い酸化膜の下部に形成される。行
方向で隣接するメモリトランジスタ100は、共通のソー
ス・ドレイン領域を有する。第６図の例では、行方向で
隣接するメモリトランジスタ100のうち、ソース・ドレ
イン領域S/D2が２つのメモリトランジスタ100,100に共
通のものとされる。
次に、第１図〜第５図を参照して、メモリセル部分の
構造について説明する。第１図はROMの平面図である。
第１図中、斜線領域は、ｐ型の半導体基板101の表面に
形成された厚い酸化膜102を示し、それぞれ帯状のパタ
ーンで互いに平行に第１図中Ｙ方向に延在されている。
この厚い酸化膜102の下部にソース・ドレイン領域107が
整合的に形成される。そして、これら厚い酸化膜102と
直交する方向である第１図中Ｘ方向に、互いに平行な複
数の帯状のパターンに形成される第１の電極層である第
１層目のポリシリコン層103及び第２の電極層である第
２層目のポリシリコン層104が形成される。第１層目の
ポリシリコン層103は、互いに平行な帯状のパターンで
形成され、隣接するパターン同士では幅l1の間隔を有し
ている。２層目のポリシリコン層104は、その第１層目
のポリシリコン層103同士の間の領域を覆って形成さ
れ、それぞれ第１図中Ｙ方向の端部の一部が第１層目の
ポリシリコン層103の端部上に平面上重なる。従って、
第１図Ｙ方向に略間隔を開けずにメモリトラジスタが並
列に形成されていることになり、当該読み出し専用メモ
リ装置を高集積度にすることができる。略正方形のパタ
ーン105は第１層目のポリシリコン層103の下部へのイオ
ン注入によるプログラムのマスクの窓部であり。略正方
形のパターン106は第２層目のポリシリコン層104の下部
へのイオン注入によるプログラムのマスクの窓部であ
る。これら各パターン105,106は、第１図中Ｙ方向でそ
れぞれポリシリコン層103,104の幅よりも広くされ、ま
た、第１図中Ｘ方向で一対の厚い酸化膜102,102に亘る
ような大きな開口部となる。パターン105を用いたイオ
ン注入の際には、レジストマスクと共に一対の厚い酸化
膜102,102もマスクの一部として機能する。そして、第
１図中Ｙ方向にはみ出した部分は、第１層目のポリシリ
コン層103と整合的なエッチングによって削り取られる
ために、マスクずれに強い。また、パターン106を用い
たイオン注入の際には、レジストマスクと共に一対の厚
い酸化膜102,102及び第１層目のポリシリコン層103がマ
スクとして機能するために、マスクずれに強いものとな
る。従って、集積度が高くなって行っても、確実にプロ
グラムすることができる。
構造について説明する。第１図はROMの平面図である。
第１図中、斜線領域は、ｐ型の半導体基板101の表面に
形成された厚い酸化膜102を示し、それぞれ帯状のパタ
ーンで互いに平行に第１図中Ｙ方向に延在されている。
この厚い酸化膜102の下部にソース・ドレイン領域107が
整合的に形成される。そして、これら厚い酸化膜102と
直交する方向である第１図中Ｘ方向に、互いに平行な複
数の帯状のパターンに形成される第１の電極層である第
１層目のポリシリコン層103及び第２の電極層である第
２層目のポリシリコン層104が形成される。第１層目の
ポリシリコン層103は、互いに平行な帯状のパターンで
形成され、隣接するパターン同士では幅l1の間隔を有し
ている。２層目のポリシリコン層104は、その第１層目
のポリシリコン層103同士の間の領域を覆って形成さ
れ、それぞれ第１図中Ｙ方向の端部の一部が第１層目の
ポリシリコン層103の端部上に平面上重なる。従って、
第１図Ｙ方向に略間隔を開けずにメモリトラジスタが並
列に形成されていることになり、当該読み出し専用メモ
リ装置を高集積度にすることができる。略正方形のパタ
ーン105は第１層目のポリシリコン層103の下部へのイオ
ン注入によるプログラムのマスクの窓部であり。略正方
形のパターン106は第２層目のポリシリコン層104の下部
へのイオン注入によるプログラムのマスクの窓部であ
る。これら各パターン105,106は、第１図中Ｙ方向でそ
れぞれポリシリコン層103,104の幅よりも広くされ、ま
た、第１図中Ｘ方向で一対の厚い酸化膜102,102に亘る
ような大きな開口部となる。パターン105を用いたイオ
ン注入の際には、レジストマスクと共に一対の厚い酸化
膜102,102もマスクの一部として機能する。そして、第
１図中Ｙ方向にはみ出した部分は、第１層目のポリシリ
コン層103と整合的なエッチングによって削り取られる
ために、マスクずれに強い。また、パターン106を用い
たイオン注入の際には、レジストマスクと共に一対の厚
い酸化膜102,102及び第１層目のポリシリコン層103がマ
スクとして機能するために、マスクずれに強いものとな
る。従って、集積度が高くなって行っても、確実にプロ
グラムすることができる。
第２図及び第３図は第１図中Ｘ方向の断面である。第
２図は第２層目のポリシリコン層104のところで切断し
た断面であって、ｐ型のシリコン基板101の表面には、
表面上で離間した厚い酸化膜102,102が形成されてい
る。その下部のシリコン基板101の表面には、n+型の不
純物領域107が整合的に形成されている。このn+型の不
純物領域107がメモリトランジスタのソース・ドレイン
領域として機能する。一対の上記厚い酸化膜102,102に
挟まれた領域の基板表面は削られて深くなっており、溝
109が形成されている。この溝109の底面及び側面には、
上記厚い酸化膜102よりも薄く形成されたゲート酸化膜1
08が形成される。そして、ゲート酸化膜108上から上記
厚い酸化膜102上に亘り、さらに他のメモリトランジス
タにかかるゲート酸化膜108上に亘って延在されるよう
に、第２層目のポリシリコン層104が断面上連続的に形
成されている。このポリシリコン層104は一対の上記厚
い酸化膜102,102に挟まれた領域でゲート酸化膜108に接
して形成され、それら厚い酸化膜102,102では十分にn+
型の不純物領域107と分離されている。第３図は、同じ
第１図中Ｘ方向の断面であるが、第１層目のポリシリコ
ン層103のところを断面としたものである。この第３図
の断面では、第２図と同様に、離間して厚い酸化膜102
がシリコン基板101上に形成され、その厚い酸化膜102の
下部には整合的にn+型の不純物領域107が形成される。
このn+型の不純物領域107がメモリトランジスタのソー
ス・ドレイン領域として機能することになる。しかし、
一対の厚い酸化膜102の間の領域では、シリコン基板101
は削られておらず、単に基板主面上にゲート酸化膜108
が形成されているだけである。第１層目のポリシリコン
層103は、基板主面上に形成されたゲート酸化膜108上か
ら、断面方向に沿って厚い酸化膜102上まで延在され、
さらに他のメモリトランジスタのゲート酸化膜108上ま
で連続的に形成されている。
２図は第２層目のポリシリコン層104のところで切断し
た断面であって、ｐ型のシリコン基板101の表面には、
表面上で離間した厚い酸化膜102,102が形成されてい
る。その下部のシリコン基板101の表面には、n+型の不
純物領域107が整合的に形成されている。このn+型の不
純物領域107がメモリトランジスタのソース・ドレイン
領域として機能する。一対の上記厚い酸化膜102,102に
挟まれた領域の基板表面は削られて深くなっており、溝
109が形成されている。この溝109の底面及び側面には、
上記厚い酸化膜102よりも薄く形成されたゲート酸化膜1
08が形成される。そして、ゲート酸化膜108上から上記
厚い酸化膜102上に亘り、さらに他のメモリトランジス
タにかかるゲート酸化膜108上に亘って延在されるよう
に、第２層目のポリシリコン層104が断面上連続的に形
成されている。このポリシリコン層104は一対の上記厚
い酸化膜102,102に挟まれた領域でゲート酸化膜108に接
して形成され、それら厚い酸化膜102,102では十分にn+
型の不純物領域107と分離されている。第３図は、同じ
第１図中Ｘ方向の断面であるが、第１層目のポリシリコ
ン層103のところを断面としたものである。この第３図
の断面では、第２図と同様に、離間して厚い酸化膜102
がシリコン基板101上に形成され、その厚い酸化膜102の
下部には整合的にn+型の不純物領域107が形成される。
このn+型の不純物領域107がメモリトランジスタのソー
ス・ドレイン領域として機能することになる。しかし、
一対の厚い酸化膜102の間の領域では、シリコン基板101
は削られておらず、単に基板主面上にゲート酸化膜108
が形成されているだけである。第１層目のポリシリコン
層103は、基板主面上に形成されたゲート酸化膜108上か
ら、断面方向に沿って厚い酸化膜102上まで延在され、
さらに他のメモリトランジスタのゲート酸化膜108上ま
で連続的に形成されている。
次に、第４図及び第５図は第１図中Ｙ方向の断面であ
り、第４図は厚い酸化膜102のところで切断した断面図
である。この断面では、ｐ型のシリコン基板101の表面
部分では直線状のn+型の不純物領域107上に沿って厚い
酸化膜102が形成される。この厚い酸化膜102上には、そ
れぞれ第１層目のポリシリコン層103と第２層目のポリ
シリコン層104が交互に形成される。第１層目のポリシ
リコン層103の端部上には、第２層目のポリシリコン層1
04の端部が図示しない層間絶縁膜を介して重なってい
る。第５図は各メモリトランジスタのチャンネル形成領
域に対応する部分の断面である。この断面では、第２層
目のポリシリコン層104に対応する領域のシリコン基板1
01の表面が削られて深くされる。そして、第２層目のポ
リシリコン層104は、その深くされた溝109上にゲート酸
化膜108を介して形成される。第１層目のポリシリコン
層103は、基板主面に形成されたゲート酸化膜108上に形
成される。メモリトランジスタは、各ポリシリコン層10
3,104毎に形成される。従って、第５図の断面方向で隣
接するトランジスタ同士では、チャンネル形成領域の基
板主面の高さが異なることになる。これらチャンネル形
成領域には、第５図に示すように、選択的にｐ型の不純
物が導入されて、不純物領域110,111が形成される。こ
の不純物領域110,111がチャンネル形成領域に形成され
たメモリトランジスタは、ワード線の電位が上昇するこ
とで選択された場合でもオン状態とならず、一対のソー
ス・ドレイン領域となるn+型の不純物領域107,107の間
が導通することがない。一方、ｐ型の不純物領域が形成
されないメモリトランジスタでは、一対のソース・ドレ
イン領域となるn+型の不純物領域107,107の間が選択的
に導通する。この動作上の差異により、プログラムした
データを読み出すことができる。
り、第４図は厚い酸化膜102のところで切断した断面図
である。この断面では、ｐ型のシリコン基板101の表面
部分では直線状のn+型の不純物領域107上に沿って厚い
酸化膜102が形成される。この厚い酸化膜102上には、そ
れぞれ第１層目のポリシリコン層103と第２層目のポリ
シリコン層104が交互に形成される。第１層目のポリシ
リコン層103の端部上には、第２層目のポリシリコン層1
04の端部が図示しない層間絶縁膜を介して重なってい
る。第５図は各メモリトランジスタのチャンネル形成領
域に対応する部分の断面である。この断面では、第２層
目のポリシリコン層104に対応する領域のシリコン基板1
01の表面が削られて深くされる。そして、第２層目のポ
リシリコン層104は、その深くされた溝109上にゲート酸
化膜108を介して形成される。第１層目のポリシリコン
層103は、基板主面に形成されたゲート酸化膜108上に形
成される。メモリトランジスタは、各ポリシリコン層10
3,104毎に形成される。従って、第５図の断面方向で隣
接するトランジスタ同士では、チャンネル形成領域の基
板主面の高さが異なることになる。これらチャンネル形
成領域には、第５図に示すように、選択的にｐ型の不純
物が導入されて、不純物領域110,111が形成される。こ
の不純物領域110,111がチャンネル形成領域に形成され
たメモリトランジスタは、ワード線の電位が上昇するこ
とで選択された場合でもオン状態とならず、一対のソー
ス・ドレイン領域となるn+型の不純物領域107,107の間
が導通することがない。一方、ｐ型の不純物領域が形成
されないメモリトランジスタでは、一対のソース・ドレ
イン領域となるn+型の不純物領域107,107の間が選択的
に導通する。この動作上の差異により、プログラムした
データを読み出すことができる。
このような構造の本実施例の読み出し専用メモリ装置
は、ソース・ドレイン領域となるｐ型の不純物領域107
が、厚い酸化膜102の下部に形成されているために、高
集積化が可能であり、ROMの大容量化を図ることができ
る。また、そのメモリセルの構造はNOR型となることか
ら、メモリトランジスタは共通のソースと共通のドレイ
ンの間に並列して形成される。このためにメモリセルの
駆動能力は、トランジスタの数に応じて変化するような
ことはなく、十分な駆動能力で確実且つ高速なデータの
読み出しが可能である。また、本実施例の読み出し専用
メモリ装置では、電極層が２層のポリシリコン層103,10
4から構成され、第２層目のポリシリコン層104を第１層
目のポリシリコン層103同士の間の領域に平行に形成す
ることで、メモリトランジスタを厚い酸化膜102の長手
方向に沿って間隔をあけずに詰めて配置することができ
る。このため高集積化に有利であり、特に第１層目のポ
リシリコン層103の下部と第２層目のポリシリコン層104
の下部に段差を与えることで、確実なプログラムが可能
である。
は、ソース・ドレイン領域となるｐ型の不純物領域107
が、厚い酸化膜102の下部に形成されているために、高
集積化が可能であり、ROMの大容量化を図ることができ
る。また、そのメモリセルの構造はNOR型となることか
ら、メモリトランジスタは共通のソースと共通のドレイ
ンの間に並列して形成される。このためにメモリセルの
駆動能力は、トランジスタの数に応じて変化するような
ことはなく、十分な駆動能力で確実且つ高速なデータの
読み出しが可能である。また、本実施例の読み出し専用
メモリ装置では、電極層が２層のポリシリコン層103,10
4から構成され、第２層目のポリシリコン層104を第１層
目のポリシリコン層103同士の間の領域に平行に形成す
ることで、メモリトランジスタを厚い酸化膜102の長手
方向に沿って間隔をあけずに詰めて配置することができ
る。このため高集積化に有利であり、特に第１層目のポ
リシリコン層103の下部と第２層目のポリシリコン層104
の下部に段差を与えることで、確実なプログラムが可能
である。
そして、このように構成される読み出し専用メモリ装
置は、次に説明する本発明が適用された読み出し専用メ
モリ装置の製造方法により製造される。まず、ソース・
ドレイン領域となるｐ型の不純物領域123を厚い酸化膜1
24の下部に整合的に形成する方法について、第７図ａ〜
第７図ｃを参照しながら説明する。
置は、次に説明する本発明が適用された読み出し専用メ
モリ装置の製造方法により製造される。まず、ソース・
ドレイン領域となるｐ型の不純物領域123を厚い酸化膜1
24の下部に整合的に形成する方法について、第７図ａ〜
第７図ｃを参照しながら説明する。
はじめに、ｐ型のシリコン基板120上にパッド酸化膜
を介してシリコン窒化膜からなる耐酸化膜121を形成す
る。そして、その耐酸化膜121上にレジスト層122を塗布
する。次に、このレジスト層122を厚い酸化膜を形成す
べきパターンに選択的に露光し現像する。このパターン
は、メモリセルアレイの領域で、互いに平行な帯状に開
口されるパターンとされる。続いて、このようなパター
ンとされたレジスト層122を３用いて耐酸化膜121のパタ
ーニングを例えばRIE法等を用いて行う。次に、第７図
ａに示すように、上記レジスト層122及び耐酸化膜121を
マスクとして、ｎ型の不純物例えば砒素イオンを高濃度
にイオン注入により打ち込む。このイオン注入によりシ
リコン基板120の表面には、互いに平行な帯状のパター
ンでｎ型の不純物領域123が形成される。このｎ型の不
純物領域123は、通常のフィールド酸化膜の下部に形成
されるチャンネルストッパー領域の形成と同様に形成で
きるものである。
を介してシリコン窒化膜からなる耐酸化膜121を形成す
る。そして、その耐酸化膜121上にレジスト層122を塗布
する。次に、このレジスト層122を厚い酸化膜を形成す
べきパターンに選択的に露光し現像する。このパターン
は、メモリセルアレイの領域で、互いに平行な帯状に開
口されるパターンとされる。続いて、このようなパター
ンとされたレジスト層122を３用いて耐酸化膜121のパタ
ーニングを例えばRIE法等を用いて行う。次に、第７図
ａに示すように、上記レジスト層122及び耐酸化膜121を
マスクとして、ｎ型の不純物例えば砒素イオンを高濃度
にイオン注入により打ち込む。このイオン注入によりシ
リコン基板120の表面には、互いに平行な帯状のパター
ンでｎ型の不純物領域123が形成される。このｎ型の不
純物領域123は、通常のフィールド酸化膜の下部に形成
されるチャンネルストッパー領域の形成と同様に形成で
きるものである。
次に、レジスト層122をアッシング等により除去し全
体を酸化する。この酸化によって、耐酸化膜121が形成
されていない領域すなわち上記ｎ型の不純物領域123が
形成された領域の表面には、第７図ｂに示すように、厚
い酸化膜（LOCOS）124が形成される。このように耐酸化
膜121をマスクとして厚い酸化膜124を形成することで、
ｎ型の不純物領域123と整合的に重なり合った厚い酸化
膜124が得られる。
体を酸化する。この酸化によって、耐酸化膜121が形成
されていない領域すなわち上記ｎ型の不純物領域123が
形成された領域の表面には、第７図ｂに示すように、厚
い酸化膜（LOCOS）124が形成される。このように耐酸化
膜121をマスクとして厚い酸化膜124を形成することで、
ｎ型の不純物領域123と整合的に重なり合った厚い酸化
膜124が得られる。
続いて、上記耐酸化膜121を除去し、耐酸化膜121が形
成されていた領域を酸化して、第７図ｃに示すように、
ゲート酸化膜125を形成する。このゲート酸化膜125は上
記厚い酸化膜124よりも薄い膜厚を有する。
成されていた領域を酸化して、第７図ｃに示すように、
ゲート酸化膜125を形成する。このゲート酸化膜125は上
記厚い酸化膜124よりも薄い膜厚を有する。
以下、プログラムのための不純物の打ち込みや電極層
の形成等が行われる。
の形成等が行われる。
次に、第８図ａ〜第８図ｃを参照しながら、これらプ
ログラムの不純物の選択的な打ち込みや電極層の形成工
程について説明する。
ログラムの不純物の選択的な打ち込みや電極層の形成工
程について説明する。
まず、第８図ａに示すように、シリコン基板130のゲ
ート酸化膜131の下部に、選択的に不純物をイオン注入
する。このイオン注入には所要のマスク132が使用さ
れ、そのマスク132の開口部134では不純物が透過した基
板表面に打ち込まれる。打ち込まれる不純物は例えばボ
ロン等のｐ型の不純物であり、マスク132の開口部134
は、実質的にメモリトランジスタのチャンネル形成領域
となる領域よりも広いものにできる。これは前記厚い酸
化膜がマスクの一部として機能するためであり、さらに
次に説明するように、エッチングによって第１層目のポ
リシリコン層からはみ出した領域の基板表面を削るた
め、広い面積でイオン注入しても問題が生じない。な
お、マスク132は、例えばレジスト層等により構成され
る。上記不純物が打ち込まれた領域133は、その閾値電
圧が高い電圧とされたトランジスタのチャンネル形成領
域となる。
ート酸化膜131の下部に、選択的に不純物をイオン注入
する。このイオン注入には所要のマスク132が使用さ
れ、そのマスク132の開口部134では不純物が透過した基
板表面に打ち込まれる。打ち込まれる不純物は例えばボ
ロン等のｐ型の不純物であり、マスク132の開口部134
は、実質的にメモリトランジスタのチャンネル形成領域
となる領域よりも広いものにできる。これは前記厚い酸
化膜がマスクの一部として機能するためであり、さらに
次に説明するように、エッチングによって第１層目のポ
リシリコン層からはみ出した領域の基板表面を削るた
め、広い面積でイオン注入しても問題が生じない。な
お、マスク132は、例えばレジスト層等により構成され
る。上記不純物が打ち込まれた領域133は、その閾値電
圧が高い電圧とされたトランジスタのチャンネル形成領
域となる。
次に、マスク132を除去し、ゲート酸化膜131上の全面
に、第１層目のポリシリコン層135を形成する。この第
１層目のポリシリコン層135は、厚い酸化膜の長手方向
である断面図の面内方向とは垂直な方向に互いに平行な
パターンで帯状にパターニングされる。このような第１
層目のポリシリコン層135のパターニングの後、第１層
目のポリシリコン層135同士の間の領域のゲート酸化膜1
31を除去し、さらに露出したシリコン基板130を表面か
らエッチングによって削って、溝136を第１層目のポリ
シリコン層135と整合的に形成する。このエッチング時
には、広めに形成された不純物領域133の端部が削られ
る。不純物領域133の端部がそのエッチングで削られる
ことで、確実に第１層目のポリシリコン層135の下部の
みがプログラムされていることになる。
に、第１層目のポリシリコン層135を形成する。この第
１層目のポリシリコン層135は、厚い酸化膜の長手方向
である断面図の面内方向とは垂直な方向に互いに平行な
パターンで帯状にパターニングされる。このような第１
層目のポリシリコン層135のパターニングの後、第１層
目のポリシリコン層135同士の間の領域のゲート酸化膜1
31を除去し、さらに露出したシリコン基板130を表面か
らエッチングによって削って、溝136を第１層目のポリ
シリコン層135と整合的に形成する。このエッチング時
には、広めに形成された不純物領域133の端部が削られ
る。不純物領域133の端部がそのエッチングで削られる
ことで、確実に第１層目のポリシリコン層135の下部の
みがプログラムされていることになる。
このように第１層目のポリシリコン層135と整合的に
溝136を形成した後、第８図ｂに示すように、選択的に
不純物を打ち込むための開口部138を有したマスク137を
形成する。この開口部138は、第２層目のポリシリコン
層を形成すべき領域に選択的に窓を形成したものであ
り、開口部138の大きさは、実際に第２層目のポリシリ
コン層136の下部でチャンネル領域となる領域よりも大
きなものとされる。これは既に形成されている第１層目
のポリシリコン層135と厚い酸化膜がマスクの一部とし
て機能するためであり、このように整合的にプログラム
が行われることで、高集積化を図った場合でも十分なデ
ータの書き込みが可能である。そして、このマスク137
を用いてｐ型の不純物例えばボロンをイオン注入し、選
択的に溝136にかかる領域に不純物を打ち込む。このよ
うに不純物の打ち込まれた領域139も前記領域133と同様
に、閾値電圧の高いトランジスタのチャンネル形成領域
として用いられる。
溝136を形成した後、第８図ｂに示すように、選択的に
不純物を打ち込むための開口部138を有したマスク137を
形成する。この開口部138は、第２層目のポリシリコン
層を形成すべき領域に選択的に窓を形成したものであ
り、開口部138の大きさは、実際に第２層目のポリシリ
コン層136の下部でチャンネル領域となる領域よりも大
きなものとされる。これは既に形成されている第１層目
のポリシリコン層135と厚い酸化膜がマスクの一部とし
て機能するためであり、このように整合的にプログラム
が行われることで、高集積化を図った場合でも十分なデ
ータの書き込みが可能である。そして、このマスク137
を用いてｐ型の不純物例えばボロンをイオン注入し、選
択的に溝136にかかる領域に不純物を打ち込む。このよ
うに不純物の打ち込まれた領域139も前記領域133と同様
に、閾値電圧の高いトランジスタのチャンネル形成領域
として用いられる。
次に、マスク137を除去し、層間酸化膜及びゲート酸
化膜140を熱酸化等により形成する。層間酸化膜は、第
１層目のポリシリコン層135の表面を被覆する。また、
ゲート酸化膜140は上記溝136の側壁及び底面を酸化して
形成される。このように層間酸化膜及びゲート酸化膜14
0を形成した後、全面に第２層目のポリシリコン層141を
例えばCVD法により形成する。この第２層目のポリシリ
コン層141は、上記溝136の側壁及び底面に沿って形成さ
れる。このように第２層目のポリシリコン層141を全面
に形成した後、その第２層目のポリシリコン層141をパ
ターニングする。そのパターニングは、第２層目のポリ
シリコン層141を互いに平行な帯状のパターンとするよ
うに行われ、第２層目のポリシリコン層141は、第１層
目のポリシリコン層135同士の間に形成された溝136を覆
って断面方向の端部の一部が該第１層目のポリシリコン
層135の端部上に層間酸化膜を介して重なるようなパタ
ーンとされる。第２層目のポリシリコン層141を形成し
た後、さらに層間絶縁膜としてのシリコン酸化膜（例え
ばPSG）142が形成され、さらにそのシリコン酸化膜142
の上部にアルミニウム系配線層143が所要のパターンで
形成される。このアルミニウム系配線層143は、厚い酸
化膜の下部のn+型の不純物領域に接続されるメインビッ
ト線或いはメインコラム線として機能する。以下、通常
のプロセスに従い、パッシベーション膜の形成等を行っ
て読み出し専用メモリ装置を完成する。
化膜140を熱酸化等により形成する。層間酸化膜は、第
１層目のポリシリコン層135の表面を被覆する。また、
ゲート酸化膜140は上記溝136の側壁及び底面を酸化して
形成される。このように層間酸化膜及びゲート酸化膜14
0を形成した後、全面に第２層目のポリシリコン層141を
例えばCVD法により形成する。この第２層目のポリシリ
コン層141は、上記溝136の側壁及び底面に沿って形成さ
れる。このように第２層目のポリシリコン層141を全面
に形成した後、その第２層目のポリシリコン層141をパ
ターニングする。そのパターニングは、第２層目のポリ
シリコン層141を互いに平行な帯状のパターンとするよ
うに行われ、第２層目のポリシリコン層141は、第１層
目のポリシリコン層135同士の間に形成された溝136を覆
って断面方向の端部の一部が該第１層目のポリシリコン
層135の端部上に層間酸化膜を介して重なるようなパタ
ーンとされる。第２層目のポリシリコン層141を形成し
た後、さらに層間絶縁膜としてのシリコン酸化膜（例え
ばPSG）142が形成され、さらにそのシリコン酸化膜142
の上部にアルミニウム系配線層143が所要のパターンで
形成される。このアルミニウム系配線層143は、厚い酸
化膜の下部のn+型の不純物領域に接続されるメインビッ
ト線或いはメインコラム線として機能する。以下、通常
のプロセスに従い、パッシベーション膜の形成等を行っ
て読み出し専用メモリ装置を完成する。
上述の読み出し専用メモリ装置の製造方法では、ソー
ス・ドレイン領域となる不純物領域123が厚い酸化膜124
の下部に形成されているために、ポリシリコン層と整合
的にプログラムのための不純物を導入してもソース・ド
レイン領域への影響がない。また、２層のポリシリコン
層を形成し、さらに第１層目のポリシリコン層135と整
合的に溝136を形成するために、プログラムのための不
純物を導入するマスク132,137の開口部134,138は広めの
パターンで良く、マスクの合わせずれに強いものとな
る。また、第１層目のポリシリコン層135と第２層目の
ポリシリコン層141を並列に並べ且つ薄い層間酸化膜の
みを介して十分に近接して配置させる構造とすること
で、メモリセルの高密度な配置が可能となる。
ス・ドレイン領域となる不純物領域123が厚い酸化膜124
の下部に形成されているために、ポリシリコン層と整合
的にプログラムのための不純物を導入してもソース・ド
レイン領域への影響がない。また、２層のポリシリコン
層を形成し、さらに第１層目のポリシリコン層135と整
合的に溝136を形成するために、プログラムのための不
純物を導入するマスク132,137の開口部134,138は広めの
パターンで良く、マスクの合わせずれに強いものとな
る。また、第１層目のポリシリコン層135と第２層目の
ポリシリコン層141を並列に並べ且つ薄い層間酸化膜の
みを介して十分に近接して配置させる構造とすること
で、メモリセルの高密度な配置が可能となる。
なお、上述の実施例では、電極層を２層のポリシリコ
ン層からなる構造としたが、これに限定されず、１層の
ポリシリコン層等からなる電極層を互いに平行に且つ厚
い酸化膜のパターンと略垂直になるように配しても良
い。また、上述の実施例では、２層目のポリシリコン層
の下部に溝136を形成する構造としたが、プログラムの
マスク合わせの問題が解決できれば、必ずしも溝を形成
しなくとも良い。また、電極層としては、ポリシリコン
層に限定されず、高融点金属シリサイド，ポリサイド構
造，高融点金属層等であっても良い。また、絶縁膜の材
料も酸化膜に限定されず、窒化膜等を組み合わせた構造
にすることもできる。
ン層からなる構造としたが、これに限定されず、１層の
ポリシリコン層等からなる電極層を互いに平行に且つ厚
い酸化膜のパターンと略垂直になるように配しても良
い。また、上述の実施例では、２層目のポリシリコン層
の下部に溝136を形成する構造としたが、プログラムの
マスク合わせの問題が解決できれば、必ずしも溝を形成
しなくとも良い。また、電極層としては、ポリシリコン
層に限定されず、高融点金属シリサイド，ポリサイド構
造，高融点金属層等であっても良い。また、絶縁膜の材
料も酸化膜に限定されず、窒化膜等を組み合わせた構造
にすることもできる。
本発明の読み出し専用メモリ装置の製造方法では、ま
ず、ソース・ドレイン領域となる不純物領域が厚い絶縁
膜の下部に形成されるため、高集積化が可能であり、こ
の高集積化にも拘わらず、メモリセルがNOR型となるた
めにメモリセルの駆動能力を保つことができる。また、
第1,第２の電極層を用いる場合では、メモリトランジス
タのチャンネル幅方向の高密度化が可能であり、同時に
エッチングやセルフアラインを組み合わせることで、プ
ログラムの不純物の導入を確実に行うことができ、集積
度を向上させた場合に特に有利である。
ず、ソース・ドレイン領域となる不純物領域が厚い絶縁
膜の下部に形成されるため、高集積化が可能であり、こ
の高集積化にも拘わらず、メモリセルがNOR型となるた
めにメモリセルの駆動能力を保つことができる。また、
第1,第２の電極層を用いる場合では、メモリトランジス
タのチャンネル幅方向の高密度化が可能であり、同時に
エッチングやセルフアラインを組み合わせることで、プ
ログラムの不純物の導入を確実に行うことができ、集積
度を向上させた場合に特に有利である。
第１図は本発明が適用された製造方法により製造された
読み出し専用メモリ装置の一例の要部平面図、第２図は
第１図のII−II線断面図、第３図は第１図のIII−III線
断面図、第４図は第１図のIV−IV線断面図、第５図は第
１図のＶ−Ｖ線断面図、第６図はメモリセルアレイの回
路図である。第７図ａ〜第７図ｃは本発明が適用された
読み出し専用メモリ装置の製造方法の一部を説明するた
めのそれぞれ工程断面図、第８図ａ〜第８図ｃは上記製
造方法のまた他の一部を説明するためのそれぞれ工程断
面図である。 101,120,130……シリコン基板 102,124……厚い酸化膜 103,135……第１層目のポリシリコン層 104,141……第２層目のポリシリコン層 107,123……不純物領域 108,125,131……薄い酸化膜
読み出し専用メモリ装置の一例の要部平面図、第２図は
第１図のII−II線断面図、第３図は第１図のIII−III線
断面図、第４図は第１図のIV−IV線断面図、第５図は第
１図のＶ−Ｖ線断面図、第６図はメモリセルアレイの回
路図である。第７図ａ〜第７図ｃは本発明が適用された
読み出し専用メモリ装置の製造方法の一部を説明するた
めのそれぞれ工程断面図、第８図ａ〜第８図ｃは上記製
造方法のまた他の一部を説明するためのそれぞれ工程断
面図である。 101,120,130……シリコン基板 102,124……厚い酸化膜 103,135……第１層目のポリシリコン層 104,141……第２層目のポリシリコン層 107,123……不純物領域 108,125,131……薄い酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/112 H01L 21/8246
Claims (3)
- 【請求項１】第１導電型の半導体基板の表面に互いに平
行な帯状のパターンを有する耐酸化膜を形成する工程
と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
垂直な方向に延在され互いに平行な複数の帯状のパター
ンからなる電極層を形成する工程と、 上記電極層の下部の上記半導体基板に第１導電型の不純
物を選択的に導入する工程とを有することを特徴とする
読み出し専用メモリ装置の製造方法。 - 【請求項２】第１導電型の半導体基板の表面に互いに平
行な帯状のパターンを有する耐酸化膜を形成する工程
と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
垂直な方向に延在され互いに平行な複数の帯状のパター
ンからなる第１の電極層を形成する工程と、 それら第１の電極層を各々被覆する層間絶縁膜を形成す
る工程と、 上記第１の電極層の間の上記第２の酸化膜上に上記第１
の電極層と平行な帯状のパターンからなる第２の電極層
を各々形成する工程と、 上記第１の電極層及び上記第２の電極層の下部の上記半
導体基板に第１導電型の不純物を選択的に導入する工程
とを有することを特徴とする読み出し専用メモリ装置の
製造方法。 - 【請求項３】第１導電型の半導体基板の表面に互いに平
行な帯状のパターンを有する耐酸化膜を形成する工程
と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 第１の電極層を形成すべき上記半導体基板の表面に選択
的に第１導電型の不純物を導入する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
垂直な方向に延在され互いに平行な帯状のパターンから
なる複数の第１の電極層を形成する工程と、 上記第１の電極層と整合的に上記第２の酸化膜及び上記
半導体基板をエッチングする工程と、 そのエッチングされた半導体基板の表面に選択的に第１
導電型の不純物を導入する工程と、 上記エッチングされた半導体基板の表面及び上記第１の
電極層との間にそれぞれ第２の酸化膜を介して上記第１
の電極層と平行した帯状のパターンからなる第２の電極
層をそれぞれ形成する工程とを有することを特徴とする
読み出し専用メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280161A JP2797538B2 (ja) | 1989-10-27 | 1989-10-27 | 読み出し専用メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280161A JP2797538B2 (ja) | 1989-10-27 | 1989-10-27 | 読み出し専用メモリ装置の製造方法 |
Publications (2)
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|---|---|
| JPH03142876A JPH03142876A (ja) | 1991-06-18 |
| JP2797538B2 true JP2797538B2 (ja) | 1998-09-17 |
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ID=17621162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280161A Expired - Fee Related JP2797538B2 (ja) | 1989-10-27 | 1989-10-27 | 読み出し専用メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797538B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1989
- 1989-10-27 JP JP1280161A patent/JP2797538B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03142876A (ja) | 1991-06-18 |
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