JPH0387063A - プレーナセル構造のメモリセルアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＭＯ８型半導体集積回路装置に関し、特にＭＯ
８型メモリ装置のメモリセルアレイに関するものである
。

（従来の技術） 一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、第６図に示されるように、複数
のメモリトランジスタのソース領域のための連続した拡
散領域２ｓと、複数のメモリトランジスタのドレイン領
域のための連続した拡散領域２ｄとが互いに平行に基板
ｌに形成され、基板工上には絶縁膜３を介して両拡散領
域２ｓ、２ｄに交差するワードライン（ゲート電極）４
が形成される、プレーナセル構造では、素子分離用にフ
ィールド酸化膜を設ける必要がなく、また、ソース領域
２ｓとドレイン領域２ｄが複数個のメモリトランジスタ
で共有されるので、そのコンタクトも数個または数十個
のメモリトランジスタに１個の割りですみ、高集積化を
図る上で好都合である。

（発明が解決しようとする課題） プレーナセル構造のメモリセルのサイズはソース領域、
ドレイン領域のための拡散領域２ｓ、２ｄのピッチとワ
ードライン４のピッチにより決定される。

半導体メモリ装置に限らず、半導体集積回路装置全般と
して市場には高密度化、高集積化の要求がある。プレー
ナセル構造のメモリセルアレイを微細化するには、拡散
領域２ｓ、２ｄとワードライン４のピッチを縮小する必
要があるが、これらのピッチは製造装置の性能によって
左右され、現在の量産レベルの製造装置ではそのピッチ
は２μｍが限界である。

本発明はプレーナセル構造のメモリセルアレイの集積度
をさらに高めることを目的とするものである。

（課題を解決するための手段） 本発明ではワードライトを２層構造の多結晶シリコン膜
によって形成する。１層目の多結晶シリコン膜のワード
ラインの間に２層目の多結晶シリコン膜のワードライン
を配列する。

（作用） ＩＭ！目の多結晶シリコン膜のワードラインを従来のプ
レーナセル構造のメモリセルアレイと同じ又は大きめの
ピッチで形成し、その１層目のワードラインの間に２層
目の多結晶シリコン膜のワードラインを配置すると、１
層目と２層目のワードラインによって構成されるメモリ
セルアレイの密度は従来のものの２倍又はそれに近い密
度になる。

（実施例） 第１図は一実施例を表わす。（Ａ）は平面図。

（Ｂ）は（Ａ）のＢ−Ｂ’線位置での断面図、（Ｃ）は
（Ａ）のｃ−ｃ　’線位置での断面図、（Ｄ）は（Ａ）
のＤ−Ｄ　’線位置での断面図である。

１１はＰ型シリコン基板であり、ソース領域とドレイン
領域はそれぞれ複数個のメモリトランジスタについて連
続する互いに平行な帯状のＮ＋拡散領域１２ｓ、１２ｄ
として形成されている。

基板１１上には（Ｂ）に示されるように、ゲート酸化膜
１３ａと膜厚が１０００〜３０００Ａ程度の厚い酸化膜
１４ａを介して１層目の多結晶シリコン膜にてなるワー
ドライン（ゲート電極）１５が拡散領域１２ｓ、１２ｄ
の長手方向と直交して交差する方向に形成されている。

ワードライン１５の表面は酸化膜１６により被われてい
る。

隣接する１層目のワードライン１５の間の領域には２層
目の多結晶シリコン膜にてなるワードライン（ゲート電
極）１７が形成されている。（Ｃ）に示されるように、
基板１１と２層目のワードライン１７の間にはゲート酸
化膜１３ｂが形成されているが、ゲート酸化膜１３ｂが
形成されている部分の基板表面はエツチングされており
、ゲート酸化膜１３ａが形成されている部分の基板表面
よりも低くなっている。２層目のワードライン１７はゲ
ート酸化膜１３ｂと拡散領域１２ｓ、１２ｄ上の膜厚が
１０００〜３０００Ａ程度の厚い酸化膜１４ｂを介して
形成され、ワードライン１５と平行に、すなわち拡散領
域１２ｓ、１２ｄの長手方向と直交して交差する方向に
形成されている。

ワードライン１５とワードライン１７の間にはワードラ
イン１５の表面を被う酸化膜１６が眉間絶縁膜として存
在し、両ワードライン１５．１７の間を絶縁している。

拡散領域１２ｓ、１２ｄは順にソース領域１２Ｓ、ドレ
イン領域１２ｄ、ソース領域１２ｇ、・・・・・・どな
る。

第１図には示されていないが、その上にさらに眉間絶縁
膜が形成され、その眉間絶縁膜上にはメタル配線が形成
され、その眉間絶縁膜のコンタクトホールを介してメタ
ル配線が拡散領域やワードラインと接続される。

第１図（Ａ）において鎖線で囲まれた領域２０ａ、２０
ｂはそれぞれ１個のメモリトランジスタを表わしている
。各メモリトランジスタは、ＲＯＭコードを決めるため
にイオン注入によってしきい値が設定されているにれら
のメモリトランジスタのチャネル領域に例えばボロンを
注入してしきい値を高めるか、注入しないでしきい値を
低いままとしている。いま、メモリトランジスタ２０ａ
のワードライン１５が選択されて電圧が印加されたとき
、そのメモリトランジスタ２０ａのしきい値が低いもの
であればドレイン領域（ビットライン）１２ｄからソー
ス領域１２ｓへ電流が流れ。

もし、しきい値が高いものであれば電流が流れないので
、ビットライン１２ｄに接続されたセンス回路によって
ＲＯＭの内容が読み出される。他のメモリトランジスタ
についても同様である。

次に、第２図、第３図、第４図及び第１図を用いて一実
施例の製造方法を説明する。

（Ａ）第２図に示されるように、従来のプロセスに従っ
て、Ｐ型シリコン基板１１にソース領域となる拡散領域
１２ｇと、ドレイン領域（ビットライン）となる拡散領
域１２ｄを形成する。

その後、熱酸化法によりゲート酸化膜１３ａと酸化膜１
４ａを形成する。このときの熱酸化条件をゲート酸化膜
１３ａの膜厚が２５０λ程度になるように設定すると、
拡散領域１２ｇ、１２ｄ上では増速酸化によって酸化膜
１４ａの膜厚は１４００λ程度になる。

（Ｂ）しきい値電圧を制御するチャネルドープのために
イオン注入を行なう。

次に、第３図に示されるように、１層目の多結晶シリコ
ン膜を形成し、写真製版とエツチングによって１層目の
ワードライン１５を形成する。

（Ｃ）１層目のワードライン１５で読出しを行なうメモ
リトランジスタのメモリの内容を決定するために、写真
製版技術によりレジストパターンを形成し、必要なメモ
リトランジスタ部分を選択してイオン注入法によりボロ
ンを注入し、該当するメモリトランジスタのしきい値電
圧を上げる。第３図に破線で囲まれて示されている領域
２２はこのイオン注入が行なわれる領域であり、メモリ
トランジスタのチャネル領域（ワードライン１５の下の
領域）よりも広く、あとで形成される２層目のワードラ
インによるメモリトランジスタのチャネル領域まではみ
出している。

（Ｄ）次に、酸化膜エツチングを行ない、拡散領域１２
ｓ、１２ｄとワードライン１５で囲まれた領域上の酸化
膜を除去する。その領域の酸化膜の膜厚を２５０人程壇
上すると、拡散領域１２ｓ。

１２ｄ上には１４００Ａ程度の厚い酸化膜が形成されて
いるので、その囲まれた領域の酸化膜を選択的に除去す
ることができる。

（Ｅ）次に、シリコンエツチングを行ない、（Ｄ）工程
で酸化膜が除去された領域の基板シリコンを約０．５μ
ｍエツチングする。これによって（Ｃ）工程でイオン注
入されたメモリトランジスタのチャネル領域からはみ出
した領域（第３図でハツチングされた領域）に注入され
た不純物が除去される。

（Ｆ）その後、ゲート酸化を行なう。第３図のＥ−Ｅ’
位置での酸化膜形成後の断面図を第４図に示す。基板シ
リコンがエツチングされた領域には２５０人程壇上厚さ
のゲート酸化膜１３ｂが形成され、拡散領域１２ｇ、１
２ｄ上には工程（Ｄ）による酸化膜エツチングで残った
酸化膜も含めて厚い酸化膜１４ｂが存在することになる
。また、ＩＭ目のワードライン１５の表面には眉間絶縁
膜１６（第１図（Ｄ）参照）が同時に形成される。

（Ｇ）あとの工程で形成される第２層目のワードライン
によるメモリトランジスタの記憶内容を決定するために
、写真製版によってレジストパターンを形成し、このレ
ジストパターンと１層目のワードライン１５をマスクに
してイオン注入法によリボロンを注入し、該当するメモ
リトランジスタのしきい値を上げる。このときのイオン
注入は、１層目のワードライン１５の多結晶シリコン膜
を透過しないようにするため、（Ｃ）工程におけるイオ
ン注入よりも低いエネルギーで行なう。

（Ｈ）第２層目の多結晶シリコン膜を形成し、写真製版
とエツチングによってパターン化を施して２Ｍ５目のワ
ードライン１７を形成する。第１図はこの状態を表わし
ている。

その後、従来のプロセスに従って層間絶縁膜を形成し、
コンタクトホールをあけ、メタル配線を形成し、パッシ
ベーション膜を形成する。

第１図の実施例において、１層目の多結晶シリコン膜に
てなるワードライン１５を従来のメモリセルアレイと同
じように写真製版の限界のピッチで形成すれば、２層目
の多結晶シリコン膜にてなるワードライン１７は一部が
１Ｍ目のワードライン１５上に乗り、重なり部分をもつ
ようになる。

重なり部分では両ワードライン１５．１７間に容量がつ
く。

そこで、ＩＲ目の多結晶シリコン膜にてなるワードライ
ン１５のピッチを写真製版の限界のピッチよりも大きく
することにより１両ワードライン１５．１７間の重なり
をなくしたものが第５図に示される実施例である。

第５図においては、写真製版の限界を線＠／間隔＝ａμ
ｍ／ａμｍとしたとき、工層目の多結晶シリコン膜にて
なるワードライン１５も２Ｍ目の多結晶シリコン膜にて
なるワードライン１７もともに線幅／間隔＝ａμｍ／２
ａＩＬｍとなるようにパターン化されている。両ワード
ライン１５，１７が形成されたとき、最終的なワードラ
イン１５゜１７の線幅／間隔”ａμｍ１０．５ａμｍと
なり、写真製版の限界以下の間隔のパターンとなるとと
もに、両ワードライン１５．１７間の重なりがなくなる
。

（発明の効果） 本発明ではプレーナセル構造のメモリセルアレイのワー
ドラインを２Ｍ！Ｉ多結晶シリコン膜構造にし、ＩＷＪ
目のワードラインの間に２層目のワードラインが配列さ
れるようにしたので、１層目及び２層目のワードライン
をそれぞれ従来と同じピッチで形成すれば、従来の２倍
の集積度を実現することができる。

【図面の簡単な説明】

第１図は一実施例を示したものであり、（Ａ）は平面図
、（Ｂ）は（Ａ）のＢ−Ｂ’線位置での断面図、（Ｃ）
は（Ａ）のｃ−ｃ　’線位置での断面図、（Ｄ）は（Ａ
）のＤ−Ｄ’線位置での断面図である。第２図、第３図
及び第４図は一実施例の製造方法の途中段階を示す図で
あり、第２図と第４図は断面図、第３図は平面図である
。第５図は他の実施例を示したものであり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＥ−Ｅ　’線位置での断面図で
ある。第６図は従来のメモリセルアレイを示したもので
あり、（Ａ）は平面図、（Ｂ）はそのＦ−Ｆ’線位置で
の断面図である。 １■・・・・・・基板、１２−ｓ、１２ｄ・・・・・・
拡散領域、王５・・・・・・１層目のワードライン、１
７・・・・・・２層目のワードライン、１３ａ、１３ｂ
・・・・・・ゲート酸化膜６

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリトランジスタのソース領域のための
   連続した拡散領域と、複数のメモリトランジスタのドレ
   イン領域のための連続した拡散領域とが互いに平行に基
   板に形成され、ワードラインが前記両拡散領域と絶縁さ
   れて両拡散領域に交差する方向に形成されているメモリ
   セルアレイにおいて、前記ワードラインは１層目の多結
   晶シリコン膜にてなるワードラインと、２層目の多結晶
   シリコン膜にてなるワードラインとが互いに絶縁されて
   交互に配置されていることを特徴とするメモリセルアレ
   イ。