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KR100244268B1 - 비휘발성 메모리 소자 및 제조 방법 - Google Patents

비휘발성 메모리 소자 및 제조 방법 Download PDF

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KR100244268B1
KR100244268B1 KR1019970012209A KR19970012209A KR100244268B1 KR 100244268 B1 KR100244268 B1 KR 100244268B1 KR 1019970012209 A KR1019970012209 A KR 1019970012209A KR 19970012209 A KR19970012209 A KR 19970012209A KR 100244268 B1 KR100244268 B1 KR 100244268B1
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김영환
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리 소자 및 제조 방법에 관한 것으로, 특히 문턴 전압이 서로 다른 두 개의 트랜지스터가 시리즈로 연결되어 하나의 메모리 셀을 구성하는 비휘발성 메모리 소자 및 제조 방법에 관한 것이다.
이와 같은 본 발명의 비휘발성 메모리 소자는 제 1 도전형 반도체 기판과, 상기 반도체 기판의 표면 내에 일정간격을 갖고 일방향으로 교대로 형성되는 복수개의 제 1 불순물 영역과 제 2 불순물 영역과, 상기 제 1 불순물 영역을 중심으로 일측의 제 1 불순물 영역과 제 2 불순물 영역 사이의 상기 반도체 기판위에 섬 모양으로 형성되는 복수개의 터널링 절연막과, 상기 터널링 절연막을 제외한 반도체 기판 위에 형성되는 절연막과, 상기 각 터널링 절연막 위와 상기 제 1 불순물 영역 타측의 제 1 불순물 영역과 제 2 불순물 영역 사이 상측의 절연막 위에 걸쳐 형성되는 복수개의 플로우팅 게이트와, 상기 각 플로우팅 게이트의 표면에 형성되는 유전체막과, 상기 제 1, 제 2 불순물 영역에 수직항 방향의 복수개의 플로우팅 게이트 상측에 형성되는 복수개의 워드라인을 포함하여 구성된 것이다.

Description

비휘발성 메모리 소자 및 제조 방법{Method for fabricating a non-volatility memory and the same}
본 발명은 비휘발성 메모리 소자 및 제조 방법에 관한 것으로, 특히 문턱 전압이 서로 다른 두 개의 트랜지스터가 시리즈로 연결되어 하나의 메모리 셀을 구성하는 비휘발성 메모리 소자 및 제조 방법에 관한 것이다.
일반적인 단순 적층형 비휘발성 메모리 소자의 구성은 도 1과 같다.
P형 반도체 기판(1) 위에 터널링 산화막(2)을 사이에 두고 플로우팅 게이트(3)가 형성되고, 상기 플로우팅 게이트(3) 위에 콘트롤 게이트(5)가 형성되며, 상기 콘트롤 게이트(5)와 플로우팅 게이트(3) 사이에는 유전체막(4)이 형성되어 있다.
그리고 상기 플로우팅 게이트(3) 양측의 P형 반도체 기판(1)에는 N형 불순물 영역(6)이 형성된다.
이와 같이 구성되는 일반적인 단순 적층형 비휘발성 메모리 소자는 셀 사이즈는 작으나 콘트롤 게이트(5)의 커플링 상수 값이 작고, 특히 셀의 사이즈를 줄일 수 있도록 커플링 상수가 더 작아지는 문제가 있다.
따라서 이러한 문제를 해결하기 위해 플로우티 게이트(3)와 콘트롤 게이트(5) 사이의 유전체막(4)을 ONO막으로 형성하였으나 이 또한 공정이 복잡하고 고온 열처리(Anealing) 공정이 필요하다.
또한 도 1과 같은 일반적인 단순 적층형 비휘발성 메모리 소자는 메모리 셀 어레이 구성시 셀 두 개당 하나씩의 금속 콘택(Metal contact)이 필요하므로 금속콘택을 고려한 메모리 셀의 유효 사이즈(effective cell size)가 커진다.
이러한 문제점을 해결하기 위해 금속 콘택이 필요없는 비휘발성 메모리 소자가 개발되었다.
도 2는 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 레이 아웃도이고, 도 3은 도 2의 Ⅰ-Ⅰ선상의 종래 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도이다.
종래의 금속 콘택이 필요 없는 비휘발성 메모리 소자는 비트라인을 별도의 금속라인으로 형성하지 않고 소오스 드레인 불순물 영역을 비트라인으로 이용한 구조이다.
즉, 반도체 기판(11)에 고농도 n형 불순물 영역(12)쌍들의 일정 간격을 갖고 일방향으로 형성되고, 반도체 기판(11) 위에 일정한 간격을 갖고 상기 불순물 영역(12)들에 수직한 방향으로 워드라인(컨트롤 게이트)(13)들이 형성된다.
상기 각 워드라인(13)과 상기 각 불순물 영역(12)쌍들 사이에는 플로우팅 게이트(14)들이 형성된다.
상기 워드라인(13)과 각 플로우팅 게이트(14) 사이에는 유전체막(16)이 형성되고, 상기 각 플로우팅 게이트(14)와 반도체 기판(11) 사이에는 터널링 절연막(산화막)(17)이 형성된다.
이때, 각 불순물 영역(12)쌍들은 격리막(15)에 의해 격리되어 있고, 그 불순물 영역(12)쌍중 하나는 소오스 영역이고 다른 하나는 드레인 영역으로 이용되며, 더불어 비트라인으로 이용된다.
이와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자에 있어서는 각 셀마다 별도의 비트라인을 형성하지 않으나 불순물 영역의 저항 때문에 금속 콘택은 16개 이상의 셀마다 하나씩 존재하게 된다. 따라서 유효 셀 사이즈를 줄일 수 있다.
그러나 상기와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자는 단순 적층 구조이므로 저 커플링(low coupling)의 문제를 안고 있다.
따라서 상기 도 2 및 도 3과 같은 종래의 비휘발성 메모리 소자의 문제점인 저 커플링을 해결하기 위한 비휘발성 메모리 소자가 개발되었다.
도 4는 저 커플링 문제를 개선한 종래의 비휘발성 메모리 소자의 레이 아웃도이고, 도 5는 도 4의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리 소자의 구조 단면도이다.
즉, 반도체 기판(11)에 고농도 n형 불순물 영역(12a, 12b, 12c)들이 일정 간격을 갖고 일방향으로 형성되고, 상기 불순물 영역(12a, 12b, 12c)을 포함한 반도체 기판 전면에는 터널링 절연막(산화막)(17)이 형성된다.
그리고, 상기 각 불순물 영역(12a, 12b, 12c) 사이의 터널링 절연막(17) 위에는 매트릭스 형태로 복수개의 제 1 플로우팅 게이트(14a, 14b)가 형성되고, 상기 각 제 1 플로우팅 게이트(14a, 14b) 사이의 터널링 절연막(17) 위에는 격리용 절연막(18)이 형성된다.
또한 인접한 상기 제 1 플로우팅 게이트(14a, 14b)쌍 위에는 제 2 플로우팅 게이트(14c)가 형성되고, 상기 제 1, 제 2 플로우팅 게이트(14a, 14b, 14c)를 포함한 반도체 기판(11) 위에 일정한 간격을 갖고 상기 불순물 영역(12a, 12b, 12c)들에 수직한 방향으로 워드라인(컨트롤 게이트)(13)들이 형성된다.
이때, 워드라인(13)은 동일 방향의 제 1, 제 2 플로우팅 게이트(14a, 14b, 14c)를 감싸도록 형성되고, 상기 워드라인(13)과 제 2 플로우팅 게이트(14c) 사이에는 유전체막(16)이 형성된다. 즉, 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결하여 커플링 비를 증가시켰다.
따라서 제 2 플로우팅 게이트(14c) 하측에 형성되는 각 불순물 영역(12b)은 공통 드레인 영역으로 이용되고, 제 2 플로우팅 게이트(14c) 양측의 불순물 영역(12a, 12c)는 소오스 영역으로 이용되며, 더불어 모든 불순물 영역은 비트 라인으로 이용된다.
상기와 같은 저 커플링비를 개선한 종래의 비휘발성 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.
첫째, 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결시켜 커플링비를 증가시켰으나, 각 셀들은 동일한 터널링 절연막을 갖는 두 개의 채널 영역에 형성된 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결하였으므로 커플링 비를 증가시키는데 한계가 있다.
둘째, 각 불순물 영역 사이의 채널 영역에 제 1 플로우팅 게이트를 형성하고 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결해야하며 다시 그 위에 워드라인을 형성해야 하므로 공정이 복잡하고 더불어 신뢰성 확보가 어렵다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 커플링 비를 향상시키고 공정을 단순화 한 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 가장 일반적인 비휘발성 메모리 소자의 구조 단면도
도 2는 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 레이 아웃도
도 3은 도 2의 Ⅰ-Ⅰ 선상의 종래 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도
도 4는 저 커플링 문제를 개선한 종래의 비휘발성 메모리 소자의 레이 아웃도
도 5는 도 4의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리 소자의 구조 단면도
도 6은 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도
도 7은 본 발명 비휘발성 메모리 소자의 단위 셀의 단면도
도 8은 본 발명의 비휘발성 메모리 소자의 레이 아웃도
도 9는 도 8의 Ⅰ-Ⅰ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 10은 도 8의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리 소자의 구도 단면도
도 11은 도 8의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 12a 내지 도 12g는 본 발명의 비휘발성 메모리 소자의 공정 사시도
도면의 주요 부분에 대한 부호의 설명
30 : 워드라인(콘트롤 게이트) 30a, 31a : 폴리실리콘
31 : 폴로우팅 게이트 32 : 공통 소오스단
33 : 프로그램/리드 드레인단 34 : 모니터 드레인단
35 : 모니터 트랜지스터 36 : 프로그램/리드 트랜지스터
37, 38 : 채널 40 : 터널링 절연막
41 : 절연막 42 : 반도체 기판
44 : 유전체막
이와 같은 목적을 달성하기 위한 본 발명은 비휘발성 메모리 소자의 구조는 제 1 도전형 반도체 기판과, 상기 반도체 기판의 표면 내에 일정 간격을 갖고 일방향으로 교대로 형성되는 복수개의 제 1 불순물 영역과 제 2 불순물 영역과, 상기 제 1 불순물 영역을 중심으로 일측의 제 1 불순물 영역과 제 2 불순물 영역 사이의 상기 반도체 기판 위에 섬 모양으로 형성되는 복수개의 터널링 절연막과, 상기 터널링 절연막을 제외한 반도체 기판 위에 형성되는 절연막과, 상기 각 터널링 절연막 위와 상기 제 1 불순물 영역 타측의 제 1 불순물 영역과 제 2 불순물 영역 사이 상측의 절연막 위에 걸쳐 형성되는 복수개의 플로우팅 게이트와, 상기 각 플로우팅 게이트의 표면에 형성되는 유전체막과, 상기 제 1, 제 2 불순물 영역에 수직항 방향의 복수개의 플로우팅 게이트 상측에 형성되는 복수개의 워드라인을 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법은 제 1 도전형 반도체 기판 표면 내에 일정 간격을 갖고 일방향으로 제 2 도전형 불순물 이온 주입으로 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단을 형성하는 단계와, 상기 반도체 기판 전면에 절연막을 증착하고 상기 공통 소오스단과 프로그램/리드 드레인단 사이의 상기 절연막을 섬모양으로 식각하는 단계와, 상기 섬모양으로 절연막이 식각된 부분의 기판 위에 터널링 절연막을 형성하는 단계와, 상기 공통 소오스단을 중심으로 공통 소오스단과 프로그램/리드 및 모니터 드레인단 사이의 상기 터널링 절연막과 절연막 위에 걸쳐 플로우팅 게이트를 형성하는 단계와, 상기 플로우팅 게이트의 표면에 유전체막을 형성하는 단계와, 상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 상기 플로우팅 게이트 위에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 비휘발성 메모리 소자 및 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 6은 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도이고, 도 7은 본 발명 비휘발성 메모리 소자의 단위 셀의 단면도이다. 그리고, 도 8은 본 발명의 비휘발성 메모리 소자의 레이 아웃도이고, 도 9는 도 8의 Ⅰ-Ⅰ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이며, 도 10은 도 8의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이며, 도 10은 도 8의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이다.
본 발명의 비휘발성 메모리 소자는 단위 셀이 두 개의 채널을 갖도록 되어 있다. 즉, 콘트롤 게이트(30) 하측에 플로우팅 게이트(13)가 형성되고, 하나의 플로우팅 게이트(31)에 두 개의 채널(37, 38)이 형성되어 두 개의 채널(37, 38) 사이에는 공통 소오스(Common Source)단(32)이 형성되고, 두 개의 채널(37, 38) 양측에는 각각 모니터 드레인(Monitor Drain)단(34)과 프로그램/리드 드레인(Program/Read Drain)단(33)이 형성된다.
따라서 플로우팅 게이트(31), 모니터 드레인단(34) 및 공통 소오스단(32)으로 모니터 트랜지스터(Monitor Transistor)(35)가 형성되고, 플로우팅 게이트(31), 프로그램/리드 드레인단(33) 및 공통 소오스단(32)으로 프로그램/리드 트랜지스터(Program/Read Transistor)(36)가 형성된다. 즉, 프로그램/리드 트랜지스터(36)는 메모리 소자의 본 기능인 프로그램과 리드 동작을 수행하고, 모니터 트랜지스터(35)는 프로그램시에 동시 조회(simultaneous verifying) 기능을 수행할 수 있도록 하였다.
또한, 본 발명은 모니터 트랜지스터(35)와 프로그램/리드 트랜지스터(36)의 문턱전압(플로우팅 게이트에서 측정되는 문턱전압)을 서로 다르게 하였다. 그것을 도 7을 참조하여 설명하면 다음과 같다.
본 발명의 비휘발성 메모리 소자의 단위 셀은 두 개의 채널을 갖기 때문에 p형 반도체 기판(42)의 표면 내에 일정한 간격을 갖고 3개의 n형 불순물 영역(공통 소오스단 32, 프로그램/리드 드레인단 33, 모니터 드레인단 34)이 형성된다.
그리고 프로그램/리드 트랜지스터(36) 부분의 불순물 영역 사이의 반도체 기판 위에 터널링 절연막(40)이 형성되고, 모니터 트랜지스터 부분의 불순물 영역 사이의 반도체 기판 위에는 절연막(41)이 형성된다. 이때 도 7에서도 알 수 있는 바와 같이 터널링 절연막(40)은 얇게 형성되나, 절연막(41)은 상대적으로 두껍게 형성된다.
두 개의 채널 영역상에 플로우팅 게이트(31)가 형성되고 상기 플로우팅 게이트(31)의 표면에는 유전체막(44)이 형성되며, 유전체막(44) 위에 콘트롤 게이트(30)가 형성된다.
따라서 문턱전압을 다르게 할 수 있는 방법에는 채널 이온주입을 다르게 할 수도 있으나 커플링 비를 크게 하기 위하여 터널링 절연막(40)은 상대적으로 얇게 하고 절연막(41)은 상대적으로 두껍게 형성하므로, 두께 차이로 인하여 모니터 트랜지스터(35)와 프로그램/리드 트랜지스터(36)의 문턱전압(플로우팅 게이트에서 측정되는 문턱전압)이 서로 다르다.
이와 같은 본 발명의 비휘발성 메모리 소자의 레이 아웃은 도 8과 같다.
즉, 일정한 간격을 갖고 일방향으로 복수개의 n형 불순물 영역이 형성된다.
여기서 불순물 영역은 도 6 및 도 7에서 설명한 공통 소오스단(32), 프로그램/리드 드레인단(33), 모니터 드레인단(34)에 해당하는 것으로, 각 불순물 영역간의 거리는 동일해도 무방하나 최소한 프로그램/리드 트랜지스터(36)의 채널에 해당되는 각 불순물 영역간의 거리는 서로 동일해야 하고(m = m' = m'' = …), 모니터 트랜지스터(35)의 채널에 해당되는 각 불순물 영역간의 거리는 서로 동일해야 한다(ℓ = ℓ' = ℓ'' = …). 그리고 공통 소오스단(32)의 폭은 모니터 및 프로그램/리드 드레인단(33, 34)의 폭보다 더 좁게 형성된다.
그리고 일정한 간격을 갖고 상기 불순물 영역에 수직한 방향으로 복수개의 워드라인(콘트롤 게이트)(30)이 형성되고, 상기 워드라인(30) 하측에는 상기 두 개의 채널 영역(불순물 영역과 불순물 영역 사이)에 걸쳐 플로우팅 게이트(31)가 형성되며, 하나의 채널 영역에는 플로우팅 게이트(31)와 반도체 기판 사이에 터널링 절연막(40)이 형성된다. 여기서 미설명 부호 37, 38은 각 트랜지스터의 채널을 나타낸 것이다.
이와 같은 레이 아웃을 갖는 본 발명의 비휘발성 메모리 소자의 각 부분 단면은 다음과 같다.
먼저, 워드라인 방향의 단면은 도 9와 같이 P형 반도체 기판(42)의 표면에 일정 간격을 갖고 N형 불순물 영역인 공통 소오스단(32), 프로그램/리드 및 모니터 드레인단(33, 34)이 형성되고, 상기 공통 소오스단(32)과 프로그램/리드 드레인단(33) 사이의 반도체 기판(42) 위에 터널링 절연막(40)이 형성된다.
상기 터널링 절연막(40)을 제외한 반도체 기판 전면에는 터널링 절연막(40)보다 두꺼운 절연막(HLD 산화막)(41)이 형성되며, 상기 공통 소오스단(32)을 중심으로 공통 소오스단(32)과 프로그램/리드 및 모니터 드레인단(33, 34) 사이의 상기 터널링 절연막(40)과 절연막(41) 위에 플로우팅 게이트(31)가 형성된다.
상기 플로우팅 게이트(31)의 표면에는 유전체막(44)이 형성되며 상기 플로우팅 게이트 상측에는 워드라인(콘트롤 게이트)(30)가 형성된다. 여기서, 미 설명 부호는 모니터 트랜지스터(35)의 채널(37)이고, 프로그램/리드 트랜지스터(36)의 채널(38)이다.
한편, 프로그램/리드 트랜지스터(36) 부분의 본 발명 비휘발성 메모리 소자의 구조는 도 10과 같이 p형 반도체 기판(42)의 소정 부분에 일정한 간격을 갖고 터널링 절연막(40)이 형성되고 나머지 부분에는 상기 터널링 절연막(40)보다 두꺼운 절연막(41)이 형성된다.
그리고 터널링 절연막(40)위에는 플로우팅 게이트(31)와 유전체막(44) 및 워드라인(콘트롤 라인)(30)이 차례로 형성된다.
또한 모니터 트랜지스터 부분의 본 발명 비휘발성 메모리 소자의 구조는 도11과 같이 p형 반도체 기판(42)위에 두꺼운 절연막(41)이 형성되고 상기 절연막(41)위에는 일정 간격을 갖고 플로우팅 게이트(31), 유전체막(44) 및 워드라인(콘트롤 라인(30)이 차례로 형성된다.
이와 같은 구조를 갖는 본 발명의 비휘발성 메모리 소자의 제조 방법을 첨부된 도면을 참조조하여 설명하면 다음과 같다.
도 12a 내지 도 12g는 본 발명의 비휘발성 메모리 소자의 공정 단면도이다.
도 12a와 같이 p형 반도체 기판(42)에 감광막(도면에는 도시되지 않음)을 이용한 노광 및 현상공정으로 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단 형성 영역을 정의하고 노출된 p형 반도체 기판(42)에 고농도 N형 불순물 이온주입하여 공통 소오스단(32), 프로그램/리드 드레인단(33) 및 모니터 드레인단(34)을 형성한다. 이때, 프로그램/리드 드레인단(33) 및 모니터 드레인단(34)은 일정하게 정해지는 것이 아니고 공통 소오스단(32)을 중심으로 좌측이 모니터 드레인단(34)이고 우측이 프로그램/리드 드레인단(33)이 된다.
도 12b와 같이 소자 간을 절연시키기 위한 HLD 산화막 등의 절연막(41)을 상기 반도체 기판(42) 전면에 증착하고, 공통 소오스단(32)과 프로그램/리드 드레인단(33) 사이(각 셀의 프로그램/리드 트랜지스터의 채널 영역)의 상기 절연막(41)을 섬 모양으로 식각한다.
도 12c와 같이 상기 섬 모양으로 절연막(41)이 식각된 부분에 터널링 절연막(40)을 형성한다. 이대, 터널링 절연막(40)은 열 산화(Thermal Oxidation)에 의한 산화막인 CVD 산화막을 이용할 수 있다.
도 12d와 같이 상기 절연막(41) 및 터널링 절연막(40) 전면에 제 1 폴리실리콘(31a)을 증착한다. 이때 커플링 효과를 더욱 크게 하기 위하여 상기 절연막(41)이 상기 섬 모양으로 식각된 부분을 완전히 채우지 못하도록 얇게 형성한다.
도 12e와 같이 상기 상기 제 1 폴리실리콘(31a)을 선택적으로 제거하여 플로우팅 게이트(31)을 형성한다. 이 때 플로우팅 게이트(31)는 상기 공통 소오스단(32)을 중심으로 공통 소오스단(32)과 프로그램/리드 및 모니터 드레인단(33, 34)사이의 상기 터널링 절연막(40)과절연막(41)위에 걸쳐 형성된다.
도 12f??아 같이 플로우팅 게이트(31)을 포함한 기판 전면에 산화막 또는 ONO등의 유전체막(44)을 증착하고 유전체막(44)위에 제 2 폴리실리콘(30a)을 증착한다.
도 12g와 같??디 상기 제 2 폴리실리콘(30a)을 선택적으로 제거하여 워드라인(콘트롤 게이트)(30)를 형성한다. 이 때, 워드라인(콘트롤 게이트)(30)은 상기 공통 소오스단(32), 프로그램/리드 드레인단(33) 및 모니터 드레인단(34)에 수직한 방향으로 형성하고 동일 방향의 각 플로우팅 게이트(31)을 커버하도록 형성한다.
이상에서 설명한 바와 같이 본 발명의 비휘발성 메모리 소자 및 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 커플링 상수 값을 매우 크게하므로 고속, 저전압 응용에 유리하다.
둘째, 금속 콘택이 필요없이 메모리를 구성하므로 셀 사이즈를 감소시키고, 섬 모양으로 절연막을 제거하여 그 곳에 터널링 절연막을 형성하므로 공정을 크게 단순화 시킬 수 있다.
셋째, 단위 셀이 프로그램/리드 트랜지스터와 모니터 트랜지스터로 구성되므로 프로그램과 동시에 셀의 플로우팅 게이트의 전하 상태를 모니터링 할 수 있다.

Claims (12)

  1. 제 1 도전형 반도체 기판;
    상기 반도체 기판 표면내에 일정 간격을 갖고 형성되는 제 2 도전형의 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단;
    상기 공통 소오스단과 프로그램/리드 드레인단 사이의 반도체 기판위에 형성되는 터널링 절연막;
    상기 공통 소오스단과 모니터 드레인단 사이의 반도체 기판위에 형성되는 절연막;
    상기 터널링 절연막 및 절연막위에 걸쳐 형성되는 플로우팅 게이트;
    상기 플로우팅 게이트의 표면에 형성되는 유전체막; 그리고
    상기 유전체막위에 형성되는 콘트롤 게이트를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 절연막은 상기 터널링 절연막보다 더 두껍게 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 도전형 반도체 기판;
    상기 반도체 기판의 표면내에 일정 간격을 갖고 일 방향으로 교대로 형성되는 복수개의 제 2 도전형 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단;
    상기 공통 소오스단을 중심으로 일측의 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단 사이의 상기 반도체 기판위에 섬 모양으로 형성되는 복수개의 터널링 절연막;
    상기 각 터널링 절연막위와 상기 공통 소오스단 타측의 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단 사이 상측의 절연막위에 걸쳐 형성되는 복수개의 플로우팅 게이트;
    상기 각 플로우팅 게이트의 표면에 형성되는 유전체막; 그리고
    상기 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단에 수직한 방향의 복수개의 플로우팅 게이트 상측에 형성되는 복수개의 워드라인을 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 각 공통 소오스단 일측의 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단 간의 공간들은 서로 동일한 거리로 형성되고, 상기 각 공통 소오스단 타측의 공통 소오스단과 프로그램/리드 드레인단 또는 모니터 드레인단 간의 공간들은 서로 동일한 거리로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3 항에 있어서, 상기 프로그램/리드 드레인단 또는 모니터 드레인단의 폭은 상기 공통 소오스단의 폭보다 더 넓게 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  6. 삭제
  7. 제 3 항에 있어서, 상기 절연막은 상기 터널링 절연막보다 더 두껍게 형성됨을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 도전형 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 제 2 도전형 불순물 이온 주입으로 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단을 형성하는 단계;
    상기 반도체 기판 전면에 절연막을 증착하고 상기 공통 소오스단과 프로그램/리드 드레인단 사이의 상기 절연막을 섬 모양으로 식각하는 단계;
    상기 섬 모양으로 절연막이 식각된 부분의 기판위에 터널링 절연막을 형성하는 단계;
    상기 공통 소오스단을 중심으로 공통 소오스단과 프로그램/리드 드레인단 및 모니터 드레인단 사이의 상기 터널링 절연막과 절연막위에 걸쳐 플로우팅 게이트를 형성하는 단계;
    상기 플로우팅 게이트의 표면에 유전체막을 형성하는 단계; 그리고
    상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 상기 플로우팅 게이트위에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 터널링 절연막은 열 산화막 또는 CVD 산화막으로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서, 상기 터널링 절연막은 상기 절연막보다 더 얇게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 8 항에 있어서, 상기 플로우팅 게이트는 터널링 절연막과 절연막위에서 단차를 갖도록 얇게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 8 항에 있어서, 상기 유전체막은 산화막 또는 ONO로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3264241B2 (ja) 1998-02-10 2002-03-11 日本電気株式会社 半導体装置の製造方法
JP4036552B2 (ja) * 1998-12-17 2008-01-23 富士通株式会社 不揮発性半導体記憶装置
US6324097B1 (en) * 1999-08-26 2001-11-27 Mosel Vitelic Inc. Single poly non-volatile memory structure and its fabricating method
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
KR100426488B1 (ko) 2001-12-29 2004-04-14 주식회사 하이닉스반도체 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
US6958939B2 (en) * 2003-09-15 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory cell having multi-program channels
DE102006051743A1 (de) * 2006-11-02 2008-05-08 Austriamicrosystems Ag EEPROM-Zelle mit verbessertem Kopplungsverhältnis
US8006032B2 (en) * 2007-08-22 2011-08-23 Globalfoundries Inc. Optimal solution to control data channels
US12271627B2 (en) 2022-09-30 2025-04-08 Advanced Micro Devices, Inc. Off-chip memory shared by multiple processing nodes

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2635410B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication
JPH0484464A (ja) * 1990-07-27 1992-03-17 Nec Corp Ｍｏｓ型半導体素子
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
KR0135047B1 (ko) * 1994-06-30 1998-04-20 문정환 반도체 읽기 전용 기억 장치의 코딩 방법
US5633518A (en) * 1995-07-28 1997-05-27 Zycad Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof

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