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KR100426488B1 - 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 - Google Patents

플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 Download PDF

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KR100426488B1
KR100426488B1 KR10-2001-0087976A KR20010087976A KR100426488B1 KR 100426488 B1 KR100426488 B1 KR 100426488B1 KR 20010087976 A KR20010087976 A KR 20010087976A KR 100426488 B1 KR100426488 B1 KR 100426488B1
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Abstract

본 발명은 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법에 관한 것으로, 소오스 영역과 드레인 영역을 먼저 형성한 후 터널 산화막을 형성하여 이온 주입 공정에 의해 터널 산화막이 손상되는 것을 방지하고, 플로팅 게이트의 하부에 독립된 2개의 채널 영역을 형성하여 하나의 셀에 2비트의 데이터 또는 그 이상의 데이터를 저장할 수 있도록 하며, 소정 영역에 터널 산화막, 플로팅 게이트 및 유전체막을 ONO 구조로 형성하므로써 공정의 단계를 줄임과 동시에 소자의 전기적 특성 및 집적도를 향상시킬 수 있는 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법이 개시된다.

Description

플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법{Flash memory cell and Method of manufacturing the same and programming/erasing/reading}
본 발명은 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법에 관한 것으로, 특히 실리콘, 산화막, 질화막, 산화막 및 실리콘이 순차적으로 적층된 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조로 이루어진 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법에 관한 것이다.
플래시 메모리 셀은 전기적으로 프로그램 및 소거가 가능한 불휘발성 메모리 소자로써, 기본 구성 및 프로그램/소거 동작을 설명하면 다음과 같다.
도 1은 일반적인 플래시 메모리 셀의 구조 및 프로그램/소거 동작을 설명하기 위한 소자의 단면도이다.
도 1에 도시된 바와 같이, 플래시 메모리 셀은 반도체 기판(11) 상에 순차적으로 적층된 터널 산화막(12), 제 1 폴리실리콘층으로 이루어진 플로팅 게이트(13), ONO 유전체막(14) 및 제 2 폴리실리콘층으로 이루어진 콘트롤 게이트(15)와, 터널 산화막(12)의 양 가장 자리에 형성된 소오스 및 드레인(16a 및 16b)으로 이루어진다.
상기의 구조로 이루어진 플래시 메모리 셀의 콘트롤 게이트(15)에 약 9V의 고전압이 인가되고, 약 5V의 전압이 약 5㎲의 펄스로 드레인(16b)에 인가되면, 게이트 산화막(12) 하부의 반도체 기판(11) 표면에서 발생되는 채널 핫 일렉트론(Channel Hot electon)이 게이트 산화막(12)의 통해 플로팅 게이트에 저장되어 프로그램 동작이 이루어진다.
또한, 플래시 메모리 셀의 콘트롤 게이트(15)에 약 -9V의 음전압을 인가하고, 반도체 기판(11)에 약 9V의 고전압을 인가하면, 플로팅 게이트(13)에 저장된 일렉트론이 FN(Fwoler Nerdheim) 터널링에 의해 플로팅 게이트(13)로부터 방출되어 소거 동작이 이루어진다.
상기의 구조로 이루어진 플래시 메모리 셀은 수 차례의 노광/식각 공정을 통해 형성되므로, 공정의 단계가 복잡하며 공정 마진을 확보하는데 어려움이 있다. 또한, 주변 소자에 비해 면적을 많이 차지하며, 단위 셀 당 한 비트의 데이터밖에 저장할 수 없으므로 집적도면에서 효율이 저하되는 문제점이 있다.
한편, 터널 산화막이 얇게 형성된 후 컨트롤 게이트 및 플로팅 게이트를 형성하기 위한 여러 가지의 식각 공정이나 이온 주입 공정에 의해 터널 산화막의 모서리 부분이 손상되어, 플로팅 게이트의 전하 저장 능력이 저하되는 문제점이 발생되며, 심한 경우 불량 셀이 발생되므로 공정의 신뢰성 및 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소오스 영역과 드레인 영역을 먼저 형성한 후 터널 산화막을 형성하여 이온 주입 공정에 의해 터널 산화막이 손상되는 것을 방지하고, 플로팅 게이트의 하부에 독립된 2개의 채널 영역을형성하여 하나의 셀에 2비트의 데이터를 저장할 수 있도록 하며, 소정 영역에 터널 산화막, 플로팅 게이트 및 유전체막을 ONO 구조로 형성하므로써 공정의 단계를 줄임과 동시에 소자의 전기적 특성 및 집적도를 향상시킬 수 있는 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 플래시 메모리 셀의 구조 및 프로그램/소거 동작을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 플래시 메모리 셀의 레이 아웃도.
도 3은 도 2의 레이 아웃도를 X-X'에 따라 절취한 상태의 단면도.
도 4a 내지 도 4e는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 레이 아웃도.
도 5a 내지 도 5e는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 6a 및 도 6b는 도 4e에서 소오스 콘택 플러그 및 드레인 콘택 플러그가 형성된 영역을 각각 X축 방향으로 절취한 상태의 단면도.
도 7a 내지 도 7 는 도 3에 도시된 플래시 메모리 셀을 프로그램하는 방법을 설명하기 위한 소자의 단면도.
도 8은 도 3에 도시된 플래시 메모리 셀을 소거하는 방법을 설명하기 위한 소자의 단면도.
도 9는 플래시 메모리 셀에 저장된 데이터를 독출하는 방법을 설명하기 위한 소자의 단면도.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 플래시 메모리 셀의 독출 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 게이트 산화막
13 : 플로팅 게이트 14 : ONO 유전체막
15 : 콘트롤 게이트 16a : 소오스
16b : 드레인 20 : SOI 기판
20a : 절연층 21 : 소오스 영역
22 : 제 1 포토레지스트 패턴 23 : P타입 불순물 영역
23a, 23b : 채널 영역 24 : 제 2 포토레지스트 패턴
25a, 25b : 드레인 영역 26 : 소자 분리막
27 : 하부 산화막 28 : 질화막
29 : 상부 산화막 30 : ONO막
31 : 워드 라인 200 : 플래시 메모리 셀
32 : 층간 절연막 33a : 소오스 콘택 플러그
33b : 드레인 콘택 플러그 34 : 전자
본 발명에 따른 플래시 메모리 셀은 SOI 기판의 소정 영역에 형성된 터널 산화막과, 터널 산화막의 상부에 형성된 플로팅 게이트와, 플로팅 게이트 상부에 형성된 유전체막과, 플로팅 게이트 양단 하부의 SOI 기판에 형성된 제 1 및 제 2 채널 영역과, 제 1 및 제 2 채널 영역 사이에 형성된 소오스 영역과, ONO막의 양측부의 SOI 기판에 형성된 제 1 및 제 2 드레인 영역과, 유전체막 상에 형성된 워드 라인으로 이루어져, 소오스 영역, 워드 라인, 제 1 및 제 2 드레인 영역에 인가되는 전압에 따라 제 1 및 제 2 채널 영역 상부의 플로팅 게이트에 따로따로 전자를 주입시키거나 주입된 전자를 방출시켜 하나의 셀에 2비트의 데이터를 저장할 수 있는 것을 특징으로 한다.
본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 제조 방법은 SOI 기판에 P타입 불순물 영역 및 소오스 영역을 형성하는 단계와, P타입 불순물 영역의 가운데 영역에 N타입 불순물 영역으로 이루어진 드레인 영역을 형성하는 단계와, 드레인 영역 상부에 소자 분리막을 형성하는 단계와, 소자 분리막에 의해 분리되며 양단부가 P타입 불순물 영역의 일부와 중첩되도록 소오스 영역 상부에 터널 산화막, 플로팅 게이트 및 유전체막을 적층 구조로 형성하는 단계와, 전도성 물질층을 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 워드 라인을 형성하는 단계로 이루어진 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 제조 방법은 SOI 기판에 P타입 불순물 영역 및 소오스 영역을 형성하는 단계와, P타입 불순물 영역의 가운데 영역에 N타입 불순물 영역으로 이루어진 드레인 영역을 형성하는 단계와, 열산화 공정을 실시하여 드레인 영역에는 소자 분리막을 형성하고 P타입 불순물 영역 및 소오스 영역에는 터널 산화막을 형성하는 단계와, 터널 산화막 상부에 플로팅 게이트 및 유전체막을 적층 구조로 형성하는 단계와, 전도성 물질층을 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 워드 라인을 형성하는 단계로 이루어진 것을 특징으로 한다.
상기에서, 플로팅 게이트는 질화막으로 형성하고 유전체막은 산화막으로 형성하여, 터널 산화막, 플로팅 게이트 및 유전체막을 ONO 구조로 형성한다.
플래시 메모리 셀이 제조되면, 전체 상부에 층간 절연막을 형성한 후 소정 영역의 소오스 영역 및 드레인 영역 상부에 콘택 플러그를 형성하되, 콘택 플러그는 5 내지 10개의 셀 당 하나씩 형성되며 디자인 룰이나 인가되는 전압에 따라 그 개수가 조절된다.
본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 프로그램 방법은 상기에 기재된 플래시 메모리 셀을 프로그램하는 방법에 있어서, 워드 라인에는 프로그램전압을 인가하고, 소오스 영역을 접지 단자와 연결시킨 상태에서, 질화막으로 이루어진 플로팅 게이트의 일단부에 전자를 주입시킬 경우에는 제 2 드레인 영역을 접지 단자에 연결하고 제 1 드레인 영역에 약 5V의 전압을 인가하며, 플로팅 게이트의 타단부에 전자를 주입시킬 경우에는 제 1 드레인 영역을 접지 단자에 연결하고 제 2 드레인 영역에 약 5V의 전압을 인가하므로써, 플로팅 게이트의 일단부와 타단부에 독립적으로 전자를 주입시켜 하나의 셀에 2비트의 데이터를 저장시킬 수 있는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 프로그램 방법은 상기에 기재된 플래시 메모리 셀을 프로그램하는 방법에 있어서, 워드 라인에는 프로그램 전압을 인가하고, 소오스 영역에는 약 5V의 전압을 인가한 상태에서, 질화막으로 이루어진 플로팅 게이트의 일단부에 전자를 주입시킬 경우에는 제 1 드레인 영역을 접지 단자에 연결하고 제 2 드레인 영역을 플로팅시키며, 플로팅 게이트의 타단부에 전자를 주입시킬 경우에는 제 2 드레인 영역을 접지 단자에 연결하고 제 1 드레인 영역을 플로팅시키므로써, 플로팅 게이트의 일단부와 타단부에 독립적으로 전자를 주입시켜 하나의 셀에 2비트의 데이터를 저장시킬 수 있는 것을 특징으로 한다.
본 발명의 제 3 실시예에 따른 플래시 메모리 셀의 프로그램 방법은 상기에 기재된 플래시 메모리 셀에 데이터를 저장하기 위한 플래시 메모리 셀의 프로그램 방법에 있어서, 워드 라인에는 프로그램 전압을 인가하고 제 2 드레인 영역을 접지단자에 연결시킨 상태에서, 소오스 영역을 접지 단자에 연결시키고 제 1 드레인 영역에 약 5V의 전압을 인가하여 플로팅 게이트의 일단부의 좌측부에 전자를 주입시키는 제 1 프로그램 동작과, 워드 라인에는 프로그램 전압을 인가하고 제 2 드레인 영역을 플로팅시킨 상태에서, 소오스 영역을 약 5V의 전압을 인가하고 제 1 드레인 영역을 접지 단자에 연결시켜 플로팅 게이트의 일단부의 우측부에 전자를 주입시키는 제 2 프로그램 동작을 선택적으로 실시하여 4가지의 상태로 플로팅 게이트의 일단부를 프로그램하고, 플로팅 게이트의 타단부에도 동일한 방법으로 프로그램을 실시함으로써, 하나의 플래시 메모리 셀에 4비트의 데이터를 저장할 수 있는 것을 특징으로 한다.
상기에서, 4가지 상태는 플로팅 게이트의 일단부에 전자가 주입되지 않은 제 1 상태와, 플로팅 게이트의 일단부의 좌측부에만 전자가 주입된 제 2 상태와, 플로팅 게이트의 일단부의 우측부에만 전자가 주입된 제 3 상태와, 폴로팅 게이트의 일단부 전체에 전자가 주입된 제 4 상태로 나뉘어진다.
이때, 프로그램 전압은 9V 내지 12V이며, 플로팅 게이트에 전자를 주입시키는 과정에서 다른 셀의 모든 영역을 플로팅시킨다.
본 발명에 따른 플래시 메모리 셀의 소거 방법은 상기에 기재된 플래시 메모리 셀을 소거하는 방법에 있어서, 워드 라인에는 소거 전압을 인가하고 소오스 영역을 플로팅시킨 상태에서, 제 1 및 제 2 드레인 영역에 5V의 전압을 인가하므로써, 질화막으로 이루어진 플로팅 게이트의 일단부 및 타단부에 주입된 전자를 방출시켜 소거 동작이 이루어지는 것을 특징으로 한다.
상기에서, 소거 전압은 -10V 내지 -12V이며, 플로팅 게이트에 주입된 전자를 방출시키는 과정에서 다른 셀의 모든 영역을 플로팅시킨다.
본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 독출 방법은 워드 라인에 독출 전압을 인가하고, 소오스 영역에는 0 내지 0.8V의 전압을 인가한 상태에서, 제 1 및 제 2 채널 영역을 통하여 흐르는 제 1 및 제 2 셀 전류를 각각 센싱하여 질화막의 일단부 및 타단부의 프로그램 상태를 판단하고, 이로써 플래시 메모리 셀에 저장된 2비트의 데이터를 독출하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 독출 방법은 프로그램 방법의 제 3 실시예에 기재된 프로그램 동작이 이루어진 플래시 메모리 셀에 저장된 4비트의 데이터를 독출하기 위한 플래시 메모리 셀의 독출 방법으로써, 워드 라인에 독출 전압을 인가하고 소오스 영역에 약 1V의 전압을 인가한 상태에서 제 1 드레인 영역을 접지 단자와 연결시킨 후 소오스 영역에 흐르는 제 1 셀 전류를 센싱하고, 워드 라인에 독출 전압을 인가하고 제 1 드레인 영역에 약 1V의 전압을 인가한 상태에서 소오스 영역을 접지 단자와 연결시킨 후 제 1 드레인에 흐르는 제 2 셀 전류를 센싱하여 플로팅 게이트의 일단부에 저장된 2비트의 데이터를 검출하고, 플로팅 게이트의 타단부에 흐르는 전류도 동일한 방법으로 센싱함으로써, 플래시 메모리 셀에 저장된 4비트의 데이터를 독출하는 것을 특징으로 한다.
상기에서, 2비트의 데이터는 제 1 및 제 2 전류가 모두 소정의 량으로 센싱된 경우에 해당하는 '11'과, 제 1 전류가 소정의 량으로 센싱되고, 제 2 전류가 0A로 센싱된 경우에 해당하는 '10'과, 제 1 전류가 0A로 센싱되고, 제 2 전류가 소정의 량으로 센싱된 경우에 해당하는 '01'과, 제 1 및 제 2 전류가 모두 0A로 센싱된 경우에 해당하는 '00'으로 구별된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래시 메모리 셀의 레이 아웃도이고, 도 3은 도 2의 레이 아웃도를 X-X'에 따라 절취한 상태의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 플래시 메모리 셀(200)은 SOI 반도체 기판(20)의 소정 영역 상부에 형성된 ONO막(30)과, ONO막(30)의 양쪽 끝 부분의 SOI 기판(20)에 형성된 제 1 및 제 2 채널 영역(23a 및 23b)과, 제 1 및 제 2 채널 영역(23a 및 23b) 사이에 형성된 소오스 영역(21)과, ONO막(30)의 양측부의 SOI 기판(20)에 형성된 제 1 및 제 2 드레인 영역(25a 및 25b)과, ONO막(30) 상부에 형성된 워드 라인(31)으로 이루어진다.
ONO막(30)은 하부 산화막(27), 질화막(28) 및 상부 산화막(29)이 순차적으로 적층된 구조로 이루어진다. 이 중 하부 산화막(27)은 터널 산화막의 역할을 하고, 질화막(28)을 플로팅 게이트 역할을 하며, 상부 산화막(29)은 질화막(28)에 주입된 전자가 워드 라인(31)으로 흘러가는 것을 방지하는 절연막 역할을 한다.
제 1 및 제 2 채널 영역(23a 및 23b)은 P타입 불순물 영역(23)으로 이루어진다. 제 1 및 제 2 드레인 영역(25a 및 25b)은 N타입 불순물 영역으로 이루어지며, 제 1 채널 영역(23a)을 형성하는 P타입 불순물 영역(23)과 제 2 채널 영역(23b)을 형성하는 P타입 불순물 영역(23)에 각각 형성된다. 소오스 영역(21)은 SOI 기판(20)에 포함된 절연막층(20b)과 양측의 P타입 불순물 영역(23)에 의해 하부가 차단되어 다른 소오스 영역과 전기적으로 분리된다. 제 1 및 제 2 드레인 영역(25a 및 25b)의 상부에는 소자 분리막(26)이 형성되어 ONO막(30)을 전기적으로 분리시킨다.
상기의 구성으로 이루어진 플래시 메모리 셀(200)의 소오스 영역(21)에는 소오스 콘택 플러그(33a)가 형성되고, 드레인 영역(25a 및 25b)에는 드레인 콘택 플러그(33b)가 형성된다. 소오스 콘택 플러그(33a)와 드레인 콘택 플러그(33b)는 5 내지 10개의 셀(200)마다 하나씩 형성되며, 이러한 플러그의 개수는 디자인 룰이나 인가되는 전압 조건에 따라 달라진다.
상기의 구성으로 이루어진 플래시 메모리 셀의 제조 방법을 설명하면 다음과 같다.
도 4a 내지 도 4e는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 레이 아웃도이고, 도 5a 내지 도 5e는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 4a 및 도 5a를 참조하면, 소정 깊이에 절연층(20b)이 형성된 SOI 기판(20) 상에 제 1 포토레지스트 패턴(22)을 형성한 후 1차 이온 주입 공정을 실시하여 P타입 불순물 영역(23)을 형성한다. 이때, P타입 불순물 영역(23)의 깊이는 절연층(20b)이 형성된 깊이로 제한된다.
SOI 기판(20)은 실리콘 기판(20a), 절연층(20b) 및 N타입 불순물이 도핑된 실리콘층(20c)이 순차적으로 형성된 스택 구조를 갖는다. 1차 이온 주입 공정이 실시되지 않은 SOI 기판(20)의 실리콘층(20c)의 영역은 소오스 영역(21)으로 정의된다. P타입 불순물 영역(23)은 Y축 방향으로 길게 형성되며, 이로 인하여 소오스 영역(21)도 Y축 방향으로 길게 형성되어 공통 소오스로 형성된다. 실리콘층(20c)은 N타입 불순물을 사용하여 형성되므로, 소오스 영역(21)도 N타입이 된다. 따라서, 소오스 영역(21)을 정의하기 위하여 불순물 이온 주입 공정을 실시할 필요가 없으며, 소오스 영역(21)의 불순물 농도를 증가시킬 경우에는 소오스 영역(21)에 추가로 이온 주입 공정을 실시한다.
도 4a 및 도 5b를 참조하면, 제 1 포토레지스트 패턴을 제거하고, P타입 불순물 영역(23)의 가운데 영역이 노출되는 제 2 포토레지스트 패턴(24)을 형성한 후 2차 불순물 이온 주입 공정을 통해 P타입 불순물 영역(23)의 가운데 영역에 N타입 불순물 영역으로 이루어진 드레인 영역(25a 및 25b)을 형성한다. N타입 불순물 영역은 두 개씩 짝을 이루어 하나의 플래시 메모리 셀에 대한 제 1 및 제 2 드레인 영역(25a 및 25b)이 된다. 이때, 제 1 및 제 2 드레인 영역(25a 및 25b)은 P타입 불순물 영역(23)에 비하여 고농도로 형성되며, Y축 방향으로 길게 형성되어 공통 드레인으로 형성된다.
P타입 불순물 영역(23)의 가운데 영역의 제 1 및 제 2 드레인 영역(25a 및 25b)이 형성됨으로써, 제 1 및 제 2 드레인 영역(25a 및 25b)이 형성되지 않은 P타입 불순물 영역(23)의 상부 가장 자리는 제 1 및 제 2 채널 영역(23a 및 23b)으로 확정된다.
도 4b 및 도 5c를 참조하면, 제 2 포토레지스트 패턴을 제거한 후 드레인 영역(25a 및 25b)에 소자 분리막(26)을 형성한다. 소자 분리막(26)은 산화막으로 이루어지며, 열산화공정을 통해 형성된다. 열산화 공정에 의해 형성되는 소자 분리막(26)은 다른 영역에 비하여 불순물의 농도가 상대적으로 높은 드레인 영역(25a 및 25b)에서 빨리 성장된다. 따라서, 드레인 영역(25a 및 25b)을 제외한 나머지 영역에 형성된 산화막은 세정 공정을 통해 용이하게 제거할 수 있다.
도 4c 및 도 5d를 참조하면, 전체 상부에 하부 산화막(27), 질화막(28) 및 상부 산화막(29)을 순차적으로 형성한 후 패터닝 공정을 통해 소자 분리막(26) 상부의 상부 산화막(29), 질화막(28) 및 하부 산화막(27)을 제거하여 소오스 영역(21), P타입 불순물 영역(23)의 제 1 및 제 2 채널 영역(23a 및 23b) 상부에만 잔류시킨다. 이로써, 상부 산화막(29), 질화막(28) 및 하부 산화막(27)으로 이루어진 ONO막(30)이 형성되며, 이 중 하부 산화막(27)은 터널 산화막의 역할을 하고, 질화막(28)은 플로팅 게이트의 역할을 하며, 상부 산화막(29)은 질화막(28)에 주입된 전자가 후속 공정에서 형성될 워드 라인으로 흘러가는 것을 방지하는 절연막의 역할을 한다. 여기서, ONO막(30)의 양 단부는 제 1 및 제 2 채널 영역(23a 및 23b)과 각각 중첩되므로, 제 1 및 제 2 채널 영역(23a 및 23b)을 통하여 질화막(28)의 양 단부에 서로 다른 데이터를 저장할 수 있다. 따라서, 하나의 셀에 2비트의 데이터를 저장하는 것이 가능해진다.
한편, ONO막(30) 중 하부 산화막(27)을 형성하는 공정에서 소자 분리막(26)을 동시에 형성할 수도 있다. 즉, 도 5c에서 소자 분리막(26)을 형성하지 않고, 하부 산화막(27)을 바로 형성할 경우, 마찬가지로 다른 영역에 비하여 불순물의 농도가 상대적으로 높은 드레인 영역(25a 및 25b)에서 하부 산화막(27)이 빨리 성장되어 드레인 영역(25a 및 25b)에서는 하부 산화막(27)이 두껍게 형성된다. 이러한 현상을 이용하여, 하부 산화막(27)을 형성하는 공정으로 소자 분리막(26)까지 형성할 수도 있다.
도 4d 및 도 5e를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 통해 전도성 물질층으로 이루어진 워드 라인(31)을 형성한다. 전도성 물질층은 폴리실리콘층으로 형성한다. 이로써, SOI 기판(20) 상에 ONO막(30)과 폴리실리콘층이 적층된 SONOS 구조의 게이트를 포함하는 플래시 메모리 셀(200)이 형성된다.
플래시 메모리 셀(200)에서 ONO막(30)의 질화막(28)은 플로팅 게이트의 역할을 한다. ONO막(30)의 양단부는 P타입 불순물 영역(23)으로 이루어진 제 1 및 제 2 채널 영역(23a 및 23b)과 중첩되며, 제 1 및 제 2 채널 영역(23a 및 23b)을 통하여 질화막(28)의 양단부에 전자를 주입하거나 주입된 전자를 방출시켜 독립적으로 데이터를 저장한다. 이로써, 하나의 플래시 메모리 셀(200)에 2비트의 데이터를 저장할 수 있다.
이후, 소오스 영역(21)과 제 1 및 제 2 드레인 영역(25a 및 25b)에 각각 플러그를 형성한다.
도 6a는 도 4e에서 소오스 플러그가 형성된 영역을 X축 방향으로 절취한 상태의 단면도이고, 도 6b는 도 4e에서 드레인 플러그가 형성된 영역을 X축 방향으로 절취한 상태의 단면도이다.
도 4e, 도 6a 및 도 6b를 참조하면, 전체 상부에 층간 절연막(32)을 형성한 후 소오스 영역(21) 상부의 층간 절연막(32)과 드레인 영역(25a 및 25b) 상부의 소자 분리막(26) 및 층간 절연막(32)을 제거한다. 이후 전도성 물질을 매립하여 소오스 콘택 플러그(33a) 및 드레인 콘택 플러그(33b)를 형성한다. 소오스 콘택 플러그(33a)와 드레인 콘택 플러그(33b)는 5 내지 10개의 셀(200)마다 하나씩 형성되며, 이러한 플러그의 개수는 디자인 룰이나 인가되는 전압 조건에 따라 달라진다.
상기의 공정을 통해, ONO막(30)과, 제 1 및 제 2 채널 영역(23a 및 23b)과, 소오스 영역(21)과, 제 1 및 제 2 드레인 영역(25a 및 25b)과, 워드 라인(31)을 구비한 플래시 메모리 셀(200)이 제조된다.
이하, 상기의 방법을 통해 제조된 플래시 메모리 셀의 프로그램 방법을 설명하기로 한다.
도 7a 내지 도 7d는 도 3에 도시된 플래시 메모리 셀을 프로그램하는 방법을 설명하기 위한 소자의 단면도이다.
도 7a를 참조하면, 본 발명에 따른 플래시 메모리 셀은 제 1 채널 영역(23a)을 통하여 질화막(28)의 타단부와는 독립적으로 질화막(28)의 일단부에 전자를 주입하여 데이터를 저장시킬 수 있다.
이하, 도 7a를 참조하여 제 1 채널 영역(23a)을 통해 질화막(28)으로 이루어진 플로팅 게이트의 일단부에 전자를 주입하는 동작을 설명하기로 한다.
플래시 메모리 셀을 프로그램하기 위하여 워드 라인(31)에는 프로그램 전압으로 9V 내지 12V를 인가하고, 제 1 드레인 영역(25a)에는 약 5V의 전압을 인가한다. 소오스 영역(21)은 접지 단자(GND)에 연결시키고, 제 2 채널 영역(23b)을 통해 질화막(28)의 타단부에 전자가 주입되는 것을 방지하기 위하여 제 2 드레인 영역(25b)도 접지 단자(GND)에 연결시킨다. 이때, 주변의 플래시 메모리 셀의 모든 영역은 플로팅 상태로 만들어 프로그램 동작이 이루어지는 것을 방지한다.
상기의 조건으로 전압이 인가되면, 제 1 채널 영역(23a)에서는 핫 캐리어가 발생되고, 핫 캐리어는 워드 라인(31)에 인가된 전압에 의해 ONO막(30)의 하부 산화막(27)을 통과하여 질화막(28)의 일단부로 트랩된다. 이로써, 질화막(28)으로 이루어진 플로팅 게이트의 일단부에 프로그램이 완료된다.
제 1 채널 영역(23a)을 통해 질화막(28)으로 이루어진 플로팅 게이트의 일단에 전자를 주입하는 프로그램 동작의 다른 실시예를 설명하면 다음과 같다.
도 7b를 참조하면, 플래시 메모리 셀을 프로그램하기 위하여 워드 라인(31)에는 프로그램 전압으로 9V 내지 12V를 인가하고, 소오스 영역(21)에는 약 5V의 전압을 인가한다. 제 1 드레인 영역(25a)은 접지 단자(GND)에 연결시키고, 제 2 채널 영역(23b)을 통해 질화막(28)의 타단부에 전자가 주입되는 것을 방지하기 위하여 제 2 드레인 영역(25b)은 플로팅 상태로 만든다. 이때, 주변의 플래시 메모리 셀의 모든 영역은 플로팅 상태로 만들어 프로그램 동작이 이루어지는 것을 방지한다.
상기의 조건으로 전압이 인가되면, 제 1 채널 영역(23a)에서는 핫 캐리어가 발생되고, 핫 캐리어는 워드 라인(31)에 인가된 전압에 의해 ONO막(30)의 하부 산화막(27)을 통과하여 질화막(28)의 일단부로 트랩된다. 이로써, 질화막(28)으로 이루어진 플로팅 게이트의 일단부에 프로그램이 완료된다.
도 7c를 참조하면, 본 발명에 따른 플래시 메모리 셀은 제 2 채널 영역(23b)을 통하여 질화막(28)의 일단부와는 독립적으로 질화막(28)의 타단부에 전자를 주입하여 데이터를 저장시킬 수 있다.
이하, 제 2 채널 영역(23a)을 통해 질화막(28)으로 이루어진 플로팅 게이트의 타단부에 전자를 주입하는 동작을 설명하기로 한다.
플래시 메모리 셀을 프로그램하기 위하여 워드 라인(31)에는 프로그램 전압으로 9V 내지 12V를 인가하고, 제 2 드레인 영역(25b)에는 약 5V의 전압을 인가한다. 소오스 영역(21)은 접지 단자(GND)에 연결시키고, 제 1 채널 영역(23a)을 통해 질화막(28)의 일단부에 전자가 주입되는 것을 방지하기 위하여 제 1 드레인 영역(25a)도 접지 단자(GND)에 연결시킨다. 이때, 주변의 플래시 메모리 셀의 모든 영역은 플로팅 상태로 만들어 프로그램 동작이 이루어지는 것을 방지한다.
상기의 조건으로 전압이 인가되면, 제 2 채널 영역(23b)에서는 핫 캐리어가 발생되고, 핫 캐리어는 워드 라인(31)에 인가된 전압에 의해 ONO막(30)의 하부 산화막(27)을 통과하여 질화막(28)의 타단부로 트랩된다. 이로써, 질화막(28)으로 이루어진 플로팅 게이트의 타단부에 프로그램이 완료된다.
도 7d를 참조하여, 제 2 채널 영역(23b)을 통해 질화막(28)으로 이루어진 플로팅 게이트의 일단에 전자를 주입하는 프로그램 동작의 다른 실시예를 설명하면 다음과 같다.
플래시 메모리 셀을 프로그램하기 위하여 워드 라인(31)에는 프로그램 전압으로 약 9V 내지 12V를 인가하고, 소오스 영역(21)에는 약 5V의 전압을 인가한다. 제 2 드레인 영역(25b)은 접지 단자(GND)에 연결시키고, 제 1 채널 영역(23a)을 통해 질화막(28)의 일단부에 전자가 주입되는 것을 방지하기 위하여 제 1 드레인 영역(25a)은 플로팅 상태로 만든다. 이때, 주변의 플래시 메모리 셀의 모든 영역은 플로팅 상태로 만들어 프로그램 동작이 이루어지는 것을 방지한다.
상기의 조건으로 전압이 인가되면, 제 2 채널 영역(23b)에서는 핫 캐리어가 발생되고, 핫 캐리어는 워드 라인(31)에 인가된 전압에 의해 ONO막(30)의 하부 산화막(27)을 통과하여 질화막(28)의 타단부로 트랩된다. 이로써, 질화막(28)으로 이루어진 플로팅 게이트의 타단부에 프로그램이 완료된다.
이하, 플래시 메모리 셀의 소거 방법을 설명하면 다음과 같다.
도 8은 도 3에 도시된 플래시 메모리 셀을 소거하는 방법을 설명하기 위한 소자의 단면도이다.
도 8에 도시한 바와 같이, 프로그램 동작에 의해 질화막(28)으로 이루어진 플로팅 게이트에 주입된 전자를 방출시키기 위해서는, 소오스 영역(21)을 플로팅 상태로 만든 상태에서 워드 라인(31)에는 소거 전압으로 약 -10V를 인가하고, 제 1 및 제 2 드레인 영역(25a 및 25b)에는 약 5V의 전압을 인가한다. 이때, 주변의 플래시 메모리 셀의 모든 영역은 플로팅 상태로 만들어 소거 동작이 이루어지는 것을 방지한다.
상기의 조건으로 전압이 인가되면, 질화막(28)의 일단부 및 타단부로 주입된 전자가 제 1 및 제 2 채널 영역(23a 및 23b)을 통해 방출되면서 전하가 충전된다. 이로써, 질화막(28)으로 이루어진 플로팅 게이트의 일단부 및 타단부에 소거 동작이 완료된다.
이하, 플래시 메모리 셀에 저장된 데이터를 독출하는 방법을 설명하기로 한다.
도 9는 플래시 메모리 셀에 저장된 데이터를 독출하는 방법을 설명하기 위한 소자의 단면도이다.
도 9에 도시된 바와 같이, 플래시 메모리 셀에 저장된 데이터를 독출하기 위하여 워드 라인(31)에 약 4V의 독출 전압을 인가하고, 소오스 영역(21)에는 0V(예를 들면, 접지 전압) 내지 0.8V의 전압을 인가한다. 제 1 및 제 2 드레인 영역(25a 및 25b)에는 커런트 미러(도시되지 않음)를 각각 연결한다. 워드 라인(31)에 독출 전압이 인가되면, 제 1 및 제 2 채널 영역(23a 및 23b)에는 채널이 형성되며, 제 1 및 제 2 채널 영역(23a 및 23b)을 통하여 제 1 및 제 2 셀 전류(IC1및 IC2)가 흐른다. 제 1 및 제 2 셀 전류(IC1및 IC2)를 통하여 질화막(28)의 일단부와 타단부의 프로그램 상태를 검출하고, 이로써 플래시 메모리 셀에 저장된 2비트의 데이터를 독출한다.
상기에서는 질화막(28)의 양단부에 각각 주입되는 전자에 따라 2비트의 데이터를 저장하였으나, 각각의 단부마다 전자를 주입하기 위한 프로그램 동작 조건을 조절함으로써, 일단부와 타단부에 각각 2비트의 데이터를 저장할 수도 있다. 이로써, 하나의 셀에 4비트의 데이터를 저장할 수 있다.
이하, 하나의 셀에 4비트의 데이터를 저장하고 독출하는 방법을 설명하기로 한다.
도 7a 및 도 7b에서 상술한 프로그램 방법으로 질화막(28)의 일단부에 전자를 주입하더라도, 도 7a에 도시한 프로그램 방법과 도 7b에 도시한 프로그램 방법에 따라서 질화막(28)의 일단부로 전자가 주입되는 위치가 달라진다. 즉, 도 7a에 도시한 방법에 따라 전자를 주입하면 전자는 질화막(28)의 일단부의 좌측부로 주입되며, 도 7b에 도시한 방법에 따라 전자를 주입하면, 전자는 질화막(28)의 일단부의 우측부로 주입된다. 이는, 도 7c 및 도 7d에서 상술한 프로그램 방법으로 질화막(28)의 타단부에 전자를 주입하는 경우에도 마찬가지이다.
좀 더 상세히 설명하면, 프로그램 동작이 실시되지 않아 질화막(28)의 일단부에 전자가 하나도 주입되지 않은 상태를 '11'로 정의하고, 도 7a에 도시된 프로그램 동작에 의해 질화막(28)의 일단부의 좌측부에만 전자가 주입된 상태를 '10'이라 정의하고, 도 7b에 도시된 프로그램 동작에 의해 질화막(28)의 일단부의 우측부에만 전자가 주입된 상태를 '01'이라 정의하고, 도 7a 및 도 7b에 도시된 프로그램 동작에 의해 질화막(28)의 일단부의 양측부에 전자가 모두 주입된 상태를 '00'으로정의하면, 질화막(28)의 일단부에서만 2비트의 데이터를 저장할 수 있다. 따라서, 질화막(28)의 타단부에서도 동일하게 상기의 방법을 적용하면, 질화막(28)의 양단부를 이용하여 하나의 플래시 메모리 셀로 4비트의 데이터를 저장할 수 있다.
상기에서 서술한 프로그램 방법에 의해 정의된 4가지의 상태를 센싱하여 데이터를 독출하는 방법을 설명하면 다음과 같다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 플래시 메모리 셀의 독출 방법을 설명하기 위한 소자의 단면도이다.
도 10a 및 도 10b를 참조하여, 질화막의 일단부로 주입된 전자의 상태에 따라 셀 전류를 측정하고데이터를 독출하는 방법을 설명하면 다음과 같다
질화막(28)의 일단부에 주입된 전자의 위치와 제 1 드레인 영역(25a) 및 소오스 영역(21)에 인가되는 전압에 따라, 소오스 영역(21)에서 측정되는 제 1 셀 전류(IC11)와 제 1 드레인 영역(25a)에서 측정되는 제 2 셀 전류(IC12)에 달라진다.
도 10a에 도시된 바와 같이, 워드 라인(31)에 약 3V의 전압을 인가하고, 소오스 영역(21)에 약 1V의 전압을 인가한 상태에서 제 1 드레인 영역(25a)을 접지 단자(GND)와 연결시킨 후 소오스 영역(21)에 흐르는 제 1 셀 전류(IC11)를 센싱한다. 이때, 제 1 셀 전류(IC11)를 센싱하는 과정에서 제 2 드레인 영역(25b)으로 흐르는 전류에 의해 오차가 발생되는 것을 방지하기 위하여, 제 2 드레인 영역(25b)은 플로팅 상태로 만든다.
이후, 도10b에 도시된 바와 같이, 워드 라인(31)에 약 3V의 전압을 인가하고, 제 1 드레인 영역(25a)에 약 1V의 전압을 인가한 상태에서 소오스 영역(25a)을 접지 단자(GND)와 연결시킨 후 제 1 드레인(25a)에 흐르는 제 2 셀 전류(IC12)를 센싱한다. 마찬가지로, 제 2 셀 전류(IC12)를 센싱하는 과정에서 제 2 드레인 영역(25b)으로 흐르는 전류에 의해 오차가 발생되는 것을 방지하기 위하여, 제 2 드레인 영역(25b)은 플로팅 상태로 만든다.
상기의 독출 조건 상태에서 제 1 및 제 2 전류(IC11및 IC12)가 모두 소정의 량으로 센싱된 경우에는, 프로그램 동작이 실시되지 않아 질화막(28)의 일단부에 전자가 하나도 주입되지 않은 상태이므로 저장된 데이터가 '11'에 해당된다.
제 1 전류(IC11)가 소정의 량으로 센싱되고, 제 2 전류(IC12)가 0A로 센싱된 경우에는, 도 7a에 도시된 프로그램 방법에 의해 질화막(28)의 일단부의 좌측부에만 전자가 주입된 상태이므로, 저장된 데이터가 '10'에 해당된다.
제 1 전류(IC11)가 0A로 센싱되고, 제 2 전류(IC12)가 소정의 량으로 센싱된 경우에는, 도 7b에 도시된 프로그램 방법에 의해 질화막(28)의 일단부의 우측부에만 전자가 주입된 상태이므로, 저장된 데이터가 '01'에 해당된다.
제 1 및 제 2 전류(IC11및 IC12)가 모두 0A로 센싱된 경우에는, 도 7a 및 도 7b에 도시된 프로그램 동작이 모두 실시되어 질화막(28)의 일단부의 양측부에 전자가 다 주입된 상태이므로 저장된 데이터가 '00'에 해당된다.
상기와 같이, 도 7a 및 도 7b에 도시된 프로그램 방법에 따라 질화막의 일단부에 전자를 주입한 후 도 10a 및 도 10b에 도시된 독출 방법에 따라 제 1 및 제 2 셀 전류를 센싱함으로써, 질화막의 일단부에 2비트의 데이터를 저장하고 독출할 수 있다.
상기의 방법을 질화막의 타단부에도 동일하게 적용하면, 질화막의 일단부에도 2비트의 데이터를 저장하고 독출할 수 있다. 이로써, 하나의 메모리 셀에 4비트의 데이터를 저장시킬 수 있다.
상술한 바와 같이, 본 발명은 하나의 셀에 2비트의 데이터 또는 그 이상의 데이터를 안정적으로 저장하므로 소자의 집적도를 향상시킬 수 있으며, 소오스 영역 및 드레인 영역을 먼저 형성한 후 터널 산화막을 형성하므로 이온 주입 공정에 의해 터널 산화막이 손상되는 것을 방지하여 소자의 전기적 특성을 시키고, 플래시 메모리 셀을 SONOS 구조로 형성하여 공정의 단계를 줄이고 용이하게 형성할 수 있어 공정의 신뢰성을 향상시킬 수 있다.

Claims (31)

  1. SOI 기판의 소정 영역에 형성된 터널 산화막과,
    상기 터널 산화막의 상부에 형성된 플로팅 게이트와,
    상기 플로팅 게이트 상부에 형성된 유전체막과,
    상기 플로팅 게이트 양단 하부의 상기 SOI 기판에 형성된 제 1 및 제 2 채널 영역과,
    상기 제 1 및 제 2 채널 영역 사이에 형성된 소오스 영역과,
    상기 플로팅 게이트의 양측부의 상기 SOI 기판에 형성된 제 1 및 제 2 드레인 영역과,
    상기 유전체막 상에 형성된 워드 라인으로 이루어져, 상기 소오스 영역, 상기 워드 라인, 상기 제 1 및 제 2 드레인 영역에 인가되는 전압에 따라 상기 제 1 및 제 2 채널 영역 상부의 상기 플로팅 게이트에 따로따로 전자를 주입시키거나 주입된 전자를 방출시켜 하나의 셀에 2비트 또는 4비트의 데이터를 저장할 수 있는 것을 특징으로 하는 플래시 메모리 셀.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 질화막으로 이루어져, 상기 터널 산화막, 상기 플로팅 게이트 및 상기 유전체막이 ONO 구조로 이루어진 것을 특징으로 하는 플래시 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 채널 영역은 각각 P타입 불순물 영역으로 이루어지고, 상기 제 1 및 제 2 드레인 영역은 N타입 불순물 영역으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 드레인 영역은 상기 제 1 채널 영역을 형성하는 P타입 불순물 영역과 상기 제 2 채널 영역을 형성하는 P타입 불순물 영역에 각각 형성되는 것을 특징으로 하는 플래시 메모리 셀.
  5. 제 1 항에 있어서,
    상기 소오스 영역은 상기 SOI 기판에 포함된 절연막층에 의해 하부가 차단되어 다른 소오스 영역과 전기적으로 분리되는 것을 특징으로 하는 플래시 메모리 셀.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 드레인 영역의 상부에 형성된 소자 분리막을 포함하여 이루어지며, 상기 소자 분리막에 의해 상기 플로팅 게이트가 각각 분리되는 것을 특징으로 하는 플래시 메모리 셀.
  7. 제 1 항에 있어서,
    상기 소오스 영역, 상기 제 1 및 제 2 드레인 영역과 전기적으로 연결되도록 형성된 콘택 플러그를 더 포함하여 이루어지는 특징으로 하는 플래시 메모리 셀.
  8. 제 7 항에 있어서,
    상기 콘택 플러그는 5 내지 10개의 셀 당 하나씩 구비되며, 디자인 룰이나 인가되는 전압에 따라 그 개수가 조절되는 것을 특징으로 하는 플래시 메모리 셀.
  9. SOI 기판에 P타입 불순물 영역 및 소오스 영역을 형성하는 단계와,
    상기 P타입 불순물 영역의 가운데 영역에 N타입 불순물 영역으로 이루어진 드레인 영역을 형성하는 단계와,
    상기 드레인 영역 상부에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막에 의해 분리되며 양단부가 상기 P타입 불순물 영역의 일부와 중첩되도록 상기 소오스 영역 및 상기 P타입 불순물 영역 상부에 터널 산화막, 플로팅 게이트 및 유전체막을 적층 구조로 형성하는 단계와,
    전도성 물질층을 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 워드 라인을 형성하는 단계로 이루어진 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  10. SOI 기판에 P타입 불순물 영역 및 소오스 영역을 형성하는 단계와,
    상기 P타입 불순물 영역의 가운데 영역에 N타입 불순물 영역으로 이루어진 드레인 영역을 형성하는 단계와,
    열산화 공정을 실시하여 상기 드레인 영역에는 소자 분리막을 형성하고 상기 P타입 불순물 영역 및 상기 소오스 영역에는 터널 산화막을 형성하는 단계와,
    상기 터널 산화막 상부에 플로팅 게이트 및 유전체막을 적층 구조로 형성하는 단계와,
    전도성 물질층을 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 워드 라인을 형성하는 단계로 이루어진 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 SOI 기판을 실리콘 기판, 절연층 및 N타입 불순물이 도핑된 실리콘층이 순차적으로 형성된 스택 구조를 가지며, 상기 소오스 영역은 상기 실리콘층으로 이루어진 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 플로팅 게이트는 질화막으로 형성하고 상기 유전체막은 산화막으로 형성하여, 상기 터널 산화막, 상기 플로팅 게이트 및 상기 유전체막을 ONO 구조로 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 워드 라인 식각 공정을 실시한 후 자기 정렬 식각 공정으로 상기 유전체막, 상기 플로팅 게이트 및 상기 터널 산화막을 식각하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  14. 제 9 항, 제 10 항 및 제 13 항 중 어느 하나의 항에 있어서,
    전체 상부에 층간 절연막을 형성한 후 소정 영역의 상기 소오스 영역 및 상기 드레인 영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  15. 제 14 항에 있어서,
    상기 콘택 플러그는 5 내지 10개의 셀 당 하나씩 형성되며, 디자인 룰이나 인가되는 전압에 따라 그 개수가 조절되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  16. 제 1 항에 기재된 플래시 메모리 셀에 데이터를 저장하기 위한 플래시 메모리 셀의 프로그램 방법에 있어서,
    워드 라인에는 프로그램 전압을 인가하고, 소오스 영역을 접지 단자와 연결시킨 상태에서, 질화막으로 이루어진 플로팅 게이트의 일단부에 전자를 주입시킬 경우에는 제 2 드레인 영역을 접지 단자에 연결하고 제 1 드레인 영역에 약 5V의 전압을 인가하며, 상기 플로팅 게이트의 타단부에 전자를 주입시킬 경우에는 상기 제 1 드레인 영역을 접지 단자에 연결하고 상기 제 2 드레인 영역에 약 5V의 전압을 인가하므로써, 상기 플로팅 게이트의 일단부와 타단부에 독립적으로 전자를 주입시켜 하나의 셀에 2비트의 데이터를 저장시킬 수 있는 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  17. 제 1 항에 기재된 플래시 메모리 셀에 데이터를 저장하기 위한 플래시 메모리 셀의 프로그램 방법에 있어서,
    워드 라인에는 프로그램 전압을 인가하고, 소오스 영역에는 약 5V의 전압을 인가한 상태에서, 질화막으로 이루어진 플로팅 게이트의 일단부에 전자를 주입시킬 경우에는 제 1 드레인 영역을 접지 단자에 연결하고 제 2 드레인 영역을 플로팅시키며, 상기 플로팅 게이트의 타단부에 전자를 주입시킬 경우에는 상기 제 2 드레인 영역을 접지 단자에 연결하고 상기 제 1 드레인 영역을 플로팅시키므로써, 상기 플로팅 게이트의 일단부와 타단부에 독립적으로 전자를 주입시켜 하나의 셀에 2비트의 데이터를 저장시킬 수 있는 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  18. 제 1 항에 기재된 플래시 메모리 셀에 데이터를 저장하기 위한 플래시 메모리 셀의 프로그램 방법에 있어서,
    워드 라인에는 프로그램 전압을 인가하고 제 2 드레인 영역을 접지 단자에 연결시킨 상태에서, 소오스 영역을 접지 단자에 연결시키고 제 1 드레인 영역에 약 5V의 전압을 인가하여 플로팅 게이트의 일단부의 좌측부에 전자를 주입시키는 제 1프로그램 동작과, 상기 워드 라인에는 프로그램 전압을 인가하고 상기 제 2 드레인 영역을 플로팅시킨 상태에서, 상기 소오스 영역을 약 5V의 전압을 인가하고 상기 제 1 드레인 영역을 접지 단자에 연결시켜 상기 플로팅 게이트의 일단부의 우측부에 전자를 주입시키는 제 2 프로그램 동작을 선택적으로 실시하여 4가지의 상태로 상기 플로팅 게이트의 일단부를 프로그램하고, 상기 플로팅 게이트의 타단부에도 동일한 방법으로 프로그램을 실시함으로써, 하나의 플래시 메모리 셀에 4비트의 데이터를 저장할 수 있는 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  19. 제 18 항에 있어서,
    상기 4가지 상태는 상기 플로팅 게이트의 일단부에 전자가 주입되지 않은 제 1 상태와,
    상기 플로팅 게이트의 일단부의 좌측부에만 전자가 주입된 제 2 상태와,
    상기 플로팅 게이트의 일단부의 우측부에만 전자가 주입된 제 3 상태와,
    상기 폴로팅 게이트의 일단부 전체에 전자가 주입된 제 4 상태로 이루어진 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 프로그램 전압은 9V 내지 10V인 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  21. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 플로팅 게이트에 전자를 주입시키는 과정에서 다른 셀의 모든 영역을 플로팅시키는 것을 특징으로 하는 플래시 메모리 셀의 프로그램 방법.
  22. 제 1 항에 기재된 플래시 메모리 셀에 저장된 데이터를 소거하기 위한 플래시 메모리 셀의 소거 방법에 있어서,
    워드 라인에는 소거 전압을 인가하고 소오스 영역을 플로팅시킨 상태에서, 제 1 및 제 2 드레인 영역에 5V의 전압을 인가하므로써, 질화막으로 이루어진 플로팅 게이트의 일단부 및 타단부에 주입된 전자를 방출시켜 소거 동작이 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 소거 방법.
  23. 제 22 항에 있어서,
    상기 소거 전압은 -10V 내지 -12V인 것을 특징으로 하는 플래시 메모리 셀의 소거 방법.
  24. 제 22 항에 있어서,
    상기 플로팅 게이트에 주입된 전자를 방출시키는 과정에서 다른 셀의 모든 영역을 플로팅시키는 것을 특징으로 하는 플래시 메모리 셀의 소거 방법.
  25. 제 1 항에 기재된 플래시 메모리 셀에 저장된 데이터를 독출하기 위한 플래시 메모리 셀의 독출 방법에 있어서,
    워드 라인에 독출 전압을 인가하고, 소오스 영역에는 0V 내지 0.8V의 전압을 인가한 상태에서, 제 1 및 제 2 채널 영역을 통하여 흐르는 제 1 및 제 2 셀 전류를 각각 센싱하여 질화막의 일단부 및 타단부의 프로그램 상태를 판단하고, 이로써 플래시 메모리 셀에 저장된 2비트의 데이터를 독출하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  26. 제 25 항에 있어서,
    상기 독출 전압은 약 3V인 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  27. 제 25 항에 있어서,
    제 1 및 제 2 드레인 영역에 커런트 미러가 연결하여, 제 1 및 제 2 드레인 영역의 제 1 및 제 2 셀 전류를 센싱하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  28. 제 18 항에 기재된 프로그램 동작이 이루어진 플래시 메모리 셀에 저장된 데이터를 독출하기 위한 플래시 메모리 셀의 독출 방법에 있어서,
    워드 라인에 독출 전압을 인가하고 소오스 영역에 약 1V의 전압을 인가한 상태에서 제 1 드레인 영역을 접지 단자와 연결시킨 후 상기 소오스 영역에 흐르는 제 1 셀 전류를 센싱하고, 상기 워드 라인에 독출 전압을 인가하고 상기 제 1 드레인 영역에 약 1V의 전압을 인가한 상태에서 상기 소오스 영역을 접지 단자와 연결시킨 후 상기 제 1 드레인에 흐르는 제 2 셀 전류를 센싱하여 상기 플로팅 게이트의 일단부에 저장된 2비트의 데이터를 검출하고, 상기 플로팅 게이트의 타단부에 흐르는 전류도 동일한 방법으로 센싱함으로써, 플래시 메모리 셀에 저장된 4비트의 데이터를 독출하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  29. 제 28 항에 있어서,
    상기 독출 전압은 약 3V인 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  30. 제 28 항에 있어서,
    상기 제 1 및 제 2 전류를 센싱하는 과정에서 제 2 드레인 영역은 플로팅 상태로 만드는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  31. 제 28 항에 있어서,
    상기 2비트의 데이터는 상기 제 1 및 제 2 전류가 모두 소정의 량으로 센싱된 경우에 해당하는 '11'과,
    상기 제 1 전류가 소정의 량으로 센싱되고, 상기 제 2 전류가 0A로 센싱된 경우에 해당하는 '10'과,
    상기 제 1 전류가 0A로 센싱되고, 상기 제 2 전류가 소정의 량으로 센싱된 경우에 해당하는 '01'과,
    상기 제 1 및 제 2 전류가 모두 0A로 센싱된 경우에 해당하는 '00'으로 구별되는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
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