KR100236009B1 - 폴리실리콘 스페이서를 사용하는 분할 게이트 eprom 셀 - Google Patents
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Abstract
본 발명은 도전성 스페이서를 사용하여, 분할 게이트 메모리 셀을 이루는 직렬 선택 트랜지스터의 게이트 길이를 한정하는 집적 회로 제조방법을 제공한다. 상기 스페이서의 길이가 현존하는 집적 회로 프로세스 기술을 사용하여 고도의 정밀도로 제어될 수 있기때문에, 선행 기술인 분할 게이트 셀과 관련된 오정렬의 문제점이 해결된다.
Description
제1a도는 종래의 가상 접지 분할 게이트 EPROM셀을 예시하는 단면도.
제1b는 가장 접지 EPROM어레이의 단순한 구성을 예시하는 개략도.
제1c는 스태거(stagger)형태의 가상 접지 EPROM어레이 구성을 단순하게 예시하는 개략도.
제2a도 내지 제2e도는 본 발명에 따른 분할 게이트 메모리 셀을 형성하는 방법의 진행 단계를 예시하는 단면도.
제3a도 및 제3b도는 본 발명에 따른 분할 게이트 메모리 셀을 형성함에 있어 사용될 수 있는 변형 단계를 예시하는 단면도.
제4도는 가상 접지 구성을 이루는 본 발명에 따른 분할 게이트 메모리 셀에 대한 평면도.
제5도는 스태거 형태의 가상 접지 구성을 이루는 본 발명에 따른 분할 게이트 메모리 셀에 대한 평면도.
[발명의 분야]
본 발명은 소거 가능하고 프로그램가능한 판동 전용 메모리(Erasable Programmable Read Only Momory; 이하 EPROM이라 한다.)에서 사용될 수 있는 형태의 분할 게이트 메모리 셀에 관한 것으로 특히, 폴리실리콘 스페이서를 사용하여 가상 접지 분할 게이트 EPROM셀을 이루는 직렬 선택 트랜지스터의 게이트 길이를 한정하는 분할 게이트 메모리 셀에 관한 것이다. 그와 같은 폴리실리콘 스페이서의 길이가 고도의 정밀도로 제어될 수 있기 때문에, 선행 기술과 관련된 오정렬(misalignment)의 문제점이 해결되어, 그 결과 셀의 크기가 감소될 수 있다.
[선행기술의 설명]
종래의 ＂ T ＂ EPROM셀의 집적도 및 수율(yield)을 개선시키기 위한 수단으로서 가상 접지 분할 게이트 EPROM셀이 제기되어왔다. 이러한 셀은 2가지 중요한 특징을 제공한다. 첫째로, 매몰된 N+ 비트 라인을 사용함으로써 메모리 어레이에 필요한 접점의 갯수를 극적으로 감소시킨다는 점이다. 이는 곧바로 유리한 수율을 얻을 수 있는데, 그 이유인 즉은 접점위상과 관련된 금속 도포영역이 기준화 집적회로 기술에 있어 수율 손실에 대한 주된 원인이 되기 때문이다. 더우기, 다수개의 셀사이에 비트 라인 접점을 공유시킴으로써 각각의 셀과 관련된 레이아웃(layout)면적은 감소된다. 둘째로, 각가의 부동(floation)게이트와 관련된 직렬 선택 트랜지스터를 제공함으로써 드레이능로부터 부동 게이트에 걸린 전압으로 인해 상기 셀이 우연히 턴온 될 수 없게 한다는 점이다. 이는 종래의 T-셀 EPROM에서 직면하는 드레인 프로그래밍 전압에 대한 구속력을 상당히 완화시킨다. 더군다나, 각각의 부동 게이트와 직렬 선택 트랜지스터와의 관계는 상기 셀 동작에 대하여 비대칭을 제공한다. 상기 셀의 소오스 및 드레인 단자가 서로 교환되는 경우에는 어떠한 프로그램이 전압도 생기지 않는다. 이는 상기 어레이에 대한 프로그래밍 해독 동작을 단순화시키는데, 그 이유로는 프로그래밍되어있는 셀 다음에 존재하는셀이 본래 프로그래밍 전압에 대하여 저항력이 있기 때문이며, 이를 다시 말하면 그와 같은 셀이 상기 셀의 소오스 노드에 인가된 고전압에 의해 영향을 받지 않을뿐 만 아니라 상기 소오스 노드를 프로그래밍된 셀의 드레인 노드로서 사용할 수 있기 때문이다.
한 가상 접지 분할 게이트 EPROM셀에 대한 이해예가 1987년 1월 27일자 Boaz Eitan에게 허여된 미합중국 특허 제4,639,893호에 개시되어 있다. 두번째 분할 게이트 셀에 대한 이행예는 일본국, 토오쿄오시에 개최된 1989 VLSI Circuit Conference 에서, Ali등이 발표한 ＂ A new Staggered Virtual-Ground array architecture implemented in a 4Mb CMOS EPROM ＂ 에 개시되었다.
이와 같은 분할 게이트 셀에 대한 2가지 이행예는 제1a도에 도시되어 있는 도면과 동일한 단면도를 지닌다. 그러한 셀은 어레이되어있다는 점에서만 서로 다르다. 상기 Eitan에 의한 어레이는 제1b도에 예시되어 있다. 상기 Ali등에 의한 어레이는 제1c에 예시되어있다.
이러한 셀에 모두는 서로 공통된 심각한 문제점을 지닌다. 즉, 직렬 선택 트랜지스터의 길이는 매몰된 N+ 층의 마스크 공정에 의하여 한정된다. 이는 여러 문제점을 야기시킨다. 첫째로, 상기 직렬 선택 트랜지스터의 길이, 결과적으로는 상기 셀의 전기 특성이 폴리실리콘 부동 게이트에 상기 매몰된 N+ 영역을 정렬시키는 것에 의존한다. 이는 다이(die)와 다이 사이 및 웨이퍼와 웨이퍼 사이의 셀 성능에 있어 심각한 변형을 도입시킨다. 둘째로, 상기 매몰된 N+ 영역의 불확실한 마무리 부분은 상기 매몰된 비트 라인의 직렬 저항에 있어 변형을 가져옴으로, 셀 성능에 있어 부가적인 변형을 초래한다. 셋째로, 상기 매몰된 N+ 영역이 오정령되는 최악의 상태하에서도 상기 매몰된 N+ 비트라인의 저항이 허용될 수 있을 정도로 낮아지는 것을 보장하기 위하여는, 상기 매몰된 N+ 비트라인의 폭은 필요한 최소의 폭보다 넓혀져야 한다. 이는 상기 셀의 전체 면적을 증가시킨다.
[발명의 요약]
본 발명은 폴리실리콘 스페이서를 사용하여 직렬 선택 트랜지스터의 게이트 길이를 한정하는 분할 게이트 EPROM셀을 제공한다. 그러한 폴리실리콘 스페이서의 길이는 현존하는 집적회로 프로세서 기술을 사용하여 고도의 정밀도로 제어될 수 있고, 그 결과 선행 기술의 분할 게이트 셀과 관련된 오정렬의 문제점을 해결할 수 있다.
본 발명에 따른 분할 게이트 메모리 셀을 제조하기 위하여는, 반도체 기판상에 놓인 절연재료층상에 부동게이트가 형성된다. 그 다음에는 상기 부동게이트상에 제2절연재료층이 형성된다. 그후, 상기 부동 게이트 양쪽 부분이 절연재료로 밀봉되게 하다. 이 다음에, 상기 부동 게이트의 양쪽 부분중 한 부분에 인접하게 도전성 스페이서가 형성된다. 상기 도전성 스페이서는 상기 봉입에 상기 부동게이트로 부터 절연되게 하고 상기 제1절연재료층에 의하여 기판으로부터 절연되게한다. 그러한 다음에, 상기 스페이서가 자체 정렬된 소오스 영역을 한정하도록 사용되는 반면에 상기 스페이서가 자체 정렬된 드레인 영역을 한정하는데 사용된다. 이러한 프로세스에 의하여 상기 부동 게이트가 종래의 분할 게이트 셀 방식으로 채널 영역의 일부분상에만 확장됨과 아울러 상기 스페이서가 상기 부동 게이트 및 소오스 영역사이에 있는 채널의 나머지 부분상에 위치된다. 그러한 연후에, 도전성 제어 게이트는 도전성 스페이서와 전기적인 접촉으로 형성된다. 또한, 상기 제어 게이트는 상기 부동 게이트상에 확장되지만, 상기 제2절연재료층에 의하여 상기 부동 게이트로부터 전기적으로 절연된다.
본 발명의 특징 및 잇점에 대한 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 설명하는 첨부된 도면 및 이하 본 발명의 바람직한 실시예에 대한 상세한 설명을 참조하면 실현될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제2a도 내지 제2e도는 본 발명에 따른 분할 게이트 메모리 셀을 제조하는데 사용될 수 있는 순차적인 공정을 도시한 것이다.
제2a도에 있어서는, 게이트 산화물상에 제1폴리실리콘층이 데포지트된 다음에 종래의 방식으로 도우핑된다. 종래의 방식으로 산화물-질화물-산화물(ONO) 층(12)을 형성한 다음에는, 폴리실리콘 부동 게이트(10)를 한정하기 위하여 ONO/폴리실리콘층이 패턴된 연후에 에칭된다. 또한, 이와 같은 에칭고정에 의하여 상기 게이트 산화물층의 일부분이 에칭되는 것이 전형적이다. 그 다음에, 재산화 처리공정이 이행되어 상기 폴리실리콘 게이트(10)의 양쪽부분이 측벽 산화물로 밀봉되고 게이트 산화물층(14)을 형성하도록 상기 게이트 산화물이 재성장된다.
그러한 연후에는, 제2b도에 도시된바있으며 본 발명에 따라서, 제2폴리실리콘층(대략 2000-3000 옹스트롬의 두께)이 데포지트된 다음에 도우핑되고 이방성 에칭 공정이 이행되어 명확한 폴리실리콘 스페이서(16,18)가 상기 폴리실리콘 부동 게이트(10)의 양쪽 에지를 따라 남게 된다.
제2c도에 도시된 바와 같이, 상기 구조의 소오스 측부분(s)이 포토레지스트(20)로 마스크되고 드레인 측부분(D)상이 폴리실리콘 스페이서(18)는 선택적인 실리콘 에칭공정을 사용하여 에칭되어 제거된다.
제2d도에 도시된 바와 같이, 자체정렬된 비소 N+ 주입단계가 이행되어 소오스 영역(22) 및 드레인 영역(24)이 형성된다. 즉, 상기 소오스 측부분(s)상에서는 상기 소오스 영역(22)의 내부 에지가 폴리실리콘 스페이서(16)의 외부에지에 의하여 한정된다. 마찬가지로, 상기 드레인 측부분(D)상에서는 상기 드레인 영역(24)의 내부 에지가 폴리실리콘 부동 게이트(10)의 에지에 의하여 한정된다.
비소주입에 대한 접합 깊이는, 상개 매몰된 N+ 드레인 영역(24)이 드레인 측부분(D)상에서 폴리실리콘 부동 게이트(10) 하부로 빠져나올 정도로 선택되며 상기 매몰된 N+ 소오스 영역(22)이 상기 소오스 측부분(S)상에서 폴리실리콘 스페이서(16) 하부로 빠져나와 있지만 상기 폴리실리콘 부동 게이트(10)에 까지 도달되지 않을 정도로 선택된다. 이리하여 게이트 채널 영역이 상기 소오스 측부분(S)상에서 상기 폴리실리콘 스페이서(16)하부에 형성된다.
제2e도에 도시된 바와 같이, 제3폴리실리콘층(26)이 데포지트된 다음에 도우핑된다. 이때, 이러한 제3폴리실리콘(26)이 마스크된 다음에 에칭되어 상기 셀의 제어 게이트가 형성된다. 상기 제3폴리실리콘층(26)이 폴리실리콘 스페이서(16)와 접촉하는 접점이므로, 이들 사이에는 직접적인 전기 접속부분이 형성된다. 이리하여 제2e도에 도시된 최종적인 셀 구조가 제1a도에 도시된 종래의 가상 접지 EPROM셀과는 전기적으로 등가이다.
제2e도에 도시된 구조의 주된 잇점을 직렬 트랜지스터의 채널길이가 폴리실리콘 스페이서(16)의 폭 및 상기 매몰된 N+ 소오스 영역(22)의 수평 확산에 의하여 한정된다는 점인데, 여기서 상기 폴리실리콘 스페이서(16)의 폭 및 상기 매몰된 N+ 소오스 영역(22)의 수평확산 모두는 매우 엄격하게 제어될 수 있는 파라메타이다. 그러므로, 제2e도의 구조는 선행기술의 분할 게이트 EPROM 셀구조보다 훨씬 더 정렬에 영향을 받지 않는다. 따라서 제2e도의 구조는 보다 작은 면적에서 레이 아웃될 수 있으며 전기적인 성능에 있어 보다 적은 변형을 보인다.
상기에 기술된 기본적인 프로세스 및 구조에 대한 변형은 본 발명을 실시함에 있어 사용될 수 있지만 그 모두가 폴리실리콘 스페이서를 사용하여 분할 게이트 메모리 셀을 이루는 직렬 트랜지스터의 채널길이를 한정하는 중심 개념을 보유한다.
본 발명의 바람직한 변형예에 따르면, 폴리실리콘 부동 게이트(10)의 드레인 측부분(D)으로부터 폴리실리콘 스페이서(18)(제2b도 참조)를 에칭하여 제거시킬 필요성은 배제될 수 있다. 이러한 경우에 있어서의 처리공정은 제2a도의 예비 공정이 먼저 선행되어야 한다. 제3a도를 참조하면, 이때에는 포토레지스트 마스크층(28)이 상기 구조의 소오스 측부분(S)을 보호하도록 도포되고 초기의 자체 정렬된 N+ 주입이 매몰된 N+ 드레인 영역(24')을 형성하도록 이행된다. 그러한 연후에, 폴리실리콘 스페이서(16',18')가 제2b도에서 기술된 바와 같이 형성된다. 그러나, 제2c도에서 기술된 스페이서 제거단계는 현상태에서 없앨 수 있는데, 그 이유는 초기의 매몰된 N+ 주입이 드레인 측부분(D)상에있는 폴리실리콘 스페이서(18')하부에서 도전층을 형성하기 때문이다. 그러한 연후에는 처리공정이 앞서 기술된 바와 같이 계속되어 제3b도에 도시된 최종적인 구조에 이르게 된다.
본 발명의 전술된 내용에서는 단지 셀의 단면도만으로 기술되었다. 제4도는 제1b도에 도시된 선행 기술의 어레이와 위상적으로 상응하도록 레이 아웃된 셀의 평면도를 도시한 것이다. 제5도에는 선행기술인 제1c도에 도시된 단면도에 상응하는 스태거 형태의 레이 아웃으로 나타낸 셀의 평면도가 도시되어 있다.
본 명세서에 기술된 본 발명의 실시예에 대한 여러 변형예가 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한전하며 이러한 청구항의 범위에 내재하는 구조 및 방법, 그리고 그의 등가물이 상기 특허청구의 범위에 의해 포함되고자 의도된 것이다.
Claims (4)
- 가상 접지 EPROM어레이에 사용될 수 있는 분할 게이트 메모리 셀에 있어서,(a) 이격되어 있는 제2도전율 형태의 제1및 제2영역을 내부에 지니며 상기 제1및 제2영역사이에 기판 채널영역이 한정되어 있는 제1도전율 형태의 반도체 기판;(b) 상기 채널 영역상에 형성된 제1절연 재료층;(c) 상기 절연 재료층상에 형성되어 있는 도전성 부동 게이트로서 이 부동게이트의 제1에지 및 상기 제1영역사이에 존재하는 채널 영역의 제1부분을 걸쳐 확장하여 상기 부동 게이트의 제1에지 및 상기 제2영역사이에서 상기 채널 영역의 제2부분을 한정하며 상기 부동게이트의 제2에지가 상기 제1영역의 에지를 한정하도록 사용되는 도전성 부동게이트;(d) 상기 부동게이트상에 형성된 제2절연재료층;(e) 상기 부동 게이트와 인접하여 형성되어 있으며 상기 채널 영역의 제2부분 상부에 놓인 도전성 스페이서로서, 상기 부동 게이트 및 상기 도전성 스페이서 사이에 형성된 측벽 절연 재료에 의하여 상기 부동 게이트로부터 절연되고 상기 제2영역의 에지를 한정하도록 사용되는 도전성 스페이서;(f) 상기 도전성 스페이서에 수반하여 전기적인 접촉으로 형성되어 있으며 상기 부동게이트 상부에 놓여 있지만 상기 제2절연재료층에 의하여 상기 부동게이트로부터 전기적으로 절연되어 있으며, 상기 제1및 제2영역 사이에 흐르는 전류의 방향에 평행한 방향으로 확장되는 도전성 제어게이트를 포함하는 분할 게이트 메모리 셀.
- 가상 접지 EPROM어레이에 사용될 수 있는 분할 게이트 메모리 셀에 있어서,(a) 이격되어 있는 제1및 제2N+영역을 지니며 상기 제1및 제2N+영역사이에 기판 채널 영역을 한정하는 P-실리콘 기판;(b) 상기 채널 영역상에 형성된 게이트 산화물 층;(c) 상기 게이트 산화물 층상에 형성되어 있는 폴리실리콘 부동 게이트로서 상기 부동게이트의 제1에지 및 상기 제1N+영역사이에 존재하는 채널 영역의 제1부분을 걸쳐 확장하여 상기 부동 게이트의 제1에지 및 상기 제2N+영역사이에서 상기 채널 영역의 제2부분을 한정하며 상기 부동게이트의 제2에지가 상기 제1N+영역의 에지를 한정하도록 사용되는 폴리실리콘 부동 게이트;(d) 상기 부동게이트에 인접하여 형성되어 있으며 상기 채널 영역의 제2부분상부에 놓여있는 폴리실리콘 스페이서로서, 상기 부동게이트 및 상기 폴리실리콘 스페이서 사이에 형성된 측벽 산화물에 의하여 상기 부동게이트로부터 절연되어 있으며 상기 제2N+영역의 에지를 한정하도록 사용되는 폴리실리콘 스페이서;(e) 상기 도전성 스페이서에 수반하여 전기적인 접촉으로 형성되어 있으며, 상기 부동게이트 상부에 놓여있지만 상기 폴리실리콘 제어 게이트와 부동게이트 사이에 형성된 절연 재료층에 의하여 상기 부동게이트로부터 전기적으로 절연되어 있으며, 상기 제1및 제2N+ 영역사이에 흐르는 전류의 방향에 평행한 방향으로 확장되는 폴리실리콘 제어게이트를 포함하는 분할 게이트 메모리 셀.
- 제2항에 있어서, 상기 폴리실리콘 제어게이트 및 상기 부동게이트 사이에 형성된 절연 재료층은 산화물-질화물-산화물층인 분할 게이트 메모리 셀.
- (2회 정정) 가상 접지 EPROM어레이에 사용될 수 있는 분할 게이트 메모리 셀에 있어서,(a) 이격되어 있는 제1및 제2N+영역을 지니며 상기 제1및 제2N+영역사이에 기판 채널 영역을 한정하는 P-실리콘 기판;(b) 상기 채널 영역상에 형성된 게이트 산화물;(c) 상기 게이트 산화물 층상에 형성되어 있는 폴리실리콘 부동 게이트로서 상기 부동게이트의 제1에지 및 상기 제1N+영역사이에 존재하는 채널 영역의 제1부분을 걸쳐 확장하여 상기 부동 게이트의 제1에지 및 상기 제2N+영역사이에서 상기 채널 영역의 제2부분을 한정하며 상기 부동게이트의 제2에지가 상기 제1N+영역의 에지를 한정하도록 사용되는 폴리실리콘 부동 게이트;(d) 상기 폴리실리콘 부동 게이트의 제1및 제2에지 각각에 인접하여 형성되어 있는 제1및 제2폴리실리콘 스페이서로 상기 제1폴리실리콘 스페이서가 상기 제1N+영역상부에 놓여있으며 상기 제1폴리실리콘 스페이서 및 상기 폴리실리콘 부동 게이트 사이에 형성된 측벽 산화물에 의하여 상기 부동 게이트로부터 절연되고 상기 제2폴리실리콘 스페이서가 상기 채널 영역의 제2부분 상부에 놓여있으며 상기 제2폴리실리콘 스페이서 및 상기 폴리실리콘 부동 게이트 사이에 형성된 측벽 산화물에 의하여 상기 부동 게이트로부터 절연되는 제1및 제2폴리실리콘 스페이서;(e) 상기 제1및 제2폴리실리콘 스페이서에 수반하여 전기적인 접촉으로 형성되어 있으며, 상기 부동게이트 상부에 놓여 있지만 상기 폴리실리콘 제어 게이트 및 상기 부동게이트 사이에 형성된 상기 산화물-질화물-산화물층에 의하여 상기 부동게이트로부터 전기적으로 절연되어 있으며, 상기 제1및 제2N+ 영역사이에 흐르는 전류의 방향에 평행한 방향으로 확장되는 폴리실리콘 제어게이트를 포함하는 분할 게이트 메모리 셀.
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