JP2920119B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/68—Capacitors having no potential barriers
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に関する。
パシタ製造方法に関する。
【０００２】
【従来の技術】半導体メモリセルのキャパシタを製造す
る方法は数多くあるが、その中で本発明と最も近い１つ
の方法の例を挙げれば、図４に図示するようなキャパシ
タ製造方法である。
る方法は数多くあるが、その中で本発明と最も近い１つ
の方法の例を挙げれば、図４に図示するようなキャパシ
タ製造方法である。
【０００３】この方法は、まず、不純物拡散領域１０２
を形成した半導体基板１０１上に、酸化膜１０３と窒化
膜１０４を順次に蒸着する。次に、コンタクト部分の窒
化膜１０４を食刻除去する。次に、残存窒化膜１０４を
マスクとして酸化膜１０３を食刻して、不純物拡散領域
１０２に到達するコンタクトホールを形成する。
を形成した半導体基板１０１上に、酸化膜１０３と窒化
膜１０４を順次に蒸着する。次に、コンタクト部分の窒
化膜１０４を食刻除去する。次に、残存窒化膜１０４を
マスクとして酸化膜１０３を食刻して、不純物拡散領域
１０２に到達するコンタクトホールを形成する。
【０００４】次に、コンタクトホール部分と窒化膜１０
４上に、電極として使用するポリシリコンを蒸着した
後、該ポリシリコン上に酸化膜を蒸着し、この酸化膜を
写真食刻工程によってパターニングした後、該酸化膜パ
ターンをマスクとしてポリシリコンをパターニングする
ことにより、シリンダ型貯蔵電極１０９の底部部分とコ
ンタクト部分１０９−１を作る。その後、全面にポリシ
リコンを形成した後、エッチバックして、シリンダ型貯
蔵電極１０９のシリンダ部分１０９−２を形成する。
４上に、電極として使用するポリシリコンを蒸着した
後、該ポリシリコン上に酸化膜を蒸着し、この酸化膜を
写真食刻工程によってパターニングした後、該酸化膜パ
ターンをマスクとしてポリシリコンをパターニングする
ことにより、シリンダ型貯蔵電極１０９の底部部分とコ
ンタクト部分１０９−１を作る。その後、全面にポリシ
リコンを形成した後、エッチバックして、シリンダ型貯
蔵電極１０９のシリンダ部分１０９−２を形成する。
【０００５】次いで、前記酸化膜パターンを除去した
後、貯蔵電極１０９の表面に誘電体膜１１０を形成し、
さらにポリシリコンを蒸着してプレート電極１１１を形
成することによってキャパシタを完成させる。
後、貯蔵電極１０９の表面に誘電体膜１１０を形成し、
さらにポリシリコンを蒸着してプレート電極１１１を形
成することによってキャパシタを完成させる。
【０００６】
【発明が解決しようとする課題】しかるに、このような
従来の製造方法では、容量を増大させるために貯蔵電極
１０９のシリンダ部分１０９−２を高く形成すると、こ
のシリンダ部分１０９−２によって表面に大きな段差が
発生する問題点があり、さらにシリンダ部分１０９−２
の先端部分が先鋭に形成されるので、漏洩電流が増加
し、素子の信頼性が低下する問題点がある。さらに、キ
ャパシタ面積がより縮小化されると、充分な容量が得ら
れない問題点がある。
従来の製造方法では、容量を増大させるために貯蔵電極
１０９のシリンダ部分１０９−２を高く形成すると、こ
のシリンダ部分１０９−２によって表面に大きな段差が
発生する問題点があり、さらにシリンダ部分１０９−２
の先端部分が先鋭に形成されるので、漏洩電流が増加
し、素子の信頼性が低下する問題点がある。さらに、キ
ャパシタ面積がより縮小化されると、充分な容量が得ら
れない問題点がある。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために、次のような半導体素子のキャパシタ製造
方法とする。まず、基板上に第１絶縁膜と第２絶縁膜を
順次に形成する。次に、コンタクト領域の前記第２絶縁
膜を選択的に除去する。次に、前記第２絶縁膜の除去部
と前記第２絶縁膜上に第３絶縁膜を形成する。次に、前
記コンタクト領域を含むキャパシタ領域の前記第３絶縁
膜を除去する。次に、前記第３絶縁膜の除去部内の露出
した前記第２絶縁膜をマスクとして前記コンタクト領域
の前記第１絶縁膜を除去し、コンタクトホールを形成す
る。次に、前記第２、第３絶縁膜の除去部の内壁と前記
コンタクトホールの内壁さらには第３絶縁膜の表面に導
電層を形成する。次に、キャパシタ領域の前記導電層上
に臨時層を形成する。次に、前記臨時層をマスクとして
使用して、前記第３絶縁膜表面から前記導電層を除去
し、残存導電層でキャパシタの貯蔵電極を形成する。次
に、前記臨時層および残存第３絶縁膜を除去した後、露
出した前記貯蔵電極の表面にキャパシタ誘電体膜を形成
する。次に、前記誘電体膜上にキャパシタのプレート電
極を形成する。第１絶縁膜と第３絶縁膜は、同一の物
質、または、食刻速度が類似な物質を使用し、第１絶縁
膜と第２絶縁膜は互いに食刻速度が異なる物質を使用す
る。
決するために、次のような半導体素子のキャパシタ製造
方法とする。まず、基板上に第１絶縁膜と第２絶縁膜を
順次に形成する。次に、コンタクト領域の前記第２絶縁
膜を選択的に除去する。次に、前記第２絶縁膜の除去部
と前記第２絶縁膜上に第３絶縁膜を形成する。次に、前
記コンタクト領域を含むキャパシタ領域の前記第３絶縁
膜を除去する。次に、前記第３絶縁膜の除去部内の露出
した前記第２絶縁膜をマスクとして前記コンタクト領域
の前記第１絶縁膜を除去し、コンタクトホールを形成す
る。次に、前記第２、第３絶縁膜の除去部の内壁と前記
コンタクトホールの内壁さらには第３絶縁膜の表面に導
電層を形成する。次に、キャパシタ領域の前記導電層上
に臨時層を形成する。次に、前記臨時層をマスクとして
使用して、前記第３絶縁膜表面から前記導電層を除去
し、残存導電層でキャパシタの貯蔵電極を形成する。次
に、前記臨時層および残存第３絶縁膜を除去した後、露
出した前記貯蔵電極の表面にキャパシタ誘電体膜を形成
する。次に、前記誘電体膜上にキャパシタのプレート電
極を形成する。第１絶縁膜と第３絶縁膜は、同一の物
質、または、食刻速度が類似な物質を使用し、第１絶縁
膜と第２絶縁膜は互いに食刻速度が異なる物質を使用す
る。
【０００８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体素子のキャパシタ製造方法の実施の形態を詳
細に説明する。図１および図２は本発明の実施の形態を
工程順に示す断面図である。この方法では、まず図１
（ａ）に示すように、キャパシタと接続される回路要
素、すなわち不純物拡散領域２０２を形成した半導体基
板２０１上に第１絶縁膜２０３と第２絶縁膜２０４を順
次に蒸着する。この第１絶縁膜２０３と第２絶縁膜２０
４は、食刻選択比が大きい物質を選択して使用する。例
えば、第１絶縁膜２０３としては平坦化特性を有する酸
化膜、具体的にはＢＰＳＧ等を使用し、第２絶縁膜２０
４としては窒化膜等を使用する。また、第１絶縁膜２０
３と第２絶縁膜２０４の厚さは、食刻選択性とウェハ全
体の段差を考えて決定する。
よる半導体素子のキャパシタ製造方法の実施の形態を詳
細に説明する。図１および図２は本発明の実施の形態を
工程順に示す断面図である。この方法では、まず図１
（ａ）に示すように、キャパシタと接続される回路要
素、すなわち不純物拡散領域２０２を形成した半導体基
板２０１上に第１絶縁膜２０３と第２絶縁膜２０４を順
次に蒸着する。この第１絶縁膜２０３と第２絶縁膜２０
４は、食刻選択比が大きい物質を選択して使用する。例
えば、第１絶縁膜２０３としては平坦化特性を有する酸
化膜、具体的にはＢＰＳＧ等を使用し、第２絶縁膜２０
４としては窒化膜等を使用する。また、第１絶縁膜２０
３と第２絶縁膜２０４の厚さは、食刻選択性とウェハ全
体の段差を考えて決定する。
【０００９】次に、図１（ｂ）に示すように、写真食刻
工程を通じて、コンタクト領域の第２絶縁膜２０４を除
去する。次いで、図１（Ｃ）のように、第２絶縁膜２０
４の除去部と第２絶縁膜２０４上に第３絶縁膜２０５を
蒸着する。この第３絶縁膜２０５の厚さは、表面段差お
よびキャパシタ容量を考えて、要望する容量を確保する
ことができるように調節する。また、第３絶縁膜２０５
は、第１絶縁膜２０３と食刻速度が類似した物質または
同一の物質を使用する。このような絶縁膜としてＣＶＤ
酸化膜等を利用することができる。以上から分かるよう
に、本発明のキャパシタ製造方法では、２種または３種
の絶縁膜を三重に使用し、三重の絶縁膜のうち中間層と
残りの２層は食刻選択比が大きい絶縁膜を使用する。ま
た、下層と上層の厚さは、食刻選択比を考えて調節す
る。
工程を通じて、コンタクト領域の第２絶縁膜２０４を除
去する。次いで、図１（Ｃ）のように、第２絶縁膜２０
４の除去部と第２絶縁膜２０４上に第３絶縁膜２０５を
蒸着する。この第３絶縁膜２０５の厚さは、表面段差お
よびキャパシタ容量を考えて、要望する容量を確保する
ことができるように調節する。また、第３絶縁膜２０５
は、第１絶縁膜２０３と食刻速度が類似した物質または
同一の物質を使用する。このような絶縁膜としてＣＶＤ
酸化膜等を利用することができる。以上から分かるよう
に、本発明のキャパシタ製造方法では、２種または３種
の絶縁膜を三重に使用し、三重の絶縁膜のうち中間層と
残りの２層は食刻選択比が大きい絶縁膜を使用する。ま
た、下層と上層の厚さは、食刻選択比を考えて調節す
る。
【００１０】次に、第３絶縁膜２０５上にフォトレジス
トパターンを形成し、これをマスクとして写真食刻工程
で第３絶縁膜２０５をエッチングすることにより、図２
（ａ）に示すように、コンタクト領域を含むキャパシタ
領域から第３絶縁膜２０５を除去し、隣接するキャパシ
タ領域間にのみ第３絶縁膜２０５を残す。続いて、連続
して、第３絶縁膜２０５の除去部内に露出した第２絶縁
膜２０４をマスクとして、コンタクト領域の第１絶縁膜
２０３をエッチングし、不純物拡散領域２０２に到達す
るコンタクトホール２０６を第１絶縁膜２０３に形成す
る。
トパターンを形成し、これをマスクとして写真食刻工程
で第３絶縁膜２０５をエッチングすることにより、図２
（ａ）に示すように、コンタクト領域を含むキャパシタ
領域から第３絶縁膜２０５を除去し、隣接するキャパシ
タ領域間にのみ第３絶縁膜２０５を残す。続いて、連続
して、第３絶縁膜２０５の除去部内に露出した第２絶縁
膜２０４をマスクとして、コンタクト領域の第１絶縁膜
２０３をエッチングし、不純物拡散領域２０２に到達す
るコンタクトホール２０６を第１絶縁膜２０３に形成す
る。
【００１１】次いで、前記フォトレジストパターンを除
去した後、図２（ｂ）に示すように、全面、すなわち、
第２、第３絶縁膜２０４，２０５の除去部内壁、コンタ
クトホール２０６の内壁および第３絶縁膜２０５の表面
にリアクティブスパッタリングまたはＬＰＣＶＤ等を利
用して、キャパシタの貯蔵電極を形成するための導電層
２０７を形成する。この導電層２０７としては、Ｔｉ／
ＴｉＮ層とＷ層を順次に蒸着し、さらに表面積を増大さ
せるため半球形のポリシリコン２０７ａを表面に形成す
る。
去した後、図２（ｂ）に示すように、全面、すなわち、
第２、第３絶縁膜２０４，２０５の除去部内壁、コンタ
クトホール２０６の内壁および第３絶縁膜２０５の表面
にリアクティブスパッタリングまたはＬＰＣＶＤ等を利
用して、キャパシタの貯蔵電極を形成するための導電層
２０７を形成する。この導電層２０７としては、Ｔｉ／
ＴｉＮ層とＷ層を順次に蒸着し、さらに表面積を増大さ
せるため半球形のポリシリコン２０７ａを表面に形成す
る。
【００１２】次に、図２（ｂ）に示すように、第２、第
３絶縁膜２０４，２０５の除去部およびコンタクトホー
ル２０６を埋めて全面に第３絶縁膜２０５の高さ以上の
厚さにＳＯＧやＢＰＳＧ等で平坦化層２１２（臨時層と
言ってもよい）を形成する。その後、平坦化層２１２を
ＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏ
ｌｉｓｈｉｎｇ：機械科学的研磨）工程を利用して、第
３絶縁膜２０５の表面まで削り出し、同時に導電層２０
７を第３絶縁膜２０５の表面から除去する。これは、第
２、第３絶縁膜２０４，２０５の除去部およびコンタク
トホール２０６の平坦化層２１２をマスクとして、第３
絶縁膜２０５の表面から導電層２０７を除去すると換言
できる。この結果、導電層２０７は、第２、第３絶縁膜
２０４，２０５の除去部およびコンタクトホール２０６
に図２（ｃ）に示すように段付き２重シリンダ構造に残
り、キャパシタの貯蔵電極２０８が形成される。なお、
ＣＭＰ工程は、平坦化層２１２と導電層２０７を除去す
ることができるスラリーを使用する。
３絶縁膜２０４，２０５の除去部およびコンタクトホー
ル２０６を埋めて全面に第３絶縁膜２０５の高さ以上の
厚さにＳＯＧやＢＰＳＧ等で平坦化層２１２（臨時層と
言ってもよい）を形成する。その後、平坦化層２１２を
ＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏ
ｌｉｓｈｉｎｇ：機械科学的研磨）工程を利用して、第
３絶縁膜２０５の表面まで削り出し、同時に導電層２０
７を第３絶縁膜２０５の表面から除去する。これは、第
２、第３絶縁膜２０４，２０５の除去部およびコンタク
トホール２０６の平坦化層２１２をマスクとして、第３
絶縁膜２０５の表面から導電層２０７を除去すると換言
できる。この結果、導電層２０７は、第２、第３絶縁膜
２０４，２０５の除去部およびコンタクトホール２０６
に図２（ｃ）に示すように段付き２重シリンダ構造に残
り、キャパシタの貯蔵電極２０８が形成される。なお、
ＣＭＰ工程は、平坦化層２１２と導電層２０７を除去す
ることができるスラリーを使用する。
【００１３】次は、湿式食刻を利用して、残っている平
坦化層２１２と第３絶縁膜２０５を完全に除去し、キャ
パシタの貯蔵電極２０８を露出させる。次いで、貯蔵電
極２０８の露出表面に図２（ｃ）に示すようにキャパシ
タ誘電体膜２１０を形成する。この誘電体膜２１０とし
ては、ＴａやＢＳＴＯ等をＬＰＣＶＤ、ＰＥＣＶＤ、Ｅ
ＣＲ−ＰＥＣＶＤまたはＭＯＣＶＤのような方法で蒸着
する。さらに、これらの膜は、容量を考えて要望する厚
さで調節して蒸着した後、薄膜の安定化のために適当な
熱処理を行う。最後に、図２（ｃ）に示すように、誘電
体膜２１０を覆って導電物質のポリシリコンやＴｉＮ等
を蒸着して、キャパシタのプレート電極２１１を形成す
る。
坦化層２１２と第３絶縁膜２０５を完全に除去し、キャ
パシタの貯蔵電極２０８を露出させる。次いで、貯蔵電
極２０８の露出表面に図２（ｃ）に示すようにキャパシ
タ誘電体膜２１０を形成する。この誘電体膜２１０とし
ては、ＴａやＢＳＴＯ等をＬＰＣＶＤ、ＰＥＣＶＤ、Ｅ
ＣＲ−ＰＥＣＶＤまたはＭＯＣＶＤのような方法で蒸着
する。さらに、これらの膜は、容量を考えて要望する厚
さで調節して蒸着した後、薄膜の安定化のために適当な
熱処理を行う。最後に、図２（ｃ）に示すように、誘電
体膜２１０を覆って導電物質のポリシリコンやＴｉＮ等
を蒸着して、キャパシタのプレート電極２１１を形成す
る。
【００１４】このような製造方法によれば、貯蔵電極２
０８は、コンタクトホール２０６内でもシリンダ状とな
るので、面積と表面段差が従来と同一の場合、従来より
キャパシタ容量を大きくすることができる。また、容量
の増加を減らせば、その分、第２絶縁膜２０４上に突出
するシリンダ部分の高さを低くすることができるから、
表面段差を軽減できる。また、第３絶縁膜２０５の表面
から導電層２０７の不要部分を除去して貯蔵電極２０８
を形成するようにしたので、シリンダ部分の先端は先鋭
にならず、漏洩電流の少ない信頼性の高いキャパシタを
得ることができる。さらに、平坦化層形成、ＣＭＰ工
程、湿式食刻による残存膜除去工程により、隣接素子間
のアイソレーションも確実なものとすることができる。
また、キャパシタ領域の第３絶縁膜２０５を除去する工
程と、第１絶縁膜２０３にコンタクトホール２０６を開
ける工程が連続的になり、工程が途切れることがないの
で、工程を簡素化することができる。さらに、フォトレ
ジストパターンをマスクにしてキャパシタ領域の第３絶
縁膜２０５を高寸法精度に除去できるので、キャパシタ
の面積、キャパシタ容量を正確にすることができる利点
がある。
０８は、コンタクトホール２０６内でもシリンダ状とな
るので、面積と表面段差が従来と同一の場合、従来より
キャパシタ容量を大きくすることができる。また、容量
の増加を減らせば、その分、第２絶縁膜２０４上に突出
するシリンダ部分の高さを低くすることができるから、
表面段差を軽減できる。また、第３絶縁膜２０５の表面
から導電層２０７の不要部分を除去して貯蔵電極２０８
を形成するようにしたので、シリンダ部分の先端は先鋭
にならず、漏洩電流の少ない信頼性の高いキャパシタを
得ることができる。さらに、平坦化層形成、ＣＭＰ工
程、湿式食刻による残存膜除去工程により、隣接素子間
のアイソレーションも確実なものとすることができる。
また、キャパシタ領域の第３絶縁膜２０５を除去する工
程と、第１絶縁膜２０３にコンタクトホール２０６を開
ける工程が連続的になり、工程が途切れることがないの
で、工程を簡素化することができる。さらに、フォトレ
ジストパターンをマスクにしてキャパシタ領域の第３絶
縁膜２０５を高寸法精度に除去できるので、キャパシタ
の面積、キャパシタ容量を正確にすることができる利点
がある。
【００１５】図３は、本発明の他の実施の形態を説明す
るための断面図である。この方法では、ゲート３２０と
ソース／ドレン領域３２１等を形成して、トランジスタ
を半導体基板３０１に形成した後、この半導体基板３０
１上に第１絶縁膜３０３をデポジションし、次に第２絶
縁膜３０４を形成する前に、第１絶縁膜３０３上に前記
一方のソース／ドレン領域３２１に接続してビットライ
ン３０９を形成する。
るための断面図である。この方法では、ゲート３２０と
ソース／ドレン領域３２１等を形成して、トランジスタ
を半導体基板３０１に形成した後、この半導体基板３０
１上に第１絶縁膜３０３をデポジションし、次に第２絶
縁膜３０４を形成する前に、第１絶縁膜３０３上に前記
一方のソース／ドレン領域３２１に接続してビットライ
ン３０９を形成する。
【００１６】ビットライン３０９を形成した後は、上記
実施の形態の方法をそのまま適用して、まず第２絶縁膜
３０４を形成し、コンタクト領域の第２絶縁膜３０４を
除去し、その除去部と第２絶縁膜３０４上に第３絶縁膜
を蒸着する。そして、キャパシタ領域の第３絶縁膜を除
去し、隣接するキャパシタ領域間にのみ第３絶縁膜を残
し、さらにコンタクト領域の第１絶縁膜３０３を除去し
てコンタクトホールを形成した後、第２、第３絶縁膜の
除去部内壁、コンタクトホールの内壁および第３絶縁膜
の表面に導電層としてＴｉ／ＴｉＮ層とＷ層を順次に蒸
着する。その後、第２、第３絶縁膜の除去部およびコン
タクトホールを埋めて全面に第３絶縁膜の高さ以上の厚
さにＳＯＧやＢＰＳＧ等で平坦化層し、次に平坦化層を
ＣＭＰ工程を利用して第３絶縁膜の表面まで削り出し、
同時に導電層を第３絶縁膜の表面から除去して、第２、
第３絶縁膜の除去部内壁およびコンタクトホールの内壁
にキャパシタの貯蔵電極３０８を形成する。
実施の形態の方法をそのまま適用して、まず第２絶縁膜
３０４を形成し、コンタクト領域の第２絶縁膜３０４を
除去し、その除去部と第２絶縁膜３０４上に第３絶縁膜
を蒸着する。そして、キャパシタ領域の第３絶縁膜を除
去し、隣接するキャパシタ領域間にのみ第３絶縁膜を残
し、さらにコンタクト領域の第１絶縁膜３０３を除去し
てコンタクトホールを形成した後、第２、第３絶縁膜の
除去部内壁、コンタクトホールの内壁および第３絶縁膜
の表面に導電層としてＴｉ／ＴｉＮ層とＷ層を順次に蒸
着する。その後、第２、第３絶縁膜の除去部およびコン
タクトホールを埋めて全面に第３絶縁膜の高さ以上の厚
さにＳＯＧやＢＰＳＧ等で平坦化層し、次に平坦化層を
ＣＭＰ工程を利用して第３絶縁膜の表面まで削り出し、
同時に導電層を第３絶縁膜の表面から除去して、第２、
第３絶縁膜の除去部内壁およびコンタクトホールの内壁
にキャパシタの貯蔵電極３０８を形成する。
【００１７】その後、湿式食刻を利用して、残っている
平坦化層と第３絶縁膜を完全に除去し、キャパシタの貯
蔵電極３０８を露出させる。次いで、貯蔵電極３０８の
露出表面にキャパシタ誘電体膜３１０を形成し、さら
に、誘電体膜３１０を覆ってキャパシタのプレート電極
３１１を形成する。
平坦化層と第３絶縁膜を完全に除去し、キャパシタの貯
蔵電極３０８を露出させる。次いで、貯蔵電極３０８の
露出表面にキャパシタ誘電体膜３１０を形成し、さら
に、誘電体膜３１０を覆ってキャパシタのプレート電極
３１１を形成する。
【００１８】このような他の実施の形態でも、要部は図
１および図２で説明した実施の形態と同様であるから、
図１および図２の実施の形態と同様の効果を得ることが
できる。
１および図２で説明した実施の形態と同様であるから、
図１および図２の実施の形態と同様の効果を得ることが
できる。
【００１９】
【発明の効果】このように本発明の半導体素子のキャパ
シタ製造方法によれば、貯蔵電極は、コンタクトホール
内でもシリンダ状となるので、面積と表面段差が従来と
同一の場合、従来よりキャパシタ容量を大きくすること
ができる。また、容量の増加を減らせば、その分、第２
絶縁膜上に突出するシリンダ部分の高さを低くすること
ができるから、表面段差を軽減できる。また、第３絶縁
膜の表面から導電層の不要部分を除去して貯蔵電極を形
成するようにしたので、シリンダ部分の先端は先鋭にな
らず、漏洩電流の少ない信頼性の高いキャパシタを得る
ことができる。さらに、平坦化層形成、ＣＭＰ工程、湿
式食刻による残存膜除去工程により、隣接素子間のアイ
ソレーションも確実なものとすることができる。
シタ製造方法によれば、貯蔵電極は、コンタクトホール
内でもシリンダ状となるので、面積と表面段差が従来と
同一の場合、従来よりキャパシタ容量を大きくすること
ができる。また、容量の増加を減らせば、その分、第２
絶縁膜上に突出するシリンダ部分の高さを低くすること
ができるから、表面段差を軽減できる。また、第３絶縁
膜の表面から導電層の不要部分を除去して貯蔵電極を形
成するようにしたので、シリンダ部分の先端は先鋭にな
らず、漏洩電流の少ない信頼性の高いキャパシタを得る
ことができる。さらに、平坦化層形成、ＣＭＰ工程、湿
式食刻による残存膜除去工程により、隣接素子間のアイ
ソレーションも確実なものとすることができる。
【００２０】なお、本発明に類似する技術として特開平
４−７５５号公報に記載された技術があるが、この技術
では、本発明の第３絶縁膜に相当する酸化膜のキャパシ
タ領域部分を除去する工程と、本発明の第１絶縁膜に相
当する層間絶縁膜にコンタクトホールを開ける工程が連
続的にならず、間にフォトリソグラフィ工程が入ってし
まうが、半発明によれば、キャパシタ領域の第３絶縁膜
を除去する工程と、第１絶縁膜にコンタクトホールを開
ける工程が連続的になり、工程が途切れることがないの
で、工程を簡素化することができる。
４−７５５号公報に記載された技術があるが、この技術
では、本発明の第３絶縁膜に相当する酸化膜のキャパシ
タ領域部分を除去する工程と、本発明の第１絶縁膜に相
当する層間絶縁膜にコンタクトホールを開ける工程が連
続的にならず、間にフォトリソグラフィ工程が入ってし
まうが、半発明によれば、キャパシタ領域の第３絶縁膜
を除去する工程と、第１絶縁膜にコンタクトホールを開
ける工程が連続的になり、工程が途切れることがないの
で、工程を簡素化することができる。
【００２１】また、他の類似技術として特開平７−７８
９４６号公報に記載された技術があるが、この技術で
は、サイドエッチングを利用してフォトレジストの開口
より大きく酸化膜に除去部を形成しているため、この除
去部の寸法精度に問題があり、キャパシタの面積、キャ
パシタの容量にバラツキが生じる恐れがあるが、本発明
によれば、キャパシタ領域の第３絶縁膜を高寸法精度に
除去でき、キャパシタの面積、キャパシタ容量を正確に
することができる利点がある。
９４６号公報に記載された技術があるが、この技術で
は、サイドエッチングを利用してフォトレジストの開口
より大きく酸化膜に除去部を形成しているため、この除
去部の寸法精度に問題があり、キャパシタの面積、キャ
パシタの容量にバラツキが生じる恐れがあるが、本発明
によれば、キャパシタ領域の第３絶縁膜を高寸法精度に
除去でき、キャパシタの面積、キャパシタ容量を正確に
することができる利点がある。
【図１】本発明の半導体素子のキャパシタ製造方法の実
施の形態を示す断面図。
施の形態を示す断面図。
【図２】同実施の形態を示し、図１に続く工程を示す断
面図。
面図。
【図３】本発明の半導体素子のキャパシタ製造方法の他
の実施の形態を説明するための断面図。
の実施の形態を説明するための断面図。
【図４】従来の半導体素子のキャパシタ製造方法を説明
するための断面図。
するための断面図。
２０１，３０１ 半導体基板 ２０２ 不純物拡散領域 ２０３，３０３ 第１絶縁膜 ２０４，３０４ 第２絶縁膜 ２０５ 第３絶縁膜 ２０６ コンタクトホール ２０７ 導電層 ２０７ａ ポリシリコン ２０８，３０８ 貯蔵電極 ２１０，３１０ 誘電体膜 ２１１，３１１ プレート電極 ２１２ 平坦化層 ３０９ ビットライン ３２１ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−755（ＪＰ，Ａ) 特開 平３−198327（ＪＰ，Ａ) 特開 平６−53434（ＪＰ，Ａ) 特開 平６−110192（ＪＰ，Ａ) 特開 平５−129253（ＪＰ，Ａ) 特開 平５−55211（ＪＰ，Ａ) 特開 平５−13409（ＪＰ，Ａ) 特開 平５−315543（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (9)
- 【請求項１】 基板上に第１絶縁膜と第２絶縁膜を順次
に形成する工程と、 コンタクト領域の前記第２絶縁膜を選択的に除去する工
程と、 前記第２絶縁膜の除去部と前記第２絶縁膜上に酸化膜か
らなる第３絶縁膜を形成する工程と、 前記コンタクト領域を含むキャパシタ領域の前記第３絶
縁膜を除去する工程と、 前記第３絶縁膜の除去部内の露出した前記第２絶縁膜を
マスクとして前記コンタクト領域の前記第１絶縁膜を除
去し、コンタクトホールを形成する工程と、 前記第２、第３絶縁膜の除去部の内壁と前記コンタクト
ホールの内壁さらには第３絶縁膜の表面に導電層を形成
する工程と、 キャパシタ領域の前記導電層上にＳＯＧまたはＢＰＳＧ
からなる臨時層を形成する工程と、 前記臨時層をマスクとして使用して、前記第３絶縁膜表
面から前記導電層をＣＭＰ方法によって表面を平坦化し
ながら除去し、残存導電層でキャパシタの貯蔵電極を形
成する工程と、 前記臨時層および残存第３絶縁膜を湿式食刻方法により
除去した後、露出した前記貯蔵電極の表面にキャパシタ
誘電体膜を形成する工程と、 前記誘電体膜上にキャパシタのプレート電極を形成する
工程とを具備してなる半導体素子のキャパシタ製造方
法。 - 【請求項２】 請求項１記載の半導体素子のキャパシタ
製造方法において、前記第１絶縁膜と第３絶縁膜は食刻
速度が類似した物質を使用し、 前記第１絶縁膜と第２絶縁膜は互いに食刻速度が異なる
物質を使用することを特徴とする半導体素子のキャパシ
タ製造方法。 - 【請求項３】 請求項１記載の半導体素子のキャパシタ
製造方法において、前記第１絶縁膜と第３絶縁膜は同一
の物質を使用し、 前記第１絶縁膜と第２絶縁膜は互いに食刻速度が異なる
物質を使用することを特徴とする半導体素子のキャパシ
タ製造方法。 - 【請求項４】 請求項２記載の半導体素子のキャパシタ
製造方法において、前記第１絶縁膜としては平坦化特性
を有する酸化膜を使用し、 前記第２絶縁膜としては窒化膜を使用し、 前記第３絶縁膜としてはＣＶＤ酸化膜を使用することを
特徴とする半導体素子のキャパシタ製造方法。 - 【請求項５】 キャパシタと接続される不純物拡散領域
が形成された基板上に第１絶縁膜と第２絶縁膜を順次に
形成した後、コンタクト領域の前記第２絶縁膜を選択的
に除去する工程と、 前記第２絶縁膜の除去部と前記第２絶縁膜上に酸化膜か
らなる第３絶縁膜を形成した後、、前記コンタクト領域
を含むキャパシタ領域の第３絶縁膜を除去し、隣接する
キャパシタ領域間にのみ第３絶縁膜が残るように第３絶
縁膜をパターニングし、次いで第３絶縁膜の除去部内の
露出した前記第２絶縁膜をマスクとして前記コンタクト
領域の前記第１絶縁膜を除去し、コンタクトホールを形
成する工程と、 前記第２、第３絶縁膜の除去部の内壁と前記コンタクト
ホールの内壁さらには第３絶縁膜の表面に導電層を形成
した後、全面にＳＯＧまたはＢＰＳＧからなる平坦化層
を形成して前記第３絶縁膜の高さ以上で平坦化させた
後、ＣＭＰ方法によって平坦化層を削り出して同時にＣ
ＭＰ方法によって第３絶縁膜の表面から前記導電層を除
去し、残存導電層でキャパシタの貯蔵電極を形成する工
程と、 残存している前記平坦化層と第３絶縁膜を湿式食刻で除
去した後、露出した前記貯蔵電極の表面にキャパシタ誘
電体膜を形成し、さらに誘電体膜上にキャパシタのプレ
ート電極を形成する工程とを具備してなる半導体素子の
キャパシタ製造方法。 - 【請求項６】 請求項５記載の半導体素子のキャパシタ
製造方法において、前記導電層は、表面に半球形のポリ
シリコンを形成して表面積が増大されていることを特徴
とする半導体素子のキャパシタ製造方法。 - 【請求項７】 半導体基板にトランジスタを形成した
後、半導体基板上の全面を第１絶縁膜で覆い、その上
に、前記トランジスタのソース／ドレイン領域に接続さ
れるビットラインを形成した後、全面に第２絶縁膜を形
成し、コンタクト領域の前記第２絶縁膜を選択的に除去
する工程と、 前記第２絶縁膜の除去部と前記第２絶縁膜上に酸化膜か
らなる第３絶縁膜を形成した後、前記コンタクト領域を
含むキャパシタ領域の第３絶縁膜を除去し、隣接するキ
ャパシタ領域間にのみ第３絶縁膜が残るように第３絶縁
膜をパターニングし、次いで第３絶縁膜の除去部内の露
出した前記第２絶縁膜をマスクとして前記コンタクト領
域の前記第１絶縁膜を除去して、コンタクトホールを形
成する工程と、 前記第２、第３絶縁膜の除去部の内壁と前記コンタクト
ホールの内壁さらには第３絶縁膜の表面に導電層を形成
した後、全面にＳＯＧまたはＢＰＳＧからなる平坦化層
を形成して前記第３絶縁膜の高さ以上で平坦化させた
後、ＣＭＰ方法によって平坦化層を削り出して同時にＣ
ＭＰ方法によって第３絶縁膜表面から前記導電層を除去
し、残存導電層でキャパシタの貯蔵電極を形成する工程
と、 残存している前記平坦化層と第３絶縁膜を湿式食刻で除
去した後、露出した前記貯蔵電極の表面にキャパシタ誘
電体膜を形成し、さらに誘電体膜上にキャパシタのプレ
ート電極を形成する工程とを具備してなる半導体素子の
キャパシタ製造方法。 - 【請求項８】 請求項７記載の半導体素子のキャパシタ
製造方法において、前記第１絶縁膜と第３絶縁膜は食刻
速度が類似した物質を使用し、 前記第１絶縁膜と第２絶縁膜は互いに食刻速度が異なる
物質を使用することを特徴とする半導体素子のキャパシ
タ製造方法。 - 【請求項９】 請求項７記載の半導体素子のキャパシタ
製造方法において、前記第１絶縁膜と第３絶縁膜は同一
の物質を使用し、 前記第１絶縁膜と第２絶縁膜は互いに食刻速度が異なる
物質を使用することを特徴とする半導体素子のキャパシ
タ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960014165A KR100195329B1 (ko) | 1996-05-02 | 1996-05-02 | 반도체 소자의 캐패시터 제조 방법 |
| KR1996P-14165 | 1996-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307080A JPH09307080A (ja) | 1997-11-28 |
| JP2920119B2 true JP2920119B2 (ja) | 1999-07-19 |
Family
ID=19457514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9019369A Expired - Fee Related JP2920119B2 (ja) | 1996-05-02 | 1997-01-31 | 半導体素子のキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5817555A (ja) |
| JP (1) | JP2920119B2 (ja) |
| KR (1) | KR100195329B1 (ja) |
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|---|---|---|---|---|
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| US6218260B1 (en) | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| US5970358A (en) * | 1997-06-30 | 1999-10-19 | Micron Technology, Inc. | Method for forming a capacitor wherein the first capacitor plate includes electrically coupled conductive layers separated by an intervening insulative layer |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| US5913129A (en) * | 1997-11-27 | 1999-06-15 | United Microelectronics Corp. | Method of fabricating a capacitor structure for a dynamic random access memory |
| US5960294A (en) * | 1998-01-13 | 1999-09-28 | Micron Technology, Inc. | Method of fabricating a semiconductor device utilizing polysilicon grains |
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| KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
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| KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
| US6162680A (en) * | 1999-05-24 | 2000-12-19 | Worldwide Semiconductor Manufacturing Corp. | Method for forming a DRAM capacitor |
| KR100322894B1 (ko) | 1999-09-28 | 2002-03-18 | 윤종용 | 산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법 |
| JP3344482B2 (ja) | 1999-10-01 | 2002-11-11 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP2001352037A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 半導体装置の製造方法 |
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| FR2838868B1 (fr) * | 2002-04-17 | 2005-06-03 | Memscap | Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive |
| KR100456577B1 (ko) * | 2002-01-10 | 2004-11-09 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
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| KR100475272B1 (ko) | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| JP2004047754A (ja) * | 2002-07-12 | 2004-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100482366B1 (ko) * | 2002-07-15 | 2005-04-13 | 삼성전자주식회사 | 반도체 메모리 소자의 스토리지 캐패시터 제조방법 |
| US6794245B2 (en) * | 2002-07-18 | 2004-09-21 | Micron Technology, Inc. | Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules |
| KR100869236B1 (ko) * | 2006-09-14 | 2008-11-18 | 삼성전자주식회사 | 커패시터 제조 방법 및 이를 사용한 디램 장치의 제조 방법 |
| US11164937B2 (en) * | 2019-01-23 | 2021-11-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JPH03198327A (ja) * | 1989-12-26 | 1991-08-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR940001426B1 (ko) * | 1991-03-27 | 1994-02-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| JPH0513409A (ja) * | 1991-06-28 | 1993-01-22 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
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