JP3233051B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、スタック型の電荷
蓄積電極を有する半導体装置の製造方法に関するもので
ある。
蓄積電極を有する半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、ダイナミック・ランダムアクセス
・メモリ（ＤＲＡＭ）においては、多結晶シリコン膜を
電荷蓄積電極に用いるスタック型のメモリセル構造が採
用されているが、素子の高集積化が進むにつれて十分な
蓄積容量を得るために電荷蓄積電極の表面積を増大させ
る様々な工夫がなされている。
・メモリ（ＤＲＡＭ）においては、多結晶シリコン膜を
電荷蓄積電極に用いるスタック型のメモリセル構造が採
用されているが、素子の高集積化が進むにつれて十分な
蓄積容量を得るために電荷蓄積電極の表面積を増大させ
る様々な工夫がなされている。
【０００３】この一例として特開平３−２５７８５９号
公報に記載された半導体装置を図７に示す。図におい
て、１はシリコン基板，２は素子分離領域，３はゲート
絶縁膜，４はゲート電極２５は絶縁膜サイドウォールス
ペーサ，６は不純物領域，７は電荷蓄積電極，８はキャ
パシタ誘電膜，９はキャパシタプレート電極，１０は層
間絶縁膜，１１は読み出し・書き込み電極（ビット線）
である。
公報に記載された半導体装置を図７に示す。図におい
て、１はシリコン基板，２は素子分離領域，３はゲート
絶縁膜，４はゲート電極２５は絶縁膜サイドウォールス
ペーサ，６は不純物領域，７は電荷蓄積電極，８はキャ
パシタ誘電膜，９はキャパシタプレート電極，１０は層
間絶縁膜，１１は読み出し・書き込み電極（ビット線）
である。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法では、電荷蓄積電極７
は、多結晶シリコン膜７ａと７ｂの２層から形成されて
いたため、膜７ａと７ｂとの接続部７ｃの機械的強度が
弱く、電極形成後の洗浄等の工程で崩れてしまう可能性
があった。また電荷蓄積電極７の垂直部分をエッチバッ
クにより形成しているため、最上端の形状が鋭角にな
り、電界集中によるリークを引き起こしたり、エッチバ
ックされた多結晶シリコン面にデポ物が形成されてしま
うという問題点があった。
うな従来の半導体装置の製造方法では、電荷蓄積電極７
は、多結晶シリコン膜７ａと７ｂの２層から形成されて
いたため、膜７ａと７ｂとの接続部７ｃの機械的強度が
弱く、電極形成後の洗浄等の工程で崩れてしまう可能性
があった。また電荷蓄積電極７の垂直部分をエッチバッ
クにより形成しているため、最上端の形状が鋭角にな
り、電界集中によるリークを引き起こしたり、エッチバ
ックされた多結晶シリコン面にデポ物が形成されてしま
うという問題点があった。
【０００５】本発明の目的は、十分な機械的強度を持
ち、かつプラズマ等に曝されず清浄な表面を有する電荷
蓄積電極を形成する半導体装置の製造方法を提供するこ
とにある。
ち、かつプラズマ等に曝されず清浄な表面を有する電荷
蓄積電極を形成する半導体装置の製造方法を提供するこ
とにある。
【０００６】
【０００７】
【課題を解決するための手段】 前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上にＤＲＡＭのスタックセルを形成する半導体装置の製
造方法であって、ビット線上に第１の酸化膜と窒化膜を
積層成長する工程と、レジストパターンをマスクとして
前記窒化膜をドライエッチングしてホールを形成する工
程と、 前記窒化膜上に第２の酸化膜を成長させた後、
前記第２の酸化膜に広口の電荷蓄積電極形成用凹陥部を
前記窒化膜のホールの位置に対応させて設け、かつ前記
窒化膜のホールを通して拡散層に達するコンタクトホー
ルを形成する工程と、１回の成膜によって前記コンタク
トホール内に導電体膜を充填し、かつ前記電荷蓄積電極
形成用凹陥部の内壁面に導電体膜を添着させる工程と、
前記第２の酸化膜上の導電体膜を除去する工程と、前記
第２の酸化膜を除去する工程とを有するものである。
め、本発明に係る半導体装置の製造方法は、半導体基板
上にＤＲＡＭのスタックセルを形成する半導体装置の製
造方法であって、ビット線上に第１の酸化膜と窒化膜を
積層成長する工程と、レジストパターンをマスクとして
前記窒化膜をドライエッチングしてホールを形成する工
程と、 前記窒化膜上に第２の酸化膜を成長させた後、
前記第２の酸化膜に広口の電荷蓄積電極形成用凹陥部を
前記窒化膜のホールの位置に対応させて設け、かつ前記
窒化膜のホールを通して拡散層に達するコンタクトホー
ルを形成する工程と、１回の成膜によって前記コンタク
トホール内に導電体膜を充填し、かつ前記電荷蓄積電極
形成用凹陥部の内壁面に導電体膜を添着させる工程と、
前記第２の酸化膜上の導電体膜を除去する工程と、前記
第２の酸化膜を除去する工程とを有するものである。
【０００８】また前記第２の酸化膜上の導電体膜を除去
する工程の前に、前記導電体膜上に第３の酸化膜を成長
させる工程を有し、その後に前記第２の酸化膜上の導電
体膜を除去する工程と、前記第２及び第３の酸化膜を除
去する工程とを有するものである。また第２の酸化膜上
の導電体膜及び前記第２及び第３の酸化膜の除去は、ド
ライエッチングを用いたエッチバックにより行うもので
ある。また前記導電体膜は、ｎ + ポリシリコン，タング
ステン，ＴｉＮのいずれか、或いは、これらの材料の積
層膜から形成されるものである。
する工程の前に、前記導電体膜上に第３の酸化膜を成長
させる工程を有し、その後に前記第２の酸化膜上の導電
体膜を除去する工程と、前記第２及び第３の酸化膜を除
去する工程とを有するものである。また第２の酸化膜上
の導電体膜及び前記第２及び第３の酸化膜の除去は、ド
ライエッチングを用いたエッチバックにより行うもので
ある。また前記導電体膜は、ｎ + ポリシリコン，タング
ステン，ＴｉＮのいずれか、或いは、これらの材料の積
層膜から形成されるものである。
【０００９】
【作用】本発明では、電荷蓄積電極形成用凹陥部を開口
し、かつ下地の窒化膜に拡散層まで達する容量コンタク
トを開口し、続いて容量コンタクトに埋め込んだ導電体
膜と一体に電荷蓄積電極形成用凹陥部の内壁面に強度の
高い電荷蓄積電極を形成する。
し、かつ下地の窒化膜に拡散層まで達する容量コンタク
トを開口し、続いて容量コンタクトに埋め込んだ導電体
膜と一体に電荷蓄積電極形成用凹陥部の内壁面に強度の
高い電荷蓄積電極を形成する。
【００１０】また、電荷蓄積電極形成用凹陥部の内壁面
に形成される導電体膜は、凹形状をなしているため、該
導電体膜を酸化膜等によって保護することにより、蓄積
電極表面の大部分をデポ直後の清浄なままに保つことが
できる。更に、蓄積電極部を凹陥部として形成すること
により、従来の残しパターンの電極面積に比べ容易に大
きくすることができる。
に形成される導電体膜は、凹形状をなしているため、該
導電体膜を酸化膜等によって保護することにより、蓄積
電極表面の大部分をデポ直後の清浄なままに保つことが
できる。更に、蓄積電極部を凹陥部として形成すること
により、従来の残しパターンの電極面積に比べ容易に大
きくすることができる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】（実施形態１）図１〜図３は、本発明の実
施形態１に係る半導体装置の製造方法を工程順に示す断
面図である。
施形態１に係る半導体装置の製造方法を工程順に示す断
面図である。
【００１３】図１（ａ）に示すように、まずシリコン基
板１０１の表面に、素子分離領域１０２，ゲート酸化膜
１０３を積層形成する。次に、ゲート酸化膜１０３上に
第一の多結晶シリコン膜を堆積し、これに燐を拡散した
後、その表面にタングステンシリサイド膜を堆積し、フ
ォトレジスト（図示せず）をマスクにしてタングステン
シリサイド膜及び第一の多結晶シリコン膜を順次エッチ
ングすることにより、ゲート電極１０４を形成する。
板１０１の表面に、素子分離領域１０２，ゲート酸化膜
１０３を積層形成する。次に、ゲート酸化膜１０３上に
第一の多結晶シリコン膜を堆積し、これに燐を拡散した
後、その表面にタングステンシリサイド膜を堆積し、フ
ォトレジスト（図示せず）をマスクにしてタングステン
シリサイド膜及び第一の多結晶シリコン膜を順次エッチ
ングすることにより、ゲート電極１０４を形成する。
【００１４】続いて、前記フォトレジストを除去し、低
濃度のｎ型不純物のイオン注入を行った後、全面にサイ
ドウォール用の酸化膜を堆積してからエッチバックを行
い、サイドウォール酸化膜１０５を形成する。
濃度のｎ型不純物のイオン注入を行った後、全面にサイ
ドウォール用の酸化膜を堆積してからエッチバックを行
い、サイドウォール酸化膜１０５を形成する。
【００１５】次に、高濃度のｎ型不純物のイオン注入を
行い、ＬＤＤ型の不純物拡散層１０６を形成し、シリコ
ン基板１０１の全面に第一層間絶縁膜１０７を堆積し、
続いてＣＭＰまたはエッチバック等により表面の平坦化
を行う。
行い、ＬＤＤ型の不純物拡散層１０６を形成し、シリコ
ン基板１０１の全面に第一層間絶縁膜１０７を堆積し、
続いてＣＭＰまたはエッチバック等により表面の平坦化
を行う。
【００１６】次に、フォトレジスト（図示せず）をマス
クにしたエッチングにより、ビット線コンタクト１０８
を形成し、全面にｎ型の多結晶シリコン膜を堆積した後
にエッチバックにより、ビット線コンタクト１０８内以
外の多結晶シリコン膜を除去する。次に、タングステン
シリサイド膜を堆積し、フォトレジスト（図示せず）を
マスクにしてタングステンシリサイド膜をエッチングす
ることにより、ビット線１０９をビット線コンタクト１
０８に対応させて形成する。
クにしたエッチングにより、ビット線コンタクト１０８
を形成し、全面にｎ型の多結晶シリコン膜を堆積した後
にエッチバックにより、ビット線コンタクト１０８内以
外の多結晶シリコン膜を除去する。次に、タングステン
シリサイド膜を堆積し、フォトレジスト（図示せず）を
マスクにしてタングステンシリサイド膜をエッチングす
ることにより、ビット線１０９をビット線コンタクト１
０８に対応させて形成する。
【００１７】続いて、フォトレジストを除去し、シリコ
ン基板１０１の全面に第二層間絶縁膜１１０を堆積し、
ＣＭＰまたはエッチバック等により表面の平坦化を行
う。この第二層間絶縁膜１１０上にＳｉＨ4ガスを用い
た減圧ＣＶＤ法にてシリコン窒化膜１１１を例えば１０
０ｎｍ形成する。
ン基板１０１の全面に第二層間絶縁膜１１０を堆積し、
ＣＭＰまたはエッチバック等により表面の平坦化を行
う。この第二層間絶縁膜１１０上にＳｉＨ4ガスを用い
た減圧ＣＶＤ法にてシリコン窒化膜１１１を例えば１０
０ｎｍ形成する。
【００１８】続いて、シリコン窒化膜１１１上にフォト
レジスト１１２を堆積し、拡散層１０６に対応するフォ
トレジスト１１２にコンタクトパターン１１２ａを設
け、このレジストパターン１１２をマスクとしてドライ
エッチングにより、シリコン窒化膜１１１にコンタクト
パターン１１１ａを開口する。
レジスト１１２を堆積し、拡散層１０６に対応するフォ
トレジスト１１２にコンタクトパターン１１２ａを設
け、このレジストパターン１１２をマスクとしてドライ
エッチングにより、シリコン窒化膜１１１にコンタクト
パターン１１１ａを開口する。
【００１９】次に図１（ｂ）に示すように、レジストパ
ターン１１２を除去した後、シリコン基板１０１の全面
にＳｉＨ4ガスを用いた常圧ＣＶＤ法にてシリコン酸化
膜１１３を例えば８００ｎｍ形成し、シリコン酸化膜１
１３にレジストパターン１１４を形成する。次に、レジ
ストパターン１１４をマスクにしてシリコン酸化膜１１
３をドライエッチングし、シリコン窒化膜１１１をエッ
チングストッパーとして、電荷蓄積電極形成用凹陥部１
１５を形成する。
ターン１１２を除去した後、シリコン基板１０１の全面
にＳｉＨ4ガスを用いた常圧ＣＶＤ法にてシリコン酸化
膜１１３を例えば８００ｎｍ形成し、シリコン酸化膜１
１３にレジストパターン１１４を形成する。次に、レジ
ストパターン１１４をマスクにしてシリコン酸化膜１１
３をドライエッチングし、シリコン窒化膜１１１をエッ
チングストッパーとして、電荷蓄積電極形成用凹陥部１
１５を形成する。
【００２０】更に図１（ｃ）に示すように、シリコン窒
化膜１１１をマスクとしてドライエッチングを行うこと
により、電荷蓄積電極形成用凹陥部１１５の底部に不純
物拡散層１０６に達する容量コンタクト１１６を形成す
る。
化膜１１１をマスクとしてドライエッチングを行うこと
により、電荷蓄積電極形成用凹陥部１１５の底部に不純
物拡散層１０６に達する容量コンタクト１１６を形成す
る。
【００２１】レジストパターン１１４を除去した後、図
２（ｄ）に示すように、シリコン基板１０１の全面にＳ
ｉＨ4ガスを用いた減圧ＣＶＤ法にて、例えば反応温度
６２０℃，反応圧力０．２Ｔｏｒｒで第三の多結晶シリ
コン膜を堆積し、これに燐を拡散してｎ+多結晶シリコ
ン膜１１７（導電体膜）を電荷蓄積電極形成用凹陥部１
１５の内壁面及び上縁に必要な膜厚に形成する。またｎ
+多結晶シリコン膜１１７は、容量コンタクト１１６内
にも充填され、不純物拡散層１０６に接合する。なお、
導電体膜として、ｎ+多結晶シリコン膜を用いたが、こ
のｎ+多結晶シリコン膜に代えて、導電体膜としたアモ
ルファスシリコン膜を用いても良い。
２（ｄ）に示すように、シリコン基板１０１の全面にＳ
ｉＨ4ガスを用いた減圧ＣＶＤ法にて、例えば反応温度
６２０℃，反応圧力０．２Ｔｏｒｒで第三の多結晶シリ
コン膜を堆積し、これに燐を拡散してｎ+多結晶シリコ
ン膜１１７（導電体膜）を電荷蓄積電極形成用凹陥部１
１５の内壁面及び上縁に必要な膜厚に形成する。またｎ
+多結晶シリコン膜１１７は、容量コンタクト１１６内
にも充填され、不純物拡散層１０６に接合する。なお、
導電体膜として、ｎ+多結晶シリコン膜を用いたが、こ
のｎ+多結晶シリコン膜に代えて、導電体膜としたアモ
ルファスシリコン膜を用いても良い。
【００２２】次に、ＣＭＰ（メカニカルケミカルポリッ
シング）により、電荷蓄積電極形成用凹陥部１１５から
はみ出した上縁のｎ+多結晶シリコン膜１１７を除去
し、それぞれ分離された導電体膜からなる電荷蓄積電極
１１９，１１９を形成する（図２（ｅ））。
シング）により、電荷蓄積電極形成用凹陥部１１５から
はみ出した上縁のｎ+多結晶シリコン膜１１７を除去
し、それぞれ分離された導電体膜からなる電荷蓄積電極
１１９，１１９を形成する（図２（ｅ））。
【００２３】次に図２（ｆ）に示すように、電荷蓄積電
極１１９の間に残ったシリコン酸化膜１１３をエッチン
グし、最後に電荷蓄積電極１１９をマスクとして不要な
シリコン窒化膜１１１をエッチングにより除去し、図２
（ｇ）に示すように、電荷蓄積電極１１９の下端１１９
ａを拡散層１０６に直接接合し、電荷蓄積電極形成用凹
陥部１１５を利用して円筒形の大きな面積を有する電荷
蓄積電極１１９として形成する。
極１１９の間に残ったシリコン酸化膜１１３をエッチン
グし、最後に電荷蓄積電極１１９をマスクとして不要な
シリコン窒化膜１１１をエッチングにより除去し、図２
（ｇ）に示すように、電荷蓄積電極１１９の下端１１９
ａを拡散層１０６に直接接合し、電荷蓄積電極形成用凹
陥部１１５を利用して円筒形の大きな面積を有する電荷
蓄積電極１１９として形成する。
【００２４】本実施形態１では、電荷蓄積電極１１９の
材料としてｎ+多結晶シリコン膜１１７を使用したが、
これに代えて、タングステン，ＴｉＮのいずれか、或い
はこれらの材料からなる積層膜を用いても良い。
材料としてｎ+多結晶シリコン膜１１７を使用したが、
これに代えて、タングステン，ＴｉＮのいずれか、或い
はこれらの材料からなる積層膜を用いても良い。
【００２５】また、本実施形態１では、電荷蓄積電極１
１９の下層のシリコン窒化膜１１１が電荷蓄積電極直下
に残る構造となっているが、シリコン窒化膜１１１をウ
ェットエッチングで完全に除去して電荷蓄積電極１１９
の表面積を増加させることも可能である。
１９の下層のシリコン窒化膜１１１が電荷蓄積電極直下
に残る構造となっているが、シリコン窒化膜１１１をウ
ェットエッチングで完全に除去して電荷蓄積電極１１９
の表面積を増加させることも可能である。
【００２６】（実施形態２）次に、本発明の実施形態２
について図面を参照して説明する。図４〜図６は、本発
明の実施形態２に係る半導体装置の製造方法を示す工程
順に示す断面図である。
について図面を参照して説明する。図４〜図６は、本発
明の実施形態２に係る半導体装置の製造方法を示す工程
順に示す断面図である。
【００２７】図４（ａ）に示すように、まずシリコン基
板２０１表面に、素子分離領域２０２，ゲート酸化膜２
０３を積層形成し、第一の多結晶シリコン膜を堆積し、
これに燐を拡散した後、これの表面にタングステンシリ
サイド膜を堆積する。次に、フォトレジスト（図示せ
ず）をマスクにしてタングステンシリサイド膜及び第一
の多結晶シリコン膜を順次エッチングすることにより、
ゲート電極２０４を形成する。続いて、フォトレジスト
を除去し、低濃度のｎ型の不純物のイオン注入を行った
後、全面にサイドウォール用の酸化膜を堆積してからエ
ッチバックを行い、サイドウォール酸化膜２０５を形成
する。
板２０１表面に、素子分離領域２０２，ゲート酸化膜２
０３を積層形成し、第一の多結晶シリコン膜を堆積し、
これに燐を拡散した後、これの表面にタングステンシリ
サイド膜を堆積する。次に、フォトレジスト（図示せ
ず）をマスクにしてタングステンシリサイド膜及び第一
の多結晶シリコン膜を順次エッチングすることにより、
ゲート電極２０４を形成する。続いて、フォトレジスト
を除去し、低濃度のｎ型の不純物のイオン注入を行った
後、全面にサイドウォール用の酸化膜を堆積してからエ
ッチバックを行い、サイドウォール酸化膜２０５を形成
する。
【００２８】次に、高濃度のｎ型の不純物のイオン注入
を行い、ＬＤＤ型の不純物拡散層２０６を形成した後、
全面に第一層間絶縁膜２０７を堆積し、続いてＣＭＰま
たはエッチバック等により表面の平坦化を行う。次に、
フォトレジスト（図示せず）をマスクにしたエッチング
によりビット線コンタクト２０８を形成し、全面にｎ型
の多結晶シリコン膜を堆積した後にエッチバックによ
り、ビット線コンタクト内以外の多結晶シリコン膜を除
去する。
を行い、ＬＤＤ型の不純物拡散層２０６を形成した後、
全面に第一層間絶縁膜２０７を堆積し、続いてＣＭＰま
たはエッチバック等により表面の平坦化を行う。次に、
フォトレジスト（図示せず）をマスクにしたエッチング
によりビット線コンタクト２０８を形成し、全面にｎ型
の多結晶シリコン膜を堆積した後にエッチバックによ
り、ビット線コンタクト内以外の多結晶シリコン膜を除
去する。
【００２９】次に、タングステンシリサイド膜を堆積
し、フォトレジスト（図示せず）をマスクにしてタング
ステンシリサイド膜をエッチングすることにより、ビッ
ト線２０９を形成する。続いて、フォトレジストを除去
し、全面に第二層間絶縁膜２１０を堆積し、ＣＭＰまた
はエッチバック等により、表面の平坦化を行う。この第
二層間絶縁膜２１０上にＳｉＨ4ガスを用いた減圧ＣＶ
Ｄ法にてシリコン窒化膜２１１を例えば１００ｎｍ形成
する。続いて、容量コンタクトのレジストパターン２１
２をマスクとしてドライエッチングによりシリコン窒化
膜２１１にコンタクトパターンを形成する。
し、フォトレジスト（図示せず）をマスクにしてタング
ステンシリサイド膜をエッチングすることにより、ビッ
ト線２０９を形成する。続いて、フォトレジストを除去
し、全面に第二層間絶縁膜２１０を堆積し、ＣＭＰまた
はエッチバック等により、表面の平坦化を行う。この第
二層間絶縁膜２１０上にＳｉＨ4ガスを用いた減圧ＣＶ
Ｄ法にてシリコン窒化膜２１１を例えば１００ｎｍ形成
する。続いて、容量コンタクトのレジストパターン２１
２をマスクとしてドライエッチングによりシリコン窒化
膜２１１にコンタクトパターンを形成する。
【００３０】次に図４（ｂ）に示すようにレジストパタ
ーン２１２を除去した後、全面にＳｉＨ4ガスを用いた
常圧ＣＶＤ法にてシリコン酸化膜２１３を例えば８００
ｎｍ形成し、レジストパターン２１４を形成する。次
に、このレジストパターン２１４をマスクにしてシリコ
ン酸化膜２１３をドライエッチングし、シリコン窒化膜
２１１がエッチングストッパーとして電荷蓄積電極形成
用凹陥部２１５を形成する。更に、シリコン窒化膜２１
１をマスクとしてドライエッチングを行うことにより、
予め開口されていた部分に不純物拡散層２０６に達する
容量コンタクト２１６を形成する（図４（ｃ））。
ーン２１２を除去した後、全面にＳｉＨ4ガスを用いた
常圧ＣＶＤ法にてシリコン酸化膜２１３を例えば８００
ｎｍ形成し、レジストパターン２１４を形成する。次
に、このレジストパターン２１４をマスクにしてシリコ
ン酸化膜２１３をドライエッチングし、シリコン窒化膜
２１１がエッチングストッパーとして電荷蓄積電極形成
用凹陥部２１５を形成する。更に、シリコン窒化膜２１
１をマスクとしてドライエッチングを行うことにより、
予め開口されていた部分に不純物拡散層２０６に達する
容量コンタクト２１６を形成する（図４（ｃ））。
【００３１】レジストパターン２１４を除去した後、図
５（ｄ）に示すように、全面にＳｉＨ4ガスを用いた減
圧ＣＶＤ法にて、例えば反応温度６２０℃，反応圧力
０．２Ｔｏｒｒで第三の多結晶シリコン膜を堆積し、こ
れに燐を拡散し、ｎ+多結晶シリコン膜２１７を電荷蓄
積電極形成用凹陥部２１５の内壁面及び上縁に必要な膜
厚に形成する。またｎ+多結晶シリコン膜２１７は、容
量コンタクト２１６内にも充填され、不純物拡散層２０
６に接合する。なお、導電体膜として、ｎ+多結晶シリ
コン膜を用いたが、このｎ+多結晶シリコン膜に代え
て、導電体膜としたアモルファスシリコン膜を用いても
良い。
５（ｄ）に示すように、全面にＳｉＨ4ガスを用いた減
圧ＣＶＤ法にて、例えば反応温度６２０℃，反応圧力
０．２Ｔｏｒｒで第三の多結晶シリコン膜を堆積し、こ
れに燐を拡散し、ｎ+多結晶シリコン膜２１７を電荷蓄
積電極形成用凹陥部２１５の内壁面及び上縁に必要な膜
厚に形成する。またｎ+多結晶シリコン膜２１７は、容
量コンタクト２１６内にも充填され、不純物拡散層２０
６に接合する。なお、導電体膜として、ｎ+多結晶シリ
コン膜を用いたが、このｎ+多結晶シリコン膜に代え
て、導電体膜としたアモルファスシリコン膜を用いても
良い。
【００３２】次に、図５（ｅ）に示すように、ＳｉＨ4
ガスを用いた常圧ＣＶＤ法にてＢＰＳＧ膜２１８を電荷
蓄積電極形成用凹陥部２１５内及び上縁に例えば１００
０ｎｍ堆積し、リフローによる平坦化を行うか又はＳＯ
Ｇ（スピン・オングラス法）で塗布形成しても良い。Ｂ
ＰＳＧ膜２１８を形成する方法としては、これに限ら
ず、他の方法を用いてもよい。。次に、ＣＭＰ（メカニ
カルケミカルポリッシング）によりＢＰＳＧ膜２１８及
び電荷蓄積電極形成用ホール２１５内以外のｎ+多結晶
シリコン膜２１７を順次除去し、それぞれ分離された導
電体膜からなる電荷蓄積電極２１９，２１９を形成する
（図５（ｆ））。
ガスを用いた常圧ＣＶＤ法にてＢＰＳＧ膜２１８を電荷
蓄積電極形成用凹陥部２１５内及び上縁に例えば１００
０ｎｍ堆積し、リフローによる平坦化を行うか又はＳＯ
Ｇ（スピン・オングラス法）で塗布形成しても良い。Ｂ
ＰＳＧ膜２１８を形成する方法としては、これに限ら
ず、他の方法を用いてもよい。。次に、ＣＭＰ（メカニ
カルケミカルポリッシング）によりＢＰＳＧ膜２１８及
び電荷蓄積電極形成用ホール２１５内以外のｎ+多結晶
シリコン膜２１７を順次除去し、それぞれ分離された導
電体膜からなる電荷蓄積電極２１９，２１９を形成する
（図５（ｆ））。
【００３３】次に図６（ｇ）に示すように、電荷蓄積電
極２１９の間に残ったシリコン酸化膜２１３をエッチン
グし、最後に電荷蓄積電極２１９をマスクとしてシリコ
ン窒化膜２１１をエッチングにより除去し、図６（ｈ）
に示したように、電荷蓄積電極形成用凹陥部２１５を利
用して円筒形の大きな面積を有する電荷蓄積電極２１９
として形成する。
極２１９の間に残ったシリコン酸化膜２１３をエッチン
グし、最後に電荷蓄積電極２１９をマスクとしてシリコ
ン窒化膜２１１をエッチングにより除去し、図６（ｈ）
に示したように、電荷蓄積電極形成用凹陥部２１５を利
用して円筒形の大きな面積を有する電荷蓄積電極２１９
として形成する。
【００３４】本実施形態２において、電荷蓄積電極２１
９の材料として、ｎ+多結晶シリコン膜を使用している
が、その他にタングステン，ＴｉＮのいずれか、或いは
これらの材料の積層膜を用いてもよい。
９の材料として、ｎ+多結晶シリコン膜を使用している
が、その他にタングステン，ＴｉＮのいずれか、或いは
これらの材料の積層膜を用いてもよい。
【００３５】また、本実施形態２では、電荷蓄積電極２
１９の下層のシリコン窒化膜２１１が電荷蓄積電極２１
９の直下に残る構造となっているが、シリコン窒化膜２
１１をウェットエッチングにより完全に除去し、電荷蓄
積電極２１９の表面積を増加させることも可能である。
１９の下層のシリコン窒化膜２１１が電荷蓄積電極２１
９の直下に残る構造となっているが、シリコン窒化膜２
１１をウェットエッチングにより完全に除去し、電荷蓄
積電極２１９の表面積を増加させることも可能である。
【００３６】また、本実施形態２では、ＣＭＰによる研
磨を行う前に電荷蓄積電極２１９，２１９間をＢＰＳＧ
膜で埋め込むことにより、研磨時に電荷蓄積電極２１９
が破損したり、電極表面が研磨液で汚染されることを防
止することができるという利点を有している。
磨を行う前に電荷蓄積電極２１９，２１９間をＢＰＳＧ
膜で埋め込むことにより、研磨時に電荷蓄積電極２１９
が破損したり、電極表面が研磨液で汚染されることを防
止することができるという利点を有している。
【００３７】
【発明の効果】以上説明したように本発明によれば、電
荷蓄積電極形成用の凹陥部を開口すると同時に、下層の
窒化膜をマスクとして、拡散層に達するコンタクトホー
ル（容量コンタクト）を形成し、続いて全面に導電体膜
を成長するため、容量コンタクト部と一体となった機械
的強度の高い電荷蓄積電極を形成することができる。
荷蓄積電極形成用の凹陥部を開口すると同時に、下層の
窒化膜をマスクとして、拡散層に達するコンタクトホー
ル（容量コンタクト）を形成し、続いて全面に導電体膜
を成長するため、容量コンタクト部と一体となった機械
的強度の高い電荷蓄積電極を形成することができる。
【００３８】また、導電体膜を分離して各電荷蓄積電極
を形成する方法は、不要な導電膜をＣＭＰまたはエッチ
バックすることにより除去して行っているため、電荷蓄
積電極形成用凹陥部の導電体膜を酸化膜等によって保護
することにより、電荷蓄積電極表面の大部分をデポ直後
の洗浄なままに保つことができる。
を形成する方法は、不要な導電膜をＣＭＰまたはエッチ
バックすることにより除去して行っているため、電荷蓄
積電極形成用凹陥部の導電体膜を酸化膜等によって保護
することにより、電荷蓄積電極表面の大部分をデポ直後
の洗浄なままに保つことができる。
【００３９】更に、蓄積電極部を電荷蓄積電極形成用の
凹陥部としての抜きパターンで形成することにより、従
来の残しパターンによる形成方法と比較して電荷蓄積電
極の面積を容易に拡大することができる。
凹陥部としての抜きパターンで形成することにより、従
来の残しパターンによる形成方法と比較して電荷蓄積電
極の面積を容易に拡大することができる。
【００４０】更に、電荷蓄積電極となる導電体膜の除去
をＣＭＰにより行うことが可能であるため、ドライエッ
チングが困難な白金等を含めた導電体を電荷蓄積電極と
しての導電体膜に適用することができる。
をＣＭＰにより行うことが可能であるため、ドライエッ
チングが困難な白金等を含めた導電体を電荷蓄積電極と
しての導電体膜に適用することができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図４】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図６】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図７】特開平３−２５７８５９号公報に記載された従
来の半導体装置を示す断面図である。
来の半導体装置を示す断面図である。
１０１，２０１ シリコン基板 １０２，２０２ 素子分離領域 １０３，２０３ ゲート絶縁膜 １０４，２０４ ゲート電極 １０５，２０５ サイドウォール酸化膜 １０６，２０６ 不純物拡散層 １０７，２０７ 第一層間絶縁膜 １０８，２０８ ビット線コンタクト １０９，２０９ ビット線 １１０，２１０ 第二層間絶縁膜 １１１，２１１ シリコン窒化膜 １１２，２１２ レジストパターン １１３，２１３ シリコン酸化膜 １１４，２１４ レジストパターン １１５，２１５ 電荷蓄積電極形成用凹陥部 １１６，２１６ 容量コンタクト １１７，２１７ ｎ+多結晶シリコン膜 ２１８ ＢＰＳＧ膜 １１９，２１９ 電荷蓄積電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (4)
- 【請求項１】 半導体基板上にＤＲＡＭのスタックセル
を形成する半導体装置の製造方法であって、 ビット線上に第１の酸化膜と窒化膜を積層成長する工程
と、 レジストパターンをマスクとして前記窒化膜をドライエ
ッチングしてホールを形成する工程と、 前記窒化膜上に第２の酸化膜を成長させた後、前記第２
の酸化膜に広口の電荷蓄積電極形成用凹陥部を前記窒化
膜のホールの位置に対応させて設け、かつ前記窒化膜の
ホールを通して拡散層に達するコンタクトホールを形成
する工程と、 １回の成膜によって前記コンタクトホール内に導電体膜
を充填し、かつ前記電荷蓄積電極形成用凹陥部の内壁面
に導電体膜を添着させる工程と、 前記第２の酸化膜上の導電体膜を除去する工程と、 前記第２の酸化膜を除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第２の酸化膜上の導電体膜を除去す
る工程の前に、前記導電体膜上に第３の酸化膜を成長さ
せる工程を有し、その後に前記第２の酸化膜上の導電体
膜を除去する工程と、前記第２及び第３の酸化膜を除去
する工程と、を有することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 第２の酸化膜上の導電体膜及び前記第２
及び第３の酸化膜の除去は、ドライエッチングを用いた
エッチバックにより行うことを特徴とする請求項１乃至
２に記載の半導体装置の製造方法。 - 【請求項４】 前記導電体膜は、ｎ+ポリシリコン，タ
ングステン，ＴｉＮのいずれか、或いは、これらの材料
の積層膜から形成されるものであることを特徴とする請
求項１乃至３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34142296A JP3233051B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34142296A JP3233051B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189895A JPH10189895A (ja) | 1998-07-21 |
| JP3233051B2 true JP3233051B2 (ja) | 2001-11-26 |
Family
ID=18345956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34142296A Expired - Fee Related JP3233051B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233051B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505316B1 (en) | 1997-12-19 | 2003-01-07 | Nec Usa, Inc. | Peripheral partitioning and tree decomposition for partial scan |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305024B1 (ko) * | 1998-10-28 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
| KR100533376B1 (ko) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체 장치의 크라운형 커패시터 제조 방법 |
| JP3296324B2 (ja) | 1999-04-07 | 2002-06-24 | 日本電気株式会社 | 半導体メモリ装置の製造方法 |
| KR100300867B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 실린더 구조의 반도체 소자의 전하저장 전극 형성방법 |
| KR20010004794A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 구조및 그 형성방법 |
| JP2001196557A (ja) | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100393222B1 (ko) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법 |
| KR100388453B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| KR100438780B1 (ko) * | 2001-12-01 | 2004-07-05 | 삼성전자주식회사 | 반도체 소자의 커패시터 제조방법 |
| KR100421051B1 (ko) * | 2001-12-15 | 2004-03-04 | 삼성전자주식회사 | 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자 |
| KR100444773B1 (ko) * | 2001-12-18 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1996
- 1996-12-20 JP JP34142296A patent/JP3233051B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6505316B1 (en) | 1997-12-19 | 2003-01-07 | Nec Usa, Inc. | Peripheral partitioning and tree decomposition for partial scan |
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|---|---|
| JPH10189895A (ja) | 1998-07-21 |
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