JPH0555211A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPH0555211A JPH0555211A JP21517891A JP21517891A JPH0555211A JP H0555211 A JPH0555211 A JP H0555211A JP 21517891 A JP21517891 A JP 21517891A JP 21517891 A JP21517891 A JP 21517891A JP H0555211 A JPH0555211 A JP H0555211A
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- glass substrate
- layer wiring
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- film
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ガラス基板における配線形成方法を改良す
る。 【構成】 ガラス基板にマスク材をコーティングし、パ
ターンニングによって選択的にガラス基板を露出させる
第１の工程と、エッチングにより露出したガラス基板に
凹溝を形成する第２の工程と、配線材料を堆積し、マス
ク材を除去することにより、第１層配線を形成する第３
の工程と、全面に絶縁膜を形成する第４の工程と、所定
パターンの第２層配線を絶縁膜上に形成する第５の工程
とを備える。
る。 【構成】 ガラス基板にマスク材をコーティングし、パ
ターンニングによって選択的にガラス基板を露出させる
第１の工程と、エッチングにより露出したガラス基板に
凹溝を形成する第２の工程と、配線材料を堆積し、マス
ク材を除去することにより、第１層配線を形成する第３
の工程と、全面に絶縁膜を形成する第４の工程と、所定
パターンの第２層配線を絶縁膜上に形成する第５の工程
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は配線形成方法に係り、特
に詳細には、ガラス基板上に多層配線する方法に関す
る。
に詳細には、ガラス基板上に多層配線する方法に関す
る。
【０００２】
【従来の技術】従来、このような分野の技術として、例
えば特開昭５９−１２４１２３号、同６１−９４３６６
号に示されるものがある。これらは、ガラス基板の一部
に凹部を設け、ここに薄膜トランジスタ（ＴＦＴ）の要
素（例えばソース電極やドレイン電極）を埋め込むもの
である。しかし、ガラス基板における多層配線について
は、従来から特に工夫されておらず、様々な問題が生じ
ていた。
えば特開昭５９−１２４１２３号、同６１−９４３６６
号に示されるものがある。これらは、ガラス基板の一部
に凹部を設け、ここに薄膜トランジスタ（ＴＦＴ）の要
素（例えばソース電極やドレイン電極）を埋め込むもの
である。しかし、ガラス基板における多層配線について
は、従来から特に工夫されておらず、様々な問題が生じ
ていた。
【０００３】
【発明が解決しようとする課題】すなわち、ガラス基板
上に大面積薄膜電子デバイスを作製すると、配線には多
くの交差部が生じる。このため、寄生容量が増大したり
Ｓ／Ｎ比が劣化したり、あるいは段差によるリーク電流
やショート、断線が生じ易い。この問題点を克服するた
めに、前述の公報の技術を応用すると、プロセスが複雑
化し、大面積かつ低コストの薄膜デバイスに適さない。
上に大面積薄膜電子デバイスを作製すると、配線には多
くの交差部が生じる。このため、寄生容量が増大したり
Ｓ／Ｎ比が劣化したり、あるいは段差によるリーク電流
やショート、断線が生じ易い。この問題点を克服するた
めに、前述の公報の技術を応用すると、プロセスが複雑
化し、大面積かつ低コストの薄膜デバイスに適さない。
【０００４】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、ガラス基板にマスク材
をコーティングし、パターンニングによって選択的にガ
ラス基板を露出させる第１の工程と、エッチングにより
露出したガラス基板に凹溝を形成する第２の工程と、配
線材料を堆積し、マスク材を除去することにより、第１
層配線を形成する第３の工程と、全面に絶縁膜を形成す
る第４の工程と、所定パターンの第２層配線を絶縁膜上
に形成する第５の工程とを備えることを特徴とする。
解決するためになされたもので、ガラス基板にマスク材
をコーティングし、パターンニングによって選択的にガ
ラス基板を露出させる第１の工程と、エッチングにより
露出したガラス基板に凹溝を形成する第２の工程と、配
線材料を堆積し、マスク材を除去することにより、第１
層配線を形成する第３の工程と、全面に絶縁膜を形成す
る第４の工程と、所定パターンの第２層配線を絶縁膜上
に形成する第５の工程とを備えることを特徴とする。
【０００５】
【作用】本発明によれば、同一のマスクを介してガラス
基板における凹溝の形成と第１層配線の形成を行なうこ
とができ、また平坦化できる。
基板における凹溝の形成と第１層配線の形成を行なうこ
とができ、また平坦化できる。
【０００６】
【実施例】以下、添付図面により、本発明の一実施例を
説明する。
説明する。
【０００７】図１および図２は実施例のプロセスを説明
するための、工程別の素子断面図である。
するための、工程別の素子断面図である。
【０００８】まず、パイレックス、石英などのガラス基
板１を用意し、フォトレジスト膜２０を全面にスピンコ
ート法で形成する。なお、フォトレジスト膜２０の代り
に、感光性ポリイミド膜を用いてもよい（図１（ａ）参
照）。
板１を用意し、フォトレジスト膜２０を全面にスピンコ
ート法で形成する。なお、フォトレジスト膜２０の代り
に、感光性ポリイミド膜を用いてもよい（図１（ａ）参
照）。
【０００９】次に、フォトリソグラフィ技術によりフォ
トレジスト膜２０の露光、現像を行い、第１層配線の形
成部でガラス基板１を露出させる。このとき、フォトレ
ジスト膜２０をパターンニングしたレジストパターン２
１のエッヂは、なるべくシャープになるようにする（図
１（ｂ）参照）。
トレジスト膜２０の露光、現像を行い、第１層配線の形
成部でガラス基板１を露出させる。このとき、フォトレ
ジスト膜２０をパターンニングしたレジストパターン２
１のエッヂは、なるべくシャープになるようにする（図
１（ｂ）参照）。
【００１０】次に、レジストパターン２１をマスクとし
て、ウェットエッチング法などで露出部のガラス基板１
を除去する。エッチングの深さは、レジストパターン２
１の厚さｄ1 ＝２．０μｍの１／１０程度が望ましく
（２０００オングストローム程度）、これによって、僅
かにサイドエッチングされた凹溝３が形成される。（図
１（ｃ）参照）。
て、ウェットエッチング法などで露出部のガラス基板１
を除去する。エッチングの深さは、レジストパターン２
１の厚さｄ1 ＝２．０μｍの１／１０程度が望ましく
（２０００オングストローム程度）、これによって、僅
かにサイドエッチングされた凹溝３が形成される。（図
１（ｃ）参照）。
【００１１】次に、全面にアルミニウムなどの金属膜３
０を堆積する。この厚さは、凹溝３の深さ（２０００オ
ングストローム）と同程度にするのが望ましい。このと
き、レジストパターン２１のエッヂはシャープになって
おり、凹溝３は僅かにサイドエッチングされているの
で、段差で金属膜３０は完全に切れる（図２（ａ）参
照）。しかる後、レジストパターン２１を有機溶剤やア
ッシングにより除去すると、リフトオフ法により凹溝３
の金属膜３０が第１層配線３１として残される。
０を堆積する。この厚さは、凹溝３の深さ（２０００オ
ングストローム）と同程度にするのが望ましい。このと
き、レジストパターン２１のエッヂはシャープになって
おり、凹溝３は僅かにサイドエッチングされているの
で、段差で金属膜３０は完全に切れる（図２（ａ）参
照）。しかる後、レジストパターン２１を有機溶剤やア
ッシングにより除去すると、リフトオフ法により凹溝３
の金属膜３０が第１層配線３１として残される。
【００１２】次に、全面に絶縁膜４を形成する（図２
（ｂ）参照）。この絶縁膜４は、誘電率の小さいＳｉＯ
2 やＳｉ3 Ｎ4 が好ましい。また、厚さは４０００オン
グストローム以下でよい。次に、絶縁膜４上に第２層配
線５を形成する。その厚さは４０００オングストローム
程度である。この第２層配線５は、例えばリフトオフ法
で形成できる（図２（ｃ）参照）。
（ｂ）参照）。この絶縁膜４は、誘電率の小さいＳｉＯ
2 やＳｉ3 Ｎ4 が好ましい。また、厚さは４０００オン
グストローム以下でよい。次に、絶縁膜４上に第２層配
線５を形成する。その厚さは４０００オングストローム
程度である。この第２層配線５は、例えばリフトオフ法
で形成できる（図２（ｃ）参照）。
【００１３】図３は、上記のプロセスで作製したデバイ
スの、一部を断面で示した斜視図である。図示の通り、
層間絶縁膜４の表面は平坦化され、したがって交差部で
の段差がほとんど無くすることができる。このため、第
１層配線３１と第２層配線５の間のショートやリーク電
流を防止でき、また第２層配線５の断線も防止できる。
また、第１層配線３１と第２層配線５の間の寄生容量も
低減できる。
スの、一部を断面で示した斜視図である。図示の通り、
層間絶縁膜４の表面は平坦化され、したがって交差部で
の段差がほとんど無くすることができる。このため、第
１層配線３１と第２層配線５の間のショートやリーク電
流を防止でき、また第２層配線５の断線も防止できる。
また、第１層配線３１と第２層配線５の間の寄生容量も
低減できる。
【００１４】
【発明の効果】以上、詳細に説明した通り、本発明の配
線形成方法によれば、同一のマスクを介してガラス基板
における凹溝の形成と第１層配線の形成を行なうことが
でき、また平坦化できる。このため、特性が良好な大面
積薄膜デバイスを、簡単なプロセスによって低コストで
提供できる効果がある。
線形成方法によれば、同一のマスクを介してガラス基板
における凹溝の形成と第１層配線の形成を行なうことが
でき、また平坦化できる。このため、特性が良好な大面
積薄膜デバイスを、簡単なプロセスによって低コストで
提供できる効果がある。
【図１】実施例のプロセス前半を示す断面図である。
【図２】実施例のプロセス後半を示す断面図である。
【図３】実施例で作製されたデバイスの斜視図である。
【符号の説明】 １…ガラス基板 ２０…フォトレジスト膜 ２１…レジストパターン ３…凹溝 ３０…金属膜 ３１…第１層配線 ４…絶縁膜 ５…第２層配線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ａ
Claims (2)
- 【請求項１】 ガラス基板にマスク材をコーティング
し、パターンニングによって選択的に前記ガラス基板を
露出させる第１の工程と、 エッチングにより前記露出したガラス基板に凹溝を形成
する第２の工程と、 配線材料を堆積し、前記マスク材を除去することによ
り、第１層配線を形成する第３の工程と、 全面に絶縁膜を形成する第４の工程と、 所定パターンの第２層配線を前記絶縁膜上に形成する第
５の工程とを備えることを特徴とする配線形成方法。 - 【請求項２】 前記凹溝の深さと前記第１層配線の厚さ
を略同程度とした請求項１記載の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21517891A JPH0555211A (ja) | 1991-08-27 | 1991-08-27 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21517891A JPH0555211A (ja) | 1991-08-27 | 1991-08-27 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555211A true JPH0555211A (ja) | 1993-03-05 |
Family
ID=16667965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21517891A Pending JPH0555211A (ja) | 1991-08-27 | 1991-08-27 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| CN102153046A (zh) * | 2010-12-22 | 2011-08-17 | 中国科学院光电技术研究所 | 一种利用两次膜层沉积和干湿法相结合制备半圆柱形微细沟槽的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878454A (ja) * | 1981-10-08 | 1983-05-12 | Nec Corp | 半導体装置の製造方法 |
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1991
- 1991-08-27 JP JP21517891A patent/JPH0555211A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878454A (ja) * | 1981-10-08 | 1983-05-12 | Nec Corp | 半導体装置の製造方法 |
| JPH01170048A (ja) * | 1987-12-25 | 1989-07-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| CN102153046A (zh) * | 2010-12-22 | 2011-08-17 | 中国科学院光电技术研究所 | 一种利用两次膜层沉积和干湿法相结合制备半圆柱形微细沟槽的方法 |
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