JP3344482B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【０００１】
【発明の属する分野】本発明は、半導体記憶装置の構造
及びその製造方法に関し、特にスタックドキャパシタ
（積層型容量素子）構造の１トランジスタメモリセルか
らなる半導体記憶装置に関するものである。
及びその製造方法に関し、特にスタックドキャパシタ
（積層型容量素子）構造の１トランジスタメモリセルか
らなる半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acc
ess Memory）等の半導体記憶装置においては、高集積
化のために各メモリセルの所要面積を縮小化する要請が
強くなってきている。その要請に応える対策の一手段と
しては、占有面積当たりの静電容量が大きなキャパシタ
を各メモリセルに設けることが重要となる。そこで、各
キャパシタの上部電極及び下部電極の何れか一方の電
極、例えば下部電極としてシリンダ状の電極を設けるこ
とにより、キャパシタの静電容量を増大させることが試
みられている。さらには、このシリンダ状の電極の表面
に半球状のシリコン胞（ＨＳＧ−Ｓｉ：Hemispherical-
Grain-Silicon）を多数形成して電極表面を凹凸状にす
ることによって電極の表面積を増加させ、静電容量を一
層増大させることも試みられている。
ess Memory）等の半導体記憶装置においては、高集積
化のために各メモリセルの所要面積を縮小化する要請が
強くなってきている。その要請に応える対策の一手段と
しては、占有面積当たりの静電容量が大きなキャパシタ
を各メモリセルに設けることが重要となる。そこで、各
キャパシタの上部電極及び下部電極の何れか一方の電
極、例えば下部電極としてシリンダ状の電極を設けるこ
とにより、キャパシタの静電容量を増大させることが試
みられている。さらには、このシリンダ状の電極の表面
に半球状のシリコン胞（ＨＳＧ−Ｓｉ：Hemispherical-
Grain-Silicon）を多数形成して電極表面を凹凸状にす
ることによって電極の表面積を増加させ、静電容量を一
層増大させることも試みられている。
【０００３】ここで、ＨＳＧ−Ｓｉを備えた半導体記憶
装置の従来の構造について図面を用いて以下に説明す
る。図７は、ＨＳＧ−Ｓｉが形成された従来の半導体記
憶装置の構造を示す断面図である。図７に示すように、
従来の半導体記憶装置はｐ型シリコン基板３上にゲート
酸化膜、ゲート電極２２、及びｎ型拡散層４が形成さ
れ、層間絶縁膜２４を介してシリコン酸化膜１２が多層
にわたって形成されていた。ｎ型拡散層４の上方には、
層間絶縁膜２４及びシリコン酸化膜１２を貫通して形成
されたスルーホールに燐等の不純物がドープされたドー
プドポリシリコン膜がＣＶＤ技術によって堆積されて容
量コンタクトプラグ２１が形成されていた。容量コンタ
クトプラグ２１の上面には、ドープドポリシリコンから
なる無蓋有底の筒体（以下、シリンダ部２とする）が下
部電極３１として所定の厚さを有して形成され、下部電
極３１の内面にはＨＳＧ−Ｓｉ３１ａが形成されてい
た。半導体記憶装置１内に形成される二のシリンダ部２
の間には、複数のシリコン膜が堆積されてなる隔壁部１
１が形成され、係る隔壁部１１はシリコン酸化膜２３、
ＢＰＳＧ膜１３及びＮＳＧ酸化膜１４より構成されてい
た。
装置の従来の構造について図面を用いて以下に説明す
る。図７は、ＨＳＧ−Ｓｉが形成された従来の半導体記
憶装置の構造を示す断面図である。図７に示すように、
従来の半導体記憶装置はｐ型シリコン基板３上にゲート
酸化膜、ゲート電極２２、及びｎ型拡散層４が形成さ
れ、層間絶縁膜２４を介してシリコン酸化膜１２が多層
にわたって形成されていた。ｎ型拡散層４の上方には、
層間絶縁膜２４及びシリコン酸化膜１２を貫通して形成
されたスルーホールに燐等の不純物がドープされたドー
プドポリシリコン膜がＣＶＤ技術によって堆積されて容
量コンタクトプラグ２１が形成されていた。容量コンタ
クトプラグ２１の上面には、ドープドポリシリコンから
なる無蓋有底の筒体（以下、シリンダ部２とする）が下
部電極３１として所定の厚さを有して形成され、下部電
極３１の内面にはＨＳＧ−Ｓｉ３１ａが形成されてい
た。半導体記憶装置１内に形成される二のシリンダ部２
の間には、複数のシリコン膜が堆積されてなる隔壁部１
１が形成され、係る隔壁部１１はシリコン酸化膜２３、
ＢＰＳＧ膜１３及びＮＳＧ酸化膜１４より構成されてい
た。
【０００４】次に、ＨＳＧ−Ｓｉポリシリコン蓄積電極
の形成方法について図７を用いて説明する。図７に示す
ように、まず、ｐ型シリコン基板３上にＬＯＣＯＳ（選
択酸化）法によりシリコン酸化膜を形成し、素子分離さ
れた領域にゲート酸化膜を成膜し、続いてゲート電極、
ソース電極及びドレイン電極が形成される。次に、前記
基板表面の全面にＢＰＳＧ膜からなる層間絶縁膜２４及
びシリコン酸化膜１２を順次成長させる。その後、シリ
コン酸化膜１２及び層間絶縁膜２４を貫通してソース領
域を露出させるために開口したスルーホール内に燐をド
ープしたドープドポリシリコン膜を成長させ、ソース領
域と導通する容量コンタクトプラグ２１を形成する。次
に、基板全面にシリコン酸化膜２３、ＢＰＳＧ膜からな
る絶縁層１３及びＮＳＧ酸化膜よりなるシリコン酸化膜
１４を順次積層する。続いて、フォトリソグラフィ技術
により基板全面をパターニングし、シリコン酸化膜１
４、絶縁層１３及びシリコン酸化膜２３をエッチングし
て下部電極用開口を設ける。
の形成方法について図７を用いて説明する。図７に示す
ように、まず、ｐ型シリコン基板３上にＬＯＣＯＳ（選
択酸化）法によりシリコン酸化膜を形成し、素子分離さ
れた領域にゲート酸化膜を成膜し、続いてゲート電極、
ソース電極及びドレイン電極が形成される。次に、前記
基板表面の全面にＢＰＳＧ膜からなる層間絶縁膜２４及
びシリコン酸化膜１２を順次成長させる。その後、シリ
コン酸化膜１２及び層間絶縁膜２４を貫通してソース領
域を露出させるために開口したスルーホール内に燐をド
ープしたドープドポリシリコン膜を成長させ、ソース領
域と導通する容量コンタクトプラグ２１を形成する。次
に、基板全面にシリコン酸化膜２３、ＢＰＳＧ膜からな
る絶縁層１３及びＮＳＧ酸化膜よりなるシリコン酸化膜
１４を順次積層する。続いて、フォトリソグラフィ技術
により基板全面をパターニングし、シリコン酸化膜１
４、絶縁層１３及びシリコン酸化膜２３をエッチングし
て下部電極用開口を設ける。
【０００５】この様にして、形成された開口の開口壁全
面にわたり、ドープドポリシリコン膜を成長させ、シリ
ンダ形状の下部電極３１を形成する。その後、ＣＶＤ技
術を用いて下部電極３１の内面にＨＳＧ−Ｓｉ３１ａを
形成し、半球状に成長させる。ここで、隣接する下部電
極３１同士のショートを防ぐために、下部電極３１の上
部にも形成され得るＨＳＧ−Ｓｉ３１ａの除去を行う。
具体的には、ＨＳＧ−Ｓｉ３１ａ及び隔壁部１１を構成
するＮＳＧ酸化膜１４に対して酸洗浄及びエッチングを
行う。このとき行われる酸洗浄の程度は、ＮＳＧ酸化膜
１４がわずかに突出する程度に設定され、エッチングは
オーバーエッチングによって行われていた。以上の様に
して形成された下部電極３１の形成領域上に、絶縁体よ
りなる容量膜を介して上部電極（図示せず）を形成する
ことによって半導体記憶装置が形成されることとなる。
面にわたり、ドープドポリシリコン膜を成長させ、シリ
ンダ形状の下部電極３１を形成する。その後、ＣＶＤ技
術を用いて下部電極３１の内面にＨＳＧ−Ｓｉ３１ａを
形成し、半球状に成長させる。ここで、隣接する下部電
極３１同士のショートを防ぐために、下部電極３１の上
部にも形成され得るＨＳＧ−Ｓｉ３１ａの除去を行う。
具体的には、ＨＳＧ−Ｓｉ３１ａ及び隔壁部１１を構成
するＮＳＧ酸化膜１４に対して酸洗浄及びエッチングを
行う。このとき行われる酸洗浄の程度は、ＮＳＧ酸化膜
１４がわずかに突出する程度に設定され、エッチングは
オーバーエッチングによって行われていた。以上の様に
して形成された下部電極３１の形成領域上に、絶縁体よ
りなる容量膜を介して上部電極（図示せず）を形成する
ことによって半導体記憶装置が形成されることとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、ＨＳＧ
−Ｓｉを備えた従来の半導体記憶装置においては次のよ
うな問題があった。第一に、下部電極の表面に形成され
たＨＳＧ−Ｓｉが、後工程の酸洗浄で剥がれ落ち、下部
電極間に形成された隔壁部の上端部に着床することによ
って下部電極間、すなわちメモリセル間のショートが生
じていた。この様なショートが生じることによって、一
のメモリセル毎に１ビットの記憶容量を有する半導体記
憶装置が、二のメモリセルによって１ビットの記憶容量
を構成する半導体記憶装置として製造されることとな
る。すなわち、上記ショートの発生等で常に半導体記憶
装置として所望の電荷容量を確保することができなかっ
た。第二に、従来では各メモリセル間で生じるショート
を防ぐ目的で、ドープドポリシリコンのエッチバックを
過剰に行っていた。その結果として、シリンダ部の内部
に形成されたＨＳＧ−Ｓｉをも下部電極の表面から剥離
してしまい、製品として所望の電荷容量に達し得ない半
導体記憶装置が大量に生産されることとなり、歩留まり
が低下していた。
−Ｓｉを備えた従来の半導体記憶装置においては次のよ
うな問題があった。第一に、下部電極の表面に形成され
たＨＳＧ−Ｓｉが、後工程の酸洗浄で剥がれ落ち、下部
電極間に形成された隔壁部の上端部に着床することによ
って下部電極間、すなわちメモリセル間のショートが生
じていた。この様なショートが生じることによって、一
のメモリセル毎に１ビットの記憶容量を有する半導体記
憶装置が、二のメモリセルによって１ビットの記憶容量
を構成する半導体記憶装置として製造されることとな
る。すなわち、上記ショートの発生等で常に半導体記憶
装置として所望の電荷容量を確保することができなかっ
た。第二に、従来では各メモリセル間で生じるショート
を防ぐ目的で、ドープドポリシリコンのエッチバックを
過剰に行っていた。その結果として、シリンダ部の内部
に形成されたＨＳＧ−Ｓｉをも下部電極の表面から剥離
してしまい、製品として所望の電荷容量に達し得ない半
導体記憶装置が大量に生産されることとなり、歩留まり
が低下していた。
【０００７】本発明は、以上の従来技術における問題に
鑑みてなされたものであり、各メモリセルの容量を低下
させることなく、下部電極間のショートを未然に防止す
ることができる半導体記憶装置及びその製造方法を提供
することを目的とする。
鑑みてなされたものであり、各メモリセルの容量を低下
させることなく、下部電極間のショートを未然に防止す
ることができる半導体記憶装置及びその製造方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に提供する本願第一の発明に係る半導体記憶装置は、ス
タックドキャパシタ型メモリセルを有し、所定の厚さを
有してドープドポリシリコンからなる無蓋有底の筒体と
して形成された前記メモリセルの下部電極の内面にＨＳ
Ｇ−Ｓｉが形成されてなる半導体記憶装置において、下
部電極間に形成され、絶縁層及び酸化膜が積層されてな
る隔壁部は、その上端部上面の形状が略頂点を有した尾
根形状をなすと共に、その尾根形状をなす上端部の傾斜
面が下部電極の露出した外壁面に対向してなることを特
徴とする。
に提供する本願第一の発明に係る半導体記憶装置は、ス
タックドキャパシタ型メモリセルを有し、所定の厚さを
有してドープドポリシリコンからなる無蓋有底の筒体と
して形成された前記メモリセルの下部電極の内面にＨＳ
Ｇ−Ｓｉが形成されてなる半導体記憶装置において、下
部電極間に形成され、絶縁層及び酸化膜が積層されてな
る隔壁部は、その上端部上面の形状が略頂点を有した尾
根形状をなすと共に、その尾根形状をなす上端部の傾斜
面が下部電極の露出した外壁面に対向してなることを特
徴とする。
【０００９】係る構成とすることにより、下部電極表面
上にＨＳＧ−Ｓｉを形成した後の洗浄工程において、Ｈ
ＳＧ−Ｓｉの剥離による隣接した下部電極間、すなわち
セル同士間のショートを未然に防止することができる。
ここで、ＨＳＧ−Ｓｉの着床を防止する形状とは、下部
電極上に形成されたＨＳＧ−Ｓｉが酸洗浄工程等で加わ
る外力によって剥離した場合において、剥離したＨＳＧ
−Ｓｉが少なくとも隔壁部の上端部には固着しない形状
を指す。すなわち、各下部電極上にのみ形成されるＨＳ
Ｇ−Ｓｉ、特に各下部電極の上端部に形成されたＨＳＧ
−Ｓｉ同士を電気的に導通させないように、各下部電極
間に形成された隔壁部の上端部にはＨＳＧ−Ｓｉが位置
し得ない形状とされる。例えば、各下部電極上に形成さ
れるＨＳＧ−Ｓｉの一単位胞の平均的な大きさを検出
し、その検出結果に基づいて、ＨＳＧ−Ｓｉが隔壁部の
上端部に固着しないように前記上端部の先端が有する平
面領域の大きさを設定することである。ここで、前記一
単位胞とは、下部電極上に多数形成された半球状のＨＳ
Ｇ−Ｓｉの個々の核を指し、具体的には、酸洗浄工程に
よって下部電極上から剥離されうるＨＳＧ−Ｓｉの一個
体そのものを指す。また、下部電極の外壁面が露出面で
あることにより、下部電極の表面積が増加し、メモリセ
ル自体の電荷容量を増大させることが可能となる。
上にＨＳＧ−Ｓｉを形成した後の洗浄工程において、Ｈ
ＳＧ−Ｓｉの剥離による隣接した下部電極間、すなわち
セル同士間のショートを未然に防止することができる。
ここで、ＨＳＧ−Ｓｉの着床を防止する形状とは、下部
電極上に形成されたＨＳＧ−Ｓｉが酸洗浄工程等で加わ
る外力によって剥離した場合において、剥離したＨＳＧ
−Ｓｉが少なくとも隔壁部の上端部には固着しない形状
を指す。すなわち、各下部電極上にのみ形成されるＨＳ
Ｇ−Ｓｉ、特に各下部電極の上端部に形成されたＨＳＧ
−Ｓｉ同士を電気的に導通させないように、各下部電極
間に形成された隔壁部の上端部にはＨＳＧ−Ｓｉが位置
し得ない形状とされる。例えば、各下部電極上に形成さ
れるＨＳＧ−Ｓｉの一単位胞の平均的な大きさを検出
し、その検出結果に基づいて、ＨＳＧ−Ｓｉが隔壁部の
上端部に固着しないように前記上端部の先端が有する平
面領域の大きさを設定することである。ここで、前記一
単位胞とは、下部電極上に多数形成された半球状のＨＳ
Ｇ−Ｓｉの個々の核を指し、具体的には、酸洗浄工程に
よって下部電極上から剥離されうるＨＳＧ−Ｓｉの一個
体そのものを指す。また、下部電極の外壁面が露出面で
あることにより、下部電極の表面積が増加し、メモリセ
ル自体の電荷容量を増大させることが可能となる。
【００１０】前記課題を解決するために提供する本願第
二の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
上端部の形状が尾根形状に形成され、当該尾根形状をな
す上端部の傾斜面と露出した下部電極の外壁面との間に
溝部が形成されたことを特徴とする。
二の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
上端部の形状が尾根形状に形成され、当該尾根形状をな
す上端部の傾斜面と露出した下部電極の外壁面との間に
溝部が形成されたことを特徴とする。
【００１１】係る構成とすることにより、下部電極上か
ら剥離したＨＳＧ−Ｓｉが隔壁部の上端部に形成された
傾斜面に付着することとなり、前記ＨＳＧ−Ｓｉによる
各下部電極間の短絡を防ぐことができる。また、隔壁部
と係る隔壁部の周辺の下部電極との間に溝部が設けられ
ることにより、下部電極上から剥がれ落ちたＨＳＧ−Ｓ
ｉを隔壁部の上端部に及ばせることなく、隣接する下部
電極間のショートを未然に防ぐことができる。
ら剥離したＨＳＧ−Ｓｉが隔壁部の上端部に形成された
傾斜面に付着することとなり、前記ＨＳＧ−Ｓｉによる
各下部電極間の短絡を防ぐことができる。また、隔壁部
と係る隔壁部の周辺の下部電極との間に溝部が設けられ
ることにより、下部電極上から剥がれ落ちたＨＳＧ−Ｓ
ｉを隔壁部の上端部に及ばせることなく、隣接する下部
電極間のショートを未然に防ぐことができる。
【００１２】前記課題を解決するために提供する本願第
三の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部の上端部
がほぼ凸状に形成され、その隔壁部と露出した下部電極
の外壁面との間に溝部が形成されたことを特徴とする。
三の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部の上端部
がほぼ凸状に形成され、その隔壁部と露出した下部電極
の外壁面との間に溝部が形成されたことを特徴とする。
【００１３】係る構成とすることにより、各下部電極間
のショートを未然に防ぐことができる。
のショートを未然に防ぐことができる。
【００１４】前記課題を解決するために提供する本願第
四の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
上端部の形状がほぼ中心部を突出させた形状に形成され
てなり、その隔壁部と露出した下部電極の外壁面との間
に溝部が形成されたことを特徴とする。
四の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
上端部の形状がほぼ中心部を突出させた形状に形成され
てなり、その隔壁部と露出した下部電極の外壁面との間
に溝部が形成されたことを特徴とする。
【００１５】係る構成とすることにより、下部電極上か
ら剥離したＨＳＧ−Ｓｉが突出した前記上端部の中心部
に着床し難いだけでなく、中心部周辺に付着することに
よって各下部電極間のショートを未然に防ぐことができ
る。
ら剥離したＨＳＧ−Ｓｉが突出した前記上端部の中心部
に着床し難いだけでなく、中心部周辺に付着することに
よって各下部電極間のショートを未然に防ぐことができ
る。
【００１６】前記課題を解決するために提供する本願第
五の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
形状が、その上端部を頂点とする形状をなし、当該頂点
を有する尾根形状をなす上端部の傾斜面が露出した下部
電極の外壁面に挟まれてなることを特徴とする。
五の発明に係る半導体記憶装置は、スタックドキャパシ
タ型メモリセルを有し、所定の厚さを有してドープドポ
リシリコンからなる無蓋有底の筒体として形成された前
記メモリセルの下部電極の内面にＨＳＧ−Ｓｉが形成さ
れてなる半導体記憶装置において、下部電極間に形成さ
れ、絶縁層及び酸化膜が積層されてなる隔壁部は、その
形状が、その上端部を頂点とする形状をなし、当該頂点
を有する尾根形状をなす上端部の傾斜面が露出した下部
電極の外壁面に挟まれてなることを特徴とする。
【００１７】係る構成とすることにより、下部電極上か
ら剥離したＨＳＧ−Ｓｉが前記上端部の頂点近傍に着床
し難いだけでなく、裾野付近に付着し易くなることによ
って各下部電極間のショートを未然に防ぐことができ
る。
ら剥離したＨＳＧ−Ｓｉが前記上端部の頂点近傍に着床
し難いだけでなく、裾野付近に付着し易くなることによ
って各下部電極間のショートを未然に防ぐことができ
る。
【００１８】前記課題を解決するために提供する本願第
六の発明に係る半導体記憶装置は、請求項２乃至請求項
４のいずれか一に記載の半導体記憶装置において、溝部
は下部電極の外壁面を含んで構成されることを特徴とす
る。
六の発明に係る半導体記憶装置は、請求項２乃至請求項
４のいずれか一に記載の半導体記憶装置において、溝部
は下部電極の外壁面を含んで構成されることを特徴とす
る。
【００１９】溝部は下部電極の外壁面を含んで構成され
ることにより、隣接する下部電極間のショートを未然に
防ぐことができるだけでなく、下部電極の表面積を増加
させ、結果としてメモリセル自体の電荷容量を増大させ
ることが可能となる。
ることにより、隣接する下部電極間のショートを未然に
防ぐことができるだけでなく、下部電極の表面積を増加
させ、結果としてメモリセル自体の電荷容量を増大させ
ることが可能となる。
【００２０】前記課題を解決するために提供する本願第
七の発明に係る半導体記憶装置は、請求項２乃至請求項
４及び請求項６のいずれか一に記載の半導体記憶装置に
おいて、溝部の幅が下部電極内面に設けられたＨＳＧ−
Ｓｉの一単位胞の大きさよりも大に設定されることを特
徴とする。
七の発明に係る半導体記憶装置は、請求項２乃至請求項
４及び請求項６のいずれか一に記載の半導体記憶装置に
おいて、溝部の幅が下部電極内面に設けられたＨＳＧ−
Ｓｉの一単位胞の大きさよりも大に設定されることを特
徴とする。
【００２１】溝部の幅が下部電極内面に設けられたＨＳ
Ｇ−Ｓｉの一単位胞の大きさよりも大に設定されること
により、下部電極上から剥離したＨＳＧ−Ｓｉを溝部内
に収納できるとともに、隣接する下部電極間のショート
を未然に防ぐことができる。ここで、前記一単位胞と
は、下部電極上に多数形成された半球状のＨＳＧ−Ｓｉ
の個々を指し、具体的には、酸洗浄工程によって下部電
極上から剥離されうるＨＳＧ−Ｓｉの一個体そのものを
指す。
Ｇ−Ｓｉの一単位胞の大きさよりも大に設定されること
により、下部電極上から剥離したＨＳＧ−Ｓｉを溝部内
に収納できるとともに、隣接する下部電極間のショート
を未然に防ぐことができる。ここで、前記一単位胞と
は、下部電極上に多数形成された半球状のＨＳＧ−Ｓｉ
の個々を指し、具体的には、酸洗浄工程によって下部電
極上から剥離されうるＨＳＧ−Ｓｉの一個体そのものを
指す。
【００２２】前記課題を解決するために提供する本願第
八の発明に係る半導体記憶装置は、請求項２乃至請求項
４及び請求項６及び請求項７の何れか一に記載の半導体
記憶装置において、溝部の深さは隔壁部の深さ方向の長
さの半分以内に設定されることを特徴とする。
八の発明に係る半導体記憶装置は、請求項２乃至請求項
４及び請求項６及び請求項７の何れか一に記載の半導体
記憶装置において、溝部の深さは隔壁部の深さ方向の長
さの半分以内に設定されることを特徴とする。
【００２３】溝部の深さが隔壁部の深さ方向の長さの半
分以内に設定されることにより、凸状に形成された隔壁
部の強度を保持するとともに、可能な限りの下部電極の
表面積増加、すなわち電荷容量の増大を図ることができ
る。
分以内に設定されることにより、凸状に形成された隔壁
部の強度を保持するとともに、可能な限りの下部電極の
表面積増加、すなわち電荷容量の増大を図ることができ
る。
【００２４】前記課題を解決するために提供する本願第
九の発明に係る半導体記憶装置の製造方法は、Ｐ型半導
体基板上に下部電極間を分離する隔壁部としてシリコン
酸化膜、ＢＰＳＧ膜、ＮＳＧ酸化膜からなる絶縁層を順
次積層し、レジスト処理によりドープドポリシリコンか
らなる下部電極を無蓋有底の筒体の形状に形成し、下部
電極の内面にのみＨＳＧ−Ｓｉを形成した後、容量絶縁
層及び上部電極を形成してなる半導体記憶装置の製造方
法において、ＨＳＧ−Ｓｉ形成後に、前記隔壁部のＮＳ
Ｇ酸化膜に尾根形状を形成するエッチング処理とを施す
ことを特徴とする。
九の発明に係る半導体記憶装置の製造方法は、Ｐ型半導
体基板上に下部電極間を分離する隔壁部としてシリコン
酸化膜、ＢＰＳＧ膜、ＮＳＧ酸化膜からなる絶縁層を順
次積層し、レジスト処理によりドープドポリシリコンか
らなる下部電極を無蓋有底の筒体の形状に形成し、下部
電極の内面にのみＨＳＧ−Ｓｉを形成した後、容量絶縁
層及び上部電極を形成してなる半導体記憶装置の製造方
法において、ＨＳＧ−Ｓｉ形成後に、前記隔壁部のＮＳ
Ｇ酸化膜に尾根形状を形成するエッチング処理とを施す
ことを特徴とする。
【００２５】係る方法を採用することによって、隔壁部
の両側、すなわち隔壁部と下部電極との間が速やかにエ
ッチングされ、隔壁部が下部電極との間に所定の間隔を
有した凸状に形成される。これは、隔壁部の周辺に形成
された下部電極が高濃度の燐を含有したドープドポリシ
リコンであることから、下部電極が形成された後に隔壁
部に燐がしみ出してくる現象によるものである。すなわ
ち、下部電極から隔壁部に燐がしみ出してきたことによ
り、隔壁部の側面の燐濃度が高くなるとともにエッチン
グレートが高くなる。すなわち、隔壁部領域に酸化膜エ
ッチングを行うとエッチングレートが高い隔壁部と下部
電極との間が選択的にエッチングされることを利用した
ものである。
の両側、すなわち隔壁部と下部電極との間が速やかにエ
ッチングされ、隔壁部が下部電極との間に所定の間隔を
有した凸状に形成される。これは、隔壁部の周辺に形成
された下部電極が高濃度の燐を含有したドープドポリシ
リコンであることから、下部電極が形成された後に隔壁
部に燐がしみ出してくる現象によるものである。すなわ
ち、下部電極から隔壁部に燐がしみ出してきたことによ
り、隔壁部の側面の燐濃度が高くなるとともにエッチン
グレートが高くなる。すなわち、隔壁部領域に酸化膜エ
ッチングを行うとエッチングレートが高い隔壁部と下部
電極との間が選択的にエッチングされることを利用した
ものである。
【００２６】前記課題を解決するために提供する本願第
十の発明に係る半導体記憶装置の製造方法は、請求項９
に記載の半導体装置の製造方法において、前記隔壁部の
上端部を形成する酸化膜に施すエッチング処理は、フッ
酸からなるエッチング液による処理であることを特徴と
する。
十の発明に係る半導体記憶装置の製造方法は、請求項９
に記載の半導体装置の製造方法において、前記隔壁部の
上端部を形成する酸化膜に施すエッチング処理は、フッ
酸からなるエッチング液による処理であることを特徴と
する。
【００２７】係る方法により、下部電極の上端部と隔壁
部の上端部との距離が長くなり、また、隔壁部と下部電
極間に溝部が形成され、酸洗浄等のウェット処理中に下
部電極表面上から剥がれ落ちたＨＳＧ−Ｓｉがその溝部
に収納されやすくなり、下部電極同士のショートの防止
をさらに確実化させることができる。
部の上端部との距離が長くなり、また、隔壁部と下部電
極間に溝部が形成され、酸洗浄等のウェット処理中に下
部電極表面上から剥がれ落ちたＨＳＧ−Ｓｉがその溝部
に収納されやすくなり、下部電極同士のショートの防止
をさらに確実化させることができる。
【００２８】
【発明の実施の形態】以下に、本発明に係る半導体記憶
装置の一実施の形態における構造について図面を参照し
て説明する。図１は、本発明に係る半導体記憶装置の一
実施の形態における構造を示す断面図である。図１に示
すように、ｐ型シリコン基板３上にゲート酸化膜、ゲー
ト電極２２、及びｎ型拡散層４が形成され、層間絶縁膜
２４を介してシリコン酸化膜１２が多層にわたって形成
されている。ｎ型拡散層４の上方は層間絶縁膜２４及び
シリコン酸化膜１２を貫通してスルーホールが形成さ
れ、係るスルーホールに燐等の不純物がドープされたド
ープドポリシリコン膜がＣＶＤ技術によって堆積されて
いる。そのドープドポリシリコンが形成された上面に
は、ドープドポリシリコンからなる無蓋有底の筒体であ
るシリンダ部２が下部電極３１として所定の厚さを有し
て形成され、下部電極３１の内面にはＨＳＧ−Ｓｉ３１
ａが形成されている。
装置の一実施の形態における構造について図面を参照し
て説明する。図１は、本発明に係る半導体記憶装置の一
実施の形態における構造を示す断面図である。図１に示
すように、ｐ型シリコン基板３上にゲート酸化膜、ゲー
ト電極２２、及びｎ型拡散層４が形成され、層間絶縁膜
２４を介してシリコン酸化膜１２が多層にわたって形成
されている。ｎ型拡散層４の上方は層間絶縁膜２４及び
シリコン酸化膜１２を貫通してスルーホールが形成さ
れ、係るスルーホールに燐等の不純物がドープされたド
ープドポリシリコン膜がＣＶＤ技術によって堆積されて
いる。そのドープドポリシリコンが形成された上面に
は、ドープドポリシリコンからなる無蓋有底の筒体であ
るシリンダ部２が下部電極３１として所定の厚さを有し
て形成され、下部電極３１の内面にはＨＳＧ−Ｓｉ３１
ａが形成されている。
【００２９】このＨＳＧ−Ｓｉ３１ａは、個々がほぼ同
じ大きさの半球形状をなしており、下部電極３１の内面
に緻密な群をなして形成されている。シリンダ部２の間
には、複数のシリコン膜よりなる隔壁部１１が形成さ
れ、係る隔壁部１１はシリコン酸化膜２３、ＢＰＳＧ膜
１３及びＮＳＧ酸化膜１４より構成されてなる。ここ
で、隔壁部の上端部１１ａの形状は、その上層をなすＮ
ＳＧ酸化膜１４の上端部が頂点をなし、その頂点から下
方に傾斜する傾斜面を有する形状とする。すなわち、複
数のシリンダ部２の上面に形成された開口部の各々を取
り囲むように頂点を有する山が多数形成されることとな
る。また、隔壁部１１の上端部１１ａは、鋭角状に形成
されることが望ましく、前記傾斜面は、鉛直方向に向か
う面に近く設定されることがさらに望ましい。また、隔
壁部１１の上端部１１ａは、連続的に形成されてなる隔
壁部に伴って連続して形成されることが望ましい。すな
わち、複数のシリンダ部２の上面に形成された開口部の
各々を取り囲むように尾根形状をなして前記上端部１１
ａが形成されていることが望ましい。さらに、下部電極
３１の外壁面、すなわち下部電極３１と隔壁部１１との
境界面が露出し、係る外壁面と前記傾斜面とが剥離した
一のＨＳＧ−Ｓｉ３１ａを収納することができる溝部１
０１を構成していることが望ましい。このとき、溝部１
０１の深さは隔壁部１１の深さのほぼ中間の深さを最深
として設定される。
じ大きさの半球形状をなしており、下部電極３１の内面
に緻密な群をなして形成されている。シリンダ部２の間
には、複数のシリコン膜よりなる隔壁部１１が形成さ
れ、係る隔壁部１１はシリコン酸化膜２３、ＢＰＳＧ膜
１３及びＮＳＧ酸化膜１４より構成されてなる。ここ
で、隔壁部の上端部１１ａの形状は、その上層をなすＮ
ＳＧ酸化膜１４の上端部が頂点をなし、その頂点から下
方に傾斜する傾斜面を有する形状とする。すなわち、複
数のシリンダ部２の上面に形成された開口部の各々を取
り囲むように頂点を有する山が多数形成されることとな
る。また、隔壁部１１の上端部１１ａは、鋭角状に形成
されることが望ましく、前記傾斜面は、鉛直方向に向か
う面に近く設定されることがさらに望ましい。また、隔
壁部１１の上端部１１ａは、連続的に形成されてなる隔
壁部に伴って連続して形成されることが望ましい。すな
わち、複数のシリンダ部２の上面に形成された開口部の
各々を取り囲むように尾根形状をなして前記上端部１１
ａが形成されていることが望ましい。さらに、下部電極
３１の外壁面、すなわち下部電極３１と隔壁部１１との
境界面が露出し、係る外壁面と前記傾斜面とが剥離した
一のＨＳＧ−Ｓｉ３１ａを収納することができる溝部１
０１を構成していることが望ましい。このとき、溝部１
０１の深さは隔壁部１１の深さのほぼ中間の深さを最深
として設定される。
【００３０】次に、本発明に係る半導体記憶装置の一実
施の形態における製造方法について図面を参照して以下
に説明する。図２乃至図５は、本発明に係る半導体記憶
装置の一実施の形態における製造方法の一連を示す断面
図である。図２に示すように、ｐ型シリコン基板３上に
は、シリコン酸化膜、ゲート酸化膜、ゲート電極、ソー
ス電極及びドレイン電極が形成され、ｐ型シリコン基板
３全面にＢＰＳＧ膜からなる層間絶縁膜２４及びシリコ
ン酸化膜１２が積層される。その後、シリコン酸化膜２
４及び層間絶縁膜１２を貫通してソース領域を露出させ
るスルーホールを開口する。開口されたスルーホールに
は、燐をドープしたドープドポリシリコン膜を成長させ
て埋め込み、ソース領域と導通する容量コンタクトプラ
グ２１を形成する。
施の形態における製造方法について図面を参照して以下
に説明する。図２乃至図５は、本発明に係る半導体記憶
装置の一実施の形態における製造方法の一連を示す断面
図である。図２に示すように、ｐ型シリコン基板３上に
は、シリコン酸化膜、ゲート酸化膜、ゲート電極、ソー
ス電極及びドレイン電極が形成され、ｐ型シリコン基板
３全面にＢＰＳＧ膜からなる層間絶縁膜２４及びシリコ
ン酸化膜１２が積層される。その後、シリコン酸化膜２
４及び層間絶縁膜１２を貫通してソース領域を露出させ
るスルーホールを開口する。開口されたスルーホールに
は、燐をドープしたドープドポリシリコン膜を成長させ
て埋め込み、ソース領域と導通する容量コンタクトプラ
グ２１を形成する。
【００３１】次に、この様にして形成されたシリコン基
板３の表面の全面にシリコン酸化膜２３、ＢＰＳＧ膜か
らなる絶縁層１３及びシリコン酸化膜１４を順次積層す
る。続いて、レジスト５１を用いたフォトリソグラフィ
技術によりパターニングし、シリコン酸化膜２３、絶縁
層１３及びシリコン酸化膜１４をエッチングして下部電
極３１用の開口部３１ｂを設ける。その後、レジスト５
１を除去し、上述の様に形成された開口部３１ｂが構成
する壁の全面にわたり、ドープドポリシリコン膜を成長
させ、シリンダ形状の下部電極３１を形成する。
板３の表面の全面にシリコン酸化膜２３、ＢＰＳＧ膜か
らなる絶縁層１３及びシリコン酸化膜１４を順次積層す
る。続いて、レジスト５１を用いたフォトリソグラフィ
技術によりパターニングし、シリコン酸化膜２３、絶縁
層１３及びシリコン酸化膜１４をエッチングして下部電
極３１用の開口部３１ｂを設ける。その後、レジスト５
１を除去し、上述の様に形成された開口部３１ｂが構成
する壁の全面にわたり、ドープドポリシリコン膜を成長
させ、シリンダ形状の下部電極３１を形成する。
【００３２】次に、図３に示すように、シリンダ部２内
にポジ型のレジスト５２を塗布し、全面を露光すること
により、溝内部にのみフォトレジストを残し、全面をポ
リシリエッチバックし、ＮＳＧ酸化膜１４を残すように
下部電極３１をエッチングする。こうして形成されたシ
リコン基板３上の積層構造の断面図を図４に示す。図４
に示すように、隔壁部１１を介して形成されたシリンダ
部２内に残留したレジスト５２がシリンダ部２から突出
した態様をなす。レジスト５２を除去した後、ＣＶＤ技
術を用いて下部電極３１のウェハ全面ににドープドポリ
シリコン層を堆積させ、それをＨＳＧ化処理を行い、半
球形状に成長させ、全面をポリシリエッチバックするこ
とによって図５に示すような積層構造が形成される。図
５に示すように、シリンダ２内、特に下部電極３１の内
面上には半球形状のドープドポリシリコンからなるＨＳ
Ｇ−Ｓｉ３１ａが多数形成され、その各々の大きさはほ
ぼ均一に形成されている。下部電極３１の内面にＨＳＧ
−Ｓｉ３１ａを形成した後には、ＮＳＧ酸化膜１４に対
する酸化膜エッチングが行われる。ここで、前述の下部
電極３１の形成時には、ドープされた燐のしみ出しによ
ってＮＳＧ酸化膜１４の側面、すなわち外周面の燐の含
有濃度が高くなっている。すなわち、ＮＳＧ酸化膜１４
の内部では燐の濃度勾配が生じているために、ＮＳＧ酸
化膜１４に対してエッチング、特にフッ酸によりウェッ
トエッチングを行うとエッチングレートの差がＮＳＧ酸
化膜１４内で生じる。従って、この酸化膜エッチングに
よって、隔壁部自体の形状が、選択的に隔壁部１１の上
端部１１ａを頂点とした凸型、乃至山型の形状が形成さ
れて、図１に示すような半導体記憶装置が形成される。
ここで、隔壁部１１、特にＮＳＧ酸化膜１４に対する酸
化膜エッチングの調整によって、隔壁部１１の上端部１
１ａの形状の鋭角化、下部電極の外壁面の露出及び溝部
１０１の形成が可能である。隔壁部１１の上端部１１ａ
の形状は、後の工程である酸洗浄で剥離されうるＨＳＧ
−Ｓｉ３１ａが前記上端部１１ａに着床しない程度に鋭
角であれば望ましく、溝部の深さはシリンダ部２の深さ
方向の長さの中間程度であればさらに望ましい。その
後、下部電極３１及び隔壁部１１の上端部１１ａを含む
ウェハー全面の表面に対して酸洗浄を行い、下部電極３
１の形成領域上に、絶縁体よりなる容量膜を形成し、こ
れを介して上部電極（図示せず）を形成することによっ
て半導体記憶装置が形成される。
にポジ型のレジスト５２を塗布し、全面を露光すること
により、溝内部にのみフォトレジストを残し、全面をポ
リシリエッチバックし、ＮＳＧ酸化膜１４を残すように
下部電極３１をエッチングする。こうして形成されたシ
リコン基板３上の積層構造の断面図を図４に示す。図４
に示すように、隔壁部１１を介して形成されたシリンダ
部２内に残留したレジスト５２がシリンダ部２から突出
した態様をなす。レジスト５２を除去した後、ＣＶＤ技
術を用いて下部電極３１のウェハ全面ににドープドポリ
シリコン層を堆積させ、それをＨＳＧ化処理を行い、半
球形状に成長させ、全面をポリシリエッチバックするこ
とによって図５に示すような積層構造が形成される。図
５に示すように、シリンダ２内、特に下部電極３１の内
面上には半球形状のドープドポリシリコンからなるＨＳ
Ｇ−Ｓｉ３１ａが多数形成され、その各々の大きさはほ
ぼ均一に形成されている。下部電極３１の内面にＨＳＧ
−Ｓｉ３１ａを形成した後には、ＮＳＧ酸化膜１４に対
する酸化膜エッチングが行われる。ここで、前述の下部
電極３１の形成時には、ドープされた燐のしみ出しによ
ってＮＳＧ酸化膜１４の側面、すなわち外周面の燐の含
有濃度が高くなっている。すなわち、ＮＳＧ酸化膜１４
の内部では燐の濃度勾配が生じているために、ＮＳＧ酸
化膜１４に対してエッチング、特にフッ酸によりウェッ
トエッチングを行うとエッチングレートの差がＮＳＧ酸
化膜１４内で生じる。従って、この酸化膜エッチングに
よって、隔壁部自体の形状が、選択的に隔壁部１１の上
端部１１ａを頂点とした凸型、乃至山型の形状が形成さ
れて、図１に示すような半導体記憶装置が形成される。
ここで、隔壁部１１、特にＮＳＧ酸化膜１４に対する酸
化膜エッチングの調整によって、隔壁部１１の上端部１
１ａの形状の鋭角化、下部電極の外壁面の露出及び溝部
１０１の形成が可能である。隔壁部１１の上端部１１ａ
の形状は、後の工程である酸洗浄で剥離されうるＨＳＧ
−Ｓｉ３１ａが前記上端部１１ａに着床しない程度に鋭
角であれば望ましく、溝部の深さはシリンダ部２の深さ
方向の長さの中間程度であればさらに望ましい。その
後、下部電極３１及び隔壁部１１の上端部１１ａを含む
ウェハー全面の表面に対して酸洗浄を行い、下部電極３
１の形成領域上に、絶縁体よりなる容量膜を形成し、こ
れを介して上部電極（図示せず）を形成することによっ
て半導体記憶装置が形成される。
【００３３】（実施例） 本発明に係る半導体記憶装置の一実施例について、図面
を参照して以下に説明する。但し、本発明に係る半導体
記憶装置の実施例の説明においては、前述したＨＳＧ−
Ｓｉの形成及び係るＨＳＧ−Ｓｉ形成後に行われる酸化
膜エッチングについてのみ言及することとする。図５に
示すように、本発明に係る半導体記憶装置の一実施例と
して、シリンダ部２の内部にＨＳＧ−Ｓｉ３１ａを形成
した。このときのＨＳＧ−Ｓｉ３１ａの形成条件は、Ｈ
ＳＧ−Ｓｉ３１ａの核形成に２０分を要した後、グレイ
ン化させるためにアニール処理を５６０℃、５０分の条
件で行った。その結果、成長したＨＳＧ−Ｓｉ３１ａの
一単位の大きさは３００ｍ−１０〜４００ｍ−１０であ
った。その後、ＮＳＧ酸化膜１４に対して、希釈された
ＨＦ（フッ化水素）を用いて約４分間のウェットエッチ
ングを行った結果を図６に示す。このとき、ＮＳＧ酸化
膜１４におけるエッチングレートは、燐がＮＳＧ酸化膜
１４内に拡散していないときにはほぼ２００ｍ−１０／
ｍｉｎであり、燐がＮＳＧ酸化膜１４内に拡散している
ときにはほぼ３５０ｍ−１０／ｍｉｎであった。図６
は、本発明に係る半導体記憶装置の実施例におけるウェ
ットエッチング条件を適用した場合の容量部の容量値測
定の結果を示すグラフである。ここで、容量部とは下部
電極と上部電極とが容量膜を挟んで形成され、メモリセ
ルとしてキャパシタ構造をなす積層部分を指す。図６に
示すように、ウェットエッチングを行わない従来の半導
体記憶装置のセル容量がほぼ２２ｆＦであるのに対し、
所定時間のウェットエッチングを行うことによってセル
容量の増加が望まれることがわかる。従って、２２ｆＦ
〜２３ｆＦの容量値であるメモリセルを製造することに
よって半導体記憶装置としての良品率が５０％〜６０％
であった従来に比べ、常に２３ｆＦ〜２４ｆＦの容量値
を確保したメモリセルを製造することができる。これに
より、半導体記憶装置としての良品率がほぼ８０％に向
上した。
を参照して以下に説明する。但し、本発明に係る半導体
記憶装置の実施例の説明においては、前述したＨＳＧ−
Ｓｉの形成及び係るＨＳＧ−Ｓｉ形成後に行われる酸化
膜エッチングについてのみ言及することとする。図５に
示すように、本発明に係る半導体記憶装置の一実施例と
して、シリンダ部２の内部にＨＳＧ−Ｓｉ３１ａを形成
した。このときのＨＳＧ−Ｓｉ３１ａの形成条件は、Ｈ
ＳＧ−Ｓｉ３１ａの核形成に２０分を要した後、グレイ
ン化させるためにアニール処理を５６０℃、５０分の条
件で行った。その結果、成長したＨＳＧ−Ｓｉ３１ａの
一単位の大きさは３００ｍ−１０〜４００ｍ−１０であ
った。その後、ＮＳＧ酸化膜１４に対して、希釈された
ＨＦ（フッ化水素）を用いて約４分間のウェットエッチ
ングを行った結果を図６に示す。このとき、ＮＳＧ酸化
膜１４におけるエッチングレートは、燐がＮＳＧ酸化膜
１４内に拡散していないときにはほぼ２００ｍ−１０／
ｍｉｎであり、燐がＮＳＧ酸化膜１４内に拡散している
ときにはほぼ３５０ｍ−１０／ｍｉｎであった。図６
は、本発明に係る半導体記憶装置の実施例におけるウェ
ットエッチング条件を適用した場合の容量部の容量値測
定の結果を示すグラフである。ここで、容量部とは下部
電極と上部電極とが容量膜を挟んで形成され、メモリセ
ルとしてキャパシタ構造をなす積層部分を指す。図６に
示すように、ウェットエッチングを行わない従来の半導
体記憶装置のセル容量がほぼ２２ｆＦであるのに対し、
所定時間のウェットエッチングを行うことによってセル
容量の増加が望まれることがわかる。従って、２２ｆＦ
〜２３ｆＦの容量値であるメモリセルを製造することに
よって半導体記憶装置としての良品率が５０％〜６０％
であった従来に比べ、常に２３ｆＦ〜２４ｆＦの容量値
を確保したメモリセルを製造することができる。これに
より、半導体記憶装置としての良品率がほぼ８０％に向
上した。
【００３４】
【発明の効果】上述のように、本発明に係る半導体記憶
装置によれば、容量部の分離能力を落とすことなく、隣
接した下部電極間、すなわちメモリセル間のショートを
未然に防止することができる。また、隔壁部と下部電極
との間に溝部を設けることにより、ＨＧＳ−Ｓｉ形成後
の酸洗浄工程によって剥離したＨＳＧ−Ｓｉを溝部に収
納することができる。従って、ＨＳＧ−Ｓｉが隔壁部の
上端部に着床することによって生じるメモリセル間のシ
ョートを防止することができ、半導体記憶装置としての
信頼性が向上する。さらに、シリンダ部の内部にのみ容
量部が形成されていたために電極面積すなわち、蓄積電
荷量を増加させることが困難であった従来のメモリセル
の問題点も解消される。具体的には、隔壁部の上端部を
鋭角に形成し、下部電極の外壁面が露出面であることに
より、下部電極の表面積が増大し、メモリセルの容量が
常に規格値を下回ることなく、半導体記憶装置の製造上
の歩留まりを向上させることができる。
装置によれば、容量部の分離能力を落とすことなく、隣
接した下部電極間、すなわちメモリセル間のショートを
未然に防止することができる。また、隔壁部と下部電極
との間に溝部を設けることにより、ＨＧＳ−Ｓｉ形成後
の酸洗浄工程によって剥離したＨＳＧ−Ｓｉを溝部に収
納することができる。従って、ＨＳＧ−Ｓｉが隔壁部の
上端部に着床することによって生じるメモリセル間のシ
ョートを防止することができ、半導体記憶装置としての
信頼性が向上する。さらに、シリンダ部の内部にのみ容
量部が形成されていたために電極面積すなわち、蓄積電
荷量を増加させることが困難であった従来のメモリセル
の問題点も解消される。具体的には、隔壁部の上端部を
鋭角に形成し、下部電極の外壁面が露出面であることに
より、下部電極の表面積が増大し、メモリセルの容量が
常に規格値を下回ることなく、半導体記憶装置の製造上
の歩留まりを向上させることができる。
【図１】本発明に係る半導体記憶装置の一実施の形態に
おける構造を示す断面図である。
おける構造を示す断面図である。
【図２】本発明に係る半導体記憶装置の一実施の形態に
おける製造方法を示す断面図である。
おける製造方法を示す断面図である。
【図３】本発明に係る半導体記憶装置の一実施の形態に
おける製造方法を示す断面図である。
おける製造方法を示す断面図である。
【図４】本発明に係る半導体記憶装置の一実施の形態に
おける製造方法を示す断面図である。
おける製造方法を示す断面図である。
【図５】本発明に係る半導体記憶装置の一実施の形態に
おける製造方法を示す断面図である。
おける製造方法を示す断面図である。
【図６】本発明に係る半導体記憶装置の一実施例におけ
るウェットエッチング条件を適用した場合の容量部の容
量値測定の結果を示すグラフである。
るウェットエッチング条件を適用した場合の容量部の容
量値測定の結果を示すグラフである。
【図７】従来における半導体記憶装置の構造を示す断面
図である。
図である。
１．半導体記憶装置 ２．シリンダ部 ３．ｐ型シリコン基板 ４．ｎ型拡散層 １１．隔壁部 １１ａ．上端部 １２．シリコン酸化膜（ＷＪ酸化膜） １３．絶縁膜（ＢＰＳＧ膜） １４．シリコン酸化膜（ＮＳＧ酸化膜） ２１．容量コンタクトプラグ ２２．ゲート電極 ２３．シリコン酸化膜 ２４．層間絶縁膜 ３１．下部電極 ３１ａ．ＨＳＧ−Ｓｉ ５１．レジスト ５２．レジスト １０１．溝部
Claims (10)
- 【請求項１】スタックドキャパシタ型メモリセルを有
し、所定の厚さを有してドープドポリシリコンからなる
無蓋有底の筒体として形成された前記メモリセルの下部
電極の内面にＨＳＧ−Ｓｉが形成されてなる半導体記憶
装置において、下部電極間に形成され、絶縁層及び酸化
膜が積層されてなる隔壁部は、その上端部上面の形状が
略頂点を有した尾根形状をなすと共に、その尾根形状を
なす上端部の傾斜面が下部電極の露出した外壁面に対向
してなることを特徴とする半導体記憶装置。 - 【請求項２】スタックドキャパシタ型メモリセルを有
し、所定の厚さを有してドープドポリシリコンからなる
無蓋有底の筒体として形成された前記メモリセルの下部
電極の内面にＨＳＧ−Ｓｉが形成されてなる半導体記憶
装置において、下部電極間に形成され、絶縁層及び酸化
膜が積層されてなる隔壁部は、その上端部の形状が尾根
形状に形成され、当該尾根形状をなす上端部の傾斜面と
露出した下部電極の外壁面との間に溝部が形成されたこ
とを特徴とする半導体記憶装置。 - 【請求項３】スタックドキャパシタ型メモリセルを有
し、所定の厚さを有してドープドポリシリコンからなる
無蓋有底の筒体として形成された前記メモリセルの下部
電極の内面にＨＳＧ−Ｓｉが形成されてなる半導体記憶
装置において、下部電極間に形成され、絶縁層及び酸化
膜が積層されてなる隔壁部の上端部がほぼ凸状に形成さ
れ、その隔壁部と露出した下部電極の外壁面との間に溝
部が形成されたことを特徴とする半導体記憶装置。 - 【請求項４】スタックドキャパシタ型メモリセルを有
し、所定の厚さを有してドープドポリシリコンからなる
無蓋有底の筒体として形成された前記メモリセルの下部
電極の内面にＨＳＧ−Ｓｉが形成されてなる半導体記憶
装置において、下部電極間に形成され、絶縁層及び酸化
膜が積層されてなる隔壁部は、その上端部の形状がほぼ
中心部を突出させた形状に形成されてなり、その隔壁部
と露出した下部電極の外壁面との間に溝部が形成された
ことを特徴とする半導体記憶装置。 - 【請求項５】スタックドキャパシタ型メモリセルを有
し、所定の厚さを有してドープドポリシリコンからなる
無蓋有底の筒体として形成された前記メモリセルの下部
電極の内面にＨＳＧ−Ｓｉが形成されてなる半導体記憶
装置において、下部電極間に形成され、絶縁層及び酸化
膜が積層されてなる隔壁部は、その形状が、その上端部
を頂点とする形状をなし、当該頂点を有する尾根形状を
なす上端部の傾斜面が露出した下部電極の外壁面に挟ま
れてなることを特徴とする半導体記憶装置。 - 【請求項６】前記溝部は下部電極の外壁面を含んで構成
されることを特徴とする請求項２乃至請求項４のいずれ
か一に記載の半導体記憶装置。 - 【請求項７】前記溝部の幅は下部電極内面に設けられた
ＨＳＧ−Ｓｉの一単位胞の大きさよりも大に設定される
ことを特徴とする請求項２乃至請求項４及び請求項６の
いずれか一に記載の半導体記憶装置。 - 【請求項８】前記溝部の深さは隔壁部の深さ方向の長さ
の半分以内に設定されることを特徴とする請求項２乃至
請求項４及び請求項６及び請求項７の何れか一に記載の
半導体記憶装置。 - 【請求項９】Ｐ型半導体基板上に下部電極間を分離する
隔壁部としてシリコン酸化膜、ＢＰＳＧ膜、ＮＳＧ酸化
膜からなる絶縁層を順次積層し、レジスト処理によりド
ープドポリシリコンからなる下部電極を無蓋有底の筒体
の形状に形成し、下部電極の内面にのみＨＳＧ−Ｓｉを
形成した後、容量絶縁層及び上部電極を形成してなる半
導体記憶装置の製造方法において、ＨＳＧ−Ｓｉ形成後
に、前記隔壁部のＮＳＧ酸化膜に尾根形状を形成するエ
ッチング処理とを施すことを特徴とする半導体装置の製
造方法。 - 【請求項１０】前記隔壁部の上端部を形成する酸化膜に
施すエッチング処理は、フッ酸からなるエッチング液に
よる処理であることを特徴とする請求項９に記載の半導
体装置の製造方法。
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