JP2716251B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2716251B2 JP2716251B2 JP2215997A JP21599790A JP2716251B2 JP 2716251 B2 JP2716251 B2 JP 2716251B2 JP 2215997 A JP2215997 A JP 2215997A JP 21599790 A JP21599790 A JP 21599790A JP 2716251 B2 JP2716251 B2 JP 2716251B2
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 210000004027 cell Anatomy 0.000 description 23
- 230000007547 defect Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 210000005056 cell body Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にダイナミックメモ
リ等に代表される半導体メモリに関する。
リ等に代表される半導体メモリに関する。
従来のこの種の半導体メモリは、第２図に示す様に、
ワード線2,3は一本ずつ絶縁され、一組のデジット線6,7
対に対して、常に一本のワード線が選択されていた。つ
まり、１ビットのデータの記憶に、一本のワード線と一
対のデジット線とにより選択される一個のメモリセルを
使用していた。メモリの読み出しの際には、センスアン
プ（S.A.）９が増幅する。
ワード線2,3は一本ずつ絶縁され、一組のデジット線6,7
対に対して、常に一本のワード線が選択されていた。つ
まり、１ビットのデータの記憶に、一本のワード線と一
対のデジット線とにより選択される一個のメモリセルを
使用していた。メモリの読み出しの際には、センスアン
プ（S.A.）９が増幅する。
前述した従来の半導体メモリは、ワード線は一本ずつ
絶縁され、一組のデジット線対に対して、常に一本のワ
ード線が選択されていた。つまり、１ビットのデータの
記憶に１個のメモリセルを使用していたので、１個のメ
モリセルの不良や悪特性が、直接にビット不良となり、
さらにはその製品を完全な不良品としなければならない
場合もあるという欠点があった。
絶縁され、一組のデジット線対に対して、常に一本のワ
ード線が選択されていた。つまり、１ビットのデータの
記憶に１個のメモリセルを使用していたので、１個のメ
モリセルの不良や悪特性が、直接にビット不良となり、
さらにはその製品を完全な不良品としなければならない
場合もあるという欠点があった。
本発明の目的は、前記欠点を解決し、一個のメモリセ
ルの不良が直接ビット不良とならないようにした半導体
メモリを提供することにある。
ルの不良が直接ビット不良とならないようにした半導体
メモリを提供することにある。
本発明の半導体メモリは、縦列に配置され第１および
第２のデジット線からなる複数のデジット線対と、これ
らのデジット線対に交差して横列に配列される複数のワ
ード線と、前記第１および前記第２のデジット線のいず
れか一方および前記ワード線の交差点ごとに設けられる
メモリセルとからなるメモリセルアレイを有し、１ビッ
トの情報の記憶に際し前記ワード線１本と前記デジット
線１対とで選択された前記メモリセル１個を用いる半導
体メモリにおいて、前記第１および前記第２のデジット
線それぞれに接続された前記メモリセル選択用の前記ワ
ード線２本の間にトランスファゲートを設けるととも
に、前記ワード線１本と前記デジット線１対とで選択さ
れる前記メモリセル１個に代えて、前記トランスファゲ
ートと前記ワード線２本と前記デジット線１対とで選択
される前記メモリセル２個が用いられ、所定の制御信号
により前記トランスファゲートの導通を制御して前記ワ
ード線２本の線間を短絡するか否かで、前記１ビットの
情報の記憶を、前記メモリセルアレイの前記メモリセル
全てに対して前記メモリセル１個または２個単位のいず
れで行うかを選択することを特徴とする。
第２のデジット線からなる複数のデジット線対と、これ
らのデジット線対に交差して横列に配列される複数のワ
ード線と、前記第１および前記第２のデジット線のいず
れか一方および前記ワード線の交差点ごとに設けられる
メモリセルとからなるメモリセルアレイを有し、１ビッ
トの情報の記憶に際し前記ワード線１本と前記デジット
線１対とで選択された前記メモリセル１個を用いる半導
体メモリにおいて、前記第１および前記第２のデジット
線それぞれに接続された前記メモリセル選択用の前記ワ
ード線２本の間にトランスファゲートを設けるととも
に、前記ワード線１本と前記デジット線１対とで選択さ
れる前記メモリセル１個に代えて、前記トランスファゲ
ートと前記ワード線２本と前記デジット線１対とで選択
される前記メモリセル２個が用いられ、所定の制御信号
により前記トランスファゲートの導通を制御して前記ワ
ード線２本の線間を短絡するか否かで、前記１ビットの
情報の記憶を、前記メモリセルアレイの前記メモリセル
全てに対して前記メモリセル１個または２個単位のいず
れで行うかを選択することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体メモリの回路図で
ある。
ある。
第１図において、本実施例の半導体メモリは、メモリ
セル本体10にそれぞれ接続されたトランスファゲート4,
5と、ワード線2,3短絡用トランスファゲート１とを備え
ている。
セル本体10にそれぞれ接続されたトランスファゲート4,
5と、ワード線2,3短絡用トランスファゲート１とを備え
ている。
本実施例の半導体メモリの構成は、二本のワード線2,
3を短絡するためのトランスファゲート１を配置し、短
絡された二本のワード線2,3をそれぞれゲート入力とす
る二個のトランスファゲート4,5の内、第一のトランス
ファゲート４をデジット線6,7対の一方６とコンデンサ1
0の間に配置し、もう一つの第二のトランスファゲート
５をデジット線対のもう一方７とコンデンサ10の間に配
置する事を特徴とする。
3を短絡するためのトランスファゲート１を配置し、短
絡された二本のワード線2,3をそれぞれゲート入力とす
る二個のトランスファゲート4,5の内、第一のトランス
ファゲート４をデジット線6,7対の一方６とコンデンサ1
0の間に配置し、もう一つの第二のトランスファゲート
５をデジット線対のもう一方７とコンデンサ10の間に配
置する事を特徴とする。
トランスファゲート１は、制御信号８によりON/OFFさ
れ、ワード線2,3を短絡する。メモリセル中のトランス
ファゲート４は、ワード線２をゲート入力とし、デジッ
ト線６に接続する。同様に、メモリセル中のトランスフ
ァゲート５は、ワード線３をゲート入力とし、デジット
線７に接続する。
れ、ワード線2,3を短絡する。メモリセル中のトランス
ファゲート４は、ワード線２をゲート入力とし、デジッ
ト線６に接続する。同様に、メモリセル中のトランスフ
ァゲート５は、ワード線３をゲート入力とし、デジット
線７に接続する。
本実施例は、制御信号８により、トランジスタ１をON
した場合（以降ツイン・ワード・モードと呼ぶ）に、二
本のワード線2,3が短絡され、１ビットのデータの記憶
に二個のメモリセルが使用される。すなわち、メモリセ
ル4,5に同一のデータが記憶される。もちろん、この時
メモリセルアレイのメモリ容量自体は通常時の半分とな
る。この結果として、一般のユーザーにとっては、通常
時のメモリ容量とツイン・ワード・モード時のメモリ容
量との二選択が可能となる。もちろん、ツイン・ワード
・モード時のメモリ容量は通常時の半分である。反面、
メモリセルを二個づかいするため、センス時間の短縮や
データホールド時間の増大など、AC特性面でのいくつか
の規格アップが可能となる。
した場合（以降ツイン・ワード・モードと呼ぶ）に、二
本のワード線2,3が短絡され、１ビットのデータの記憶
に二個のメモリセルが使用される。すなわち、メモリセ
ル4,5に同一のデータが記憶される。もちろん、この時
メモリセルアレイのメモリ容量自体は通常時の半分とな
る。この結果として、一般のユーザーにとっては、通常
時のメモリ容量とツイン・ワード・モード時のメモリ容
量との二選択が可能となる。もちろん、ツイン・ワード
・モード時のメモリ容量は通常時の半分である。反面、
メモリセルを二個づかいするため、センス時間の短縮や
データホールド時間の増大など、AC特性面でのいくつか
の規格アップが可能となる。
また、通常時にビット不良やワード不良により、不良
品とされる製品でも、ツイン・ワード・モードにより、
メモリセル二個のうち少なくとも一個が良品であればよ
いので、不良が解消され、メモリ容量こそ半分となる
が、良品の別製品として取り扱う事が出来る。
品とされる製品でも、ツイン・ワード・モードにより、
メモリセル二個のうち少なくとも一個が良品であればよ
いので、不良が解消され、メモリ容量こそ半分となる
が、良品の別製品として取り扱う事が出来る。
以上説明したように、本発明は、１ビットのデータの
記憶に二個のメモリセルが使用できるから、一個のメモ
リセルが不良となっても、不良品扱いにせずに済むとい
う効果がある。
記憶に二個のメモリセルが使用できるから、一個のメモ
リセルが不良となっても、不良品扱いにせずに済むとい
う効果がある。
第１図は本発明の一実施例の半導体メモリの回路図、第
２図は従来の半導体メモリの回路図である。 １……トランスファゲート、2,3……ワード線、4,5……
メモリセル中のトランスファゲート、6,7……デジット
線、８……制御信号。
２図は従来の半導体メモリの回路図である。 １……トランスファゲート、2,3……ワード線、4,5……
メモリセル中のトランスファゲート、6,7……デジット
線、８……制御信号。
Claims (1)
- 【請求項１】縦列に配置され第１および第２のデジット
線からなる複数のデジット線対と、これらのデジット線
対に交差して横列に配列される複数のワード線と、前記
第１および前記第２のデジット線のいずれか一方および
前記ワード線の交差点ごとに設けられるメモリセルとか
らなるメモリセルアレイを有し、１ビットの情報の記憶
に際し前記ワード線１本と前記デジット線１対とで選択
された前記メモリセル１個を用いる半導体メモリにおい
て、前記第１および前記第２のデジット線それぞれに接
続された前記メモリセル選択用の前記ワード線２本の間
にトランスファゲートを設けるとともに、前記ワード線
１本と前記デジット線１対とで選択される前記メモリセ
ル１個に代えて、前記トランスファゲートと前記ワード
線２本と前記デジット線１対とで選択される前記メモリ
セル２個が用いられ、所定の制御信号により前記トラン
スファゲートの導通を制御して前記ワード線２本の線間
を短絡するか否かで、前記１ビットの情報の記憶を、前
記メモリセルアレイの前記メモリセル全てに対して前記
メモリセル１個または２個単位のいずれで行うかを選択
することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215997A JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215997A JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498679A JPH0498679A (ja) | 1992-03-31 |
| JP2716251B2 true JP2716251B2 (ja) | 1998-02-18 |
Family
ID=16681691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215997A Expired - Fee Related JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716251B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184181A (ja) | 2000-03-24 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4707244B2 (ja) | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
| JP2004079138A (ja) | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2007109272A (ja) * | 2005-10-11 | 2007-04-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007141286A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 半導体集積回路装置及びその制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860489A (ja) * | 1981-10-06 | 1983-04-09 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
-
1990
- 1990-08-16 JP JP2215997A patent/JP2716251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498679A (ja) | 1992-03-31 |
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Legal Events
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