JPS63206991A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPS63206991A JPS63206991A JP62039419A JP3941987A JPS63206991A JP S63206991 A JPS63206991 A JP S63206991A JP 62039419 A JP62039419 A JP 62039419A JP 3941987 A JP3941987 A JP 3941987A JP S63206991 A JPS63206991 A JP S63206991A
- Authority
- JP
- Japan
- Prior art keywords
- bit lines
- bit line
- bit
- sense amplifier
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミック型ランダムアクセスメモリー（以
下、ダイナミック型ランダムアクセスメモリーとする）
に関するもので、特に開放形ビット線方式のダイナミッ
ク型ＲＡＭに関するものである。
下、ダイナミック型ランダムアクセスメモリーとする）
に関するもので、特に開放形ビット線方式のダイナミッ
ク型ＲＡＭに関するものである。
従来の技術
ダイナミック型ＲＡＭにおいては、ビット線のセンスア
ンプに対する配置の形式として、センスアンプを中央に
して両側にビット線が伸びている開放形ビット線方式と
、センスアンプから同一の方向へビット線が伸びている
折り返し形ビット線方式とがあり、大容量メモリーにお
いては、メモリーセルをワード線とビット線の全交点に
配置できる開放形ビット線方式が、高密度化の点で有利
と考えられる。従来の開放形ビット線方式のダイナミッ
ク型ＲＡＭの例を第３図に示す。第３図において６０１
〜６０８はメモリーセルでワード線７０１〜７０４とビ
ット線８０１〜８０３の交点に配置されている。メモリ
ーセルは模式的に描かれており、ワード線によって選択
されたメモリーセルの情報が、センスアンプの一方に伸
びたビット線の電位変動を行い、プリチャージされたま
゛まの電圧を保っている反対方向に伸びているビット線
電位とセンスアンプで比較増幅される。
ンプに対する配置の形式として、センスアンプを中央に
して両側にビット線が伸びている開放形ビット線方式と
、センスアンプから同一の方向へビット線が伸びている
折り返し形ビット線方式とがあり、大容量メモリーにお
いては、メモリーセルをワード線とビット線の全交点に
配置できる開放形ビット線方式が、高密度化の点で有利
と考えられる。従来の開放形ビット線方式のダイナミッ
ク型ＲＡＭの例を第３図に示す。第３図において６０１
〜６０８はメモリーセルでワード線７０１〜７０４とビ
ット線８０１〜８０３の交点に配置されている。メモリ
ーセルは模式的に描かれており、ワード線によって選択
されたメモリーセルの情報が、センスアンプの一方に伸
びたビット線の電位変動を行い、プリチャージされたま
゛まの電圧を保っている反対方向に伸びているビット線
電位とセンスアンプで比較増幅される。
第３図に示されるように開放形ビット線方式はメモリー
セルのワード線方向の数とセンスアンプの数が等しく集
積化の際、センスアンプはメモリーセルのピッチに合わ
せて配置しなければならない。
セルのワード線方向の数とセンスアンプの数が等しく集
積化の際、センスアンプはメモリーセルのピッチに合わ
せて配置しなければならない。
発明が解決しようとする問題点
一般にセンスアンプは数個のトランジスタを必要とする
。したがってメモリーセルが１トランジスタで形成され
、しかも高密度化のため、極端にセル面積を小さくする
必要のある大容量メモＩＪ−においては、メモリーセル
のピッチが、センスアンプの配列のピッチよシも大幅に
小さくなり、その結果センスアンプのピッチによってメ
モリーセルの配列ピッチが制限されることになる。この
ことはメモリーの高密度化にとっては大きな問題である
。
。したがってメモリーセルが１トランジスタで形成され
、しかも高密度化のため、極端にセル面積を小さくする
必要のある大容量メモＩＪ−においては、メモリーセル
のピッチが、センスアンプの配列のピッチよシも大幅に
小さくなり、その結果センスアンプのピッチによってメ
モリーセルの配列ピッチが制限されることになる。この
ことはメモリーの高密度化にとっては大きな問題である
。
本発明はかかる点に鑑みてなされたもので、メモリーセ
ルとして高密度化に有利な開放形ビット線方式でありな
がら、センスアンプの配列ピッチによってメモリーセル
のピッチが制限を受けることのないメモリーアレイを構
成することによって、大容量メモリーに適した高密度メ
モリ一方式を提供することを目的としている。
ルとして高密度化に有利な開放形ビット線方式でありな
がら、センスアンプの配列ピッチによってメモリーセル
のピッチが制限を受けることのないメモリーアレイを構
成することによって、大容量メモリーに適した高密度メ
モリ一方式を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、ビット線とワード
線の交点にマトリクス状にメモリーセルを配置する開放
形ビット線方式で、分割したビット線の分割点に配置し
たセンスアンプの両側に差動形式にビット線を接続し、
ビット線方向に隣接するセンアンプの各々反対側に設け
たビット線に接続したメモリーセル同士が同一のワード
線に接続した構成とするものである。
線の交点にマトリクス状にメモリーセルを配置する開放
形ビット線方式で、分割したビット線の分割点に配置し
たセンスアンプの両側に差動形式にビット線を接続し、
ビット線方向に隣接するセンアンプの各々反対側に設け
たビット線に接続したメモリーセル同士が同一のワード
線に接続した構成とするものである。
作 用
本発明は上記した構成により、センスアンプの両側に伸
びたビット線にメモリーセルを配置するために開放形ビ
ット線方式の構成となり、かつビット線方向に隣接する
センスアンプ同士の逆方向に接続されて伸びたビット線
上のメモリーセル同士を同一のワード線に接続して、２
本のビット線で１ケのセンスアンプに相対させる構成と
なる。
びたビット線にメモリーセルを配置するために開放形ビ
ット線方式の構成となり、かつビット線方向に隣接する
センスアンプ同士の逆方向に接続されて伸びたビット線
上のメモリーセル同士を同一のワード線に接続して、２
本のビット線で１ケのセンスアンプに相対させる構成と
なる。
したがって、メモリーセル２ケのピッチにセンスアンプ
１ケを配置することができ、高密度化に適した構成であ
る。
１ケを配置することができ、高密度化に適した構成であ
る。
実施例
第１図は本発明のダイナミック型ＲＡＭの一実施例を示
す回路ブロック図である。第１図において、１０１，１
０２はセンスアンプ、２０１〜２１８はメモリーセル、
３０１〜３０９はワード線、４０１〜４０６はビット線
である。本実施例は１２ビツトのメモリーであり、２本
のビット線を３分割し、２つの分割点に各々センスアン
プを設けている。ワード線は各々のブロックに３本ずつ
、：計９本設けている。メモリーセル２０１〜２１８は
全て、ワード線とビット線の交点に存在している。ビッ
ト線４０１と４０４はセンスアンプ１０１に接続され、
ビット線４０３と４０６はセンスアンプ１０２に接続さ
れている。したがってビット線４０１につながるメモリ
ーセル２０１゜２０２．２０３およびビット線４０４に
つながるメモリーセル２１０，２１１．２１２はセンス
アンプ１０１と開放形ビット線方式を構成しており、同
様にメモリーセル２０７．２０８．２０９および２１６
、２１７ 、２１８とセンスアンプ１０２で開放形ビ
ット線方式のメモリー回路を構成している。一方メモリ
ーセル２０７と２１０はワード線３０４に、メモリーセ
ル２０８と２１１はワード線３０５に、メモリーセル２
０９と２１２はワード線３０６につながっているために
、たとえばワード線３０４が活性化されるとメモリーセ
ル２０７と２１０が同時に書き込みまたは読み出しの状
態になる。したがってアドレス信号により、センスアン
プ１０１または１０２のいずれかを選択、活性化して、
メモリーセル２０７または２１０のいずれか一方を動作
させることＫなる。
す回路ブロック図である。第１図において、１０１，１
０２はセンスアンプ、２０１〜２１８はメモリーセル、
３０１〜３０９はワード線、４０１〜４０６はビット線
である。本実施例は１２ビツトのメモリーであり、２本
のビット線を３分割し、２つの分割点に各々センスアン
プを設けている。ワード線は各々のブロックに３本ずつ
、：計９本設けている。メモリーセル２０１〜２１８は
全て、ワード線とビット線の交点に存在している。ビッ
ト線４０１と４０４はセンスアンプ１０１に接続され、
ビット線４０３と４０６はセンスアンプ１０２に接続さ
れている。したがってビット線４０１につながるメモリ
ーセル２０１゜２０２．２０３およびビット線４０４に
つながるメモリーセル２１０，２１１．２１２はセンス
アンプ１０１と開放形ビット線方式を構成しており、同
様にメモリーセル２０７．２０８．２０９および２１６
、２１７ 、２１８とセンスアンプ１０２で開放形ビ
ット線方式のメモリー回路を構成している。一方メモリ
ーセル２０７と２１０はワード線３０４に、メモリーセ
ル２０８と２１１はワード線３０５に、メモリーセル２
０９と２１２はワード線３０６につながっているために
、たとえばワード線３０４が活性化されるとメモリーセ
ル２０７と２１０が同時に書き込みまたは読み出しの状
態になる。したがってアドレス信号により、センスアン
プ１０１または１０２のいずれかを選択、活性化して、
メモリーセル２０７または２１０のいずれか一方を動作
させることＫなる。
ビット線４０２と４０６はセンスアンプに接続されてい
ない。したがってメモリーセル２０４゜２０５．２０６
，２１３，２１４，２１５は本来のメモリーセルとして
の読み出し、書き込み動″作は行われず、ワード線の負
荷を揃えるだめのダミーセルの役割を果している。本実
施例の構成は、第１図に示されるように、開放形ビット
線方式でありながら、従来の開放形ビット線方式と異な
るところは、センスアンプの配置がビット線２本につき
１ケの割り合いで行えることである。
ない。したがってメモリーセル２０４゜２０５．２０６
，２１３，２１４，２１５は本来のメモリーセルとして
の読み出し、書き込み動″作は行われず、ワード線の負
荷を揃えるだめのダミーセルの役割を果している。本実
施例の構成は、第１図に示されるように、開放形ビット
線方式でありながら、従来の開放形ビット線方式と異な
るところは、センスアンプの配置がビット線２本につき
１ケの割り合いで行えることである。
センスアンプの外側に設けたメモリーセル２ｏ４゜２０
５．２０６および２１３，２１４，２１５が本来の記憶
容量として寄与しないダミーセルであり、本実施例の場
合、それが全体の百と大きく、問題であるように見える
が、将来の１６Ｍビットクラスの大容量メモリーを考え
た場合、ビット線は１６ケ程度に分割することが考えら
れ、その時ダミーセルの割合いは１／１６になる。むろ
ん６４Ｍになればよりその割合いは減少することが予想
される。したがってダミーセルの占有面積は大容量メモ
リーになればなる程有利である。
５．２０６および２１３，２１４，２１５が本来の記憶
容量として寄与しないダミーセルであり、本実施例の場
合、それが全体の百と大きく、問題であるように見える
が、将来の１６Ｍビットクラスの大容量メモリーを考え
た場合、ビット線は１６ケ程度に分割することが考えら
れ、その時ダミーセルの割合いは１／１６になる。むろ
ん６４Ｍになればよりその割合いは減少することが予想
される。したがってダミーセルの占有面積は大容量メモ
リーになればなる程有利である。
第２図は本発明の第２の実施例で、各構成要素は第１図
の実施例と同一である。本実施例の場合ミセンスアンプ
１０１にはビット線４ｏ１と４０４が接続され、センス
アンプ１０２にはビット線４０３と４０６が接続される
。ダミーのビット線は４０２と４０５である。したがっ
て本実施例もビット線の接続顆序が異なるだけ基本的に
は第１図の実施例と同じ構成であり、かつ動作も同じで
ある。
の実施例と同一である。本実施例の場合ミセンスアンプ
１０１にはビット線４ｏ１と４０４が接続され、センス
アンプ１０２にはビット線４０３と４０６が接続される
。ダミーのビット線は４０２と４０５である。したがっ
て本実施例もビット線の接続顆序が異なるだけ基本的に
は第１図の実施例と同じ構成であり、かつ動作も同じで
ある。
発明の効果
したがって本発明によれば、高密度化に有利なワード線
とビット線の全交点にメモリーセルが存在する開放形ビ
ット線方式のメモリーセルを用いて、折り返し形ビット
線方式のようにビット線２本につき１ケのセンスアンプ
を配置できることになり、大容量メモリーの高密度化に
極めて有利なダイナミック型ＲＡＭを実現することがで
きる。
とビット線の全交点にメモリーセルが存在する開放形ビ
ット線方式のメモリーセルを用いて、折り返し形ビット
線方式のようにビット線２本につき１ケのセンスアンプ
を配置できることになり、大容量メモリーの高密度化に
極めて有利なダイナミック型ＲＡＭを実現することがで
きる。
第１図は本発明の第１の実施例におけるダイナミック型
ＲＡＭの構成を示す回路ブロック図、第２図は本発明の
第２の実施例におけるダイナミック型ＲＡＭの構成を示
す回路ブロック図、第３図は従来の開放形ビット線方式
のダイナミック型ＲＡＭの概要を説明する回路ブロック
図である。 １０１．１０２・・・・・・センスアンプ、２０１〜２
１８・−・・・・メモリーセル、３０１〜３０９・・・
・・・ワード線、４０１〜４０６・・・・・・ビット線
。
ＲＡＭの構成を示す回路ブロック図、第２図は本発明の
第２の実施例におけるダイナミック型ＲＡＭの構成を示
す回路ブロック図、第３図は従来の開放形ビット線方式
のダイナミック型ＲＡＭの概要を説明する回路ブロック
図である。 １０１．１０２・・・・・・センスアンプ、２０１〜２
１８・−・・・・メモリーセル、３０１〜３０９・・・
・・・ワード線、４０１〜４０６・・・・・・ビット線
。
Claims (2)
- （１）分割したビット線を有し、その分割部に複数のセ
ンスアンプを配置し、各ビット線に接続したメモリー素
子に情報の書き込み、読み出しを行うダイナミック型Ｒ
ＡＭにおいて、ビット線とワード線の交点にマトリクス
状にメモリー素子を配置し、前記各センスアンプの両側
に差動形式にビット線を接続し、ビット線方向に隣接す
るセンスアンプの各々反対側に設けたビット線に接続し
たメモリー素子同士が同一のワード線に接続されること
を特徴とするダイナミック型ＲＡＭ。 - （２）両端部のセンスアンプの外側に配置されたビット
線対の一方のビット線はセンスアンプへ接続しないこと
を特徴とする特許請求の範囲第１項記載のダイナミック
型ＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039419A JPS63206991A (ja) | 1987-02-23 | 1987-02-23 | ダイナミツク型ｒａｍ |
| US07/157,263 US4888732A (en) | 1987-02-23 | 1988-02-18 | Dynamic random access memory having open bit line architecture |
| KR1019880001845A KR920001328B1 (ko) | 1987-02-23 | 1988-02-23 | 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039419A JPS63206991A (ja) | 1987-02-23 | 1987-02-23 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63206991A true JPS63206991A (ja) | 1988-08-26 |
Family
ID=12552463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039419A Pending JPS63206991A (ja) | 1987-02-23 | 1987-02-23 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206991A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303196A (en) * | 1992-05-22 | 1994-04-12 | International Business Machines Corporation | Open bit line memory devices and operational method |
| US6370054B1 (en) | 1999-11-04 | 2002-04-09 | Hitachi, Ltd. | Dynamic RAM and semiconductor device |
| JP2005503663A (ja) * | 2001-06-08 | 2005-02-03 | マイクロン テクノロジー インコーポレイテッド | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ |
| JP2010027201A (ja) * | 2009-10-29 | 2010-02-04 | Elpida Memory Inc | ダイナミック型ｒａｍと半導体装置 |
-
1987
- 1987-02-23 JP JP62039419A patent/JPS63206991A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303196A (en) * | 1992-05-22 | 1994-04-12 | International Business Machines Corporation | Open bit line memory devices and operational method |
| US6370054B1 (en) | 1999-11-04 | 2002-04-09 | Hitachi, Ltd. | Dynamic RAM and semiconductor device |
| US6373776B2 (en) | 1999-11-04 | 2002-04-16 | Hitachi, Ltd. | Dynamic ram and semiconductor device |
| US6545897B2 (en) | 1999-11-04 | 2003-04-08 | Hitachi, Ltd. | Dynamic RAM-and semiconductor device |
| US6639822B2 (en) | 1999-11-04 | 2003-10-28 | Hitachi, Ltd. | Dynamic ram-and semiconductor device |
| US6762949B2 (en) | 1999-11-04 | 2004-07-13 | Hitachi, Ltd. | Dynamic RAM-and semiconductor device |
| US7221576B2 (en) | 1999-11-04 | 2007-05-22 | Elpida Memory, Inc. | Dynamic RAM-and semiconductor device |
| US7474550B2 (en) | 1999-11-04 | 2009-01-06 | Elpida Memory, Inc. | Dynamic RAM-and semiconductor device |
| JP2005503663A (ja) * | 2001-06-08 | 2005-02-03 | マイクロン テクノロジー インコーポレイテッド | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ |
| JP2010027201A (ja) * | 2009-10-29 | 2010-02-04 | Elpida Memory Inc | ダイナミック型ｒａｍと半導体装置 |
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