JPH04141888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04141888A JPH04141888A JP2264875A JP26487590A JPH04141888A JP H04141888 A JPH04141888 A JP H04141888A JP 2264875 A JP2264875 A JP 2264875A JP 26487590 A JP26487590 A JP 26487590A JP H04141888 A JPH04141888 A JP H04141888A
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- memory cell
- data
- cell array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特にメモリセルをラ
ンダムにアクセスするＲＡＭポートと、シリアルにアク
セスするＳＡＭポートとを具備したマルチポート構成の
半導体記憶装置に関する。
ンダムにアクセスするＲＡＭポートと、シリアルにアク
セスするＳＡＭポートとを具備したマルチポート構成の
半導体記憶装置に関する。
（従来の技術）
従来のマルチポート構成の半導体記憶装置を第５図に示
す。メモリセルがマトリクス状に配置されており、この
メモリセルをランダムにアクセスできるメモリセルアレ
イ６１がＲＡＭポートとして設けられている。このメモ
リセルアレイ６１とは別に、−列分のデータを記憶し、
シリアルにアクセスするデータレジスタ６３がＳＡＭボ
ートとして設けられている。
す。メモリセルがマトリクス状に配置されており、この
メモリセルをランダムにアクセスできるメモリセルアレ
イ６１がＲＡＭポートとして設けられている。このメモ
リセルアレイ６１とは別に、−列分のデータを記憶し、
シリアルにアクセスするデータレジスタ６３がＳＡＭボ
ートとして設けられている。
メモリセルアレイ６１は、「０」の最上位カラムアドレ
スによってアクセスされる下位のメモリセルアレイ６１
ａと、「１」の最上位カラムアドレスによってアクセス
される上位のメモリセルアレイ６１ｂとに二分割されて
いる。同様に、データレジスタ６３が下位のデータレジ
スタ６３ａと上位のデータレジスタ６３ ｂとに分割さ
れている。
スによってアクセスされる下位のメモリセルアレイ６１
ａと、「１」の最上位カラムアドレスによってアクセス
される上位のメモリセルアレイ６１ｂとに二分割されて
いる。同様に、データレジスタ６３が下位のデータレジ
スタ６３ａと上位のデータレジスタ６３ ｂとに分割さ
れている。
そして、データレジスタ６３ａとメモリセルアレイ６１
ａとの間でデータ転送を行うデータトランスファゲート
６２ａが設けられ、データレジスタ６３ｂとメモリセル
アレイ６１ｂとの間でデータ転送を行うデータトランス
ファゲート６２ｂが設けられている。
ａとの間でデータ転送を行うデータトランスファゲート
６２ａが設けられ、データレジスタ６３ｂとメモリセル
アレイ６１ｂとの間でデータ転送を行うデータトランス
ファゲート６２ｂが設けられている。
ここで、点線で囲まれた箇所Ａにおけるデータトランス
ファゲート６２ａとデータレジスタ６３ａとの接続関係
は、第６図のようである。ビット線対７１ａ及び７１ａ
に、データトランスファゲート６２ａとしてトランジス
タ７６がそれぞれ接続されており、各ゲートに接続され
た信号線７５より駆動信号を与えられて導通する。
ファゲート６２ａとデータレジスタ６３ａとの接続関係
は、第６図のようである。ビット線対７１ａ及び７１ａ
に、データトランスファゲート６２ａとしてトランジス
タ７６がそれぞれ接続されており、各ゲートに接続され
た信号線７５より駆動信号を与えられて導通する。
（発明が解決しようとする課８）
しかし、従来の装置ではＲＡＭポート側のビット線対７
１ａ及び７１ａと、ＳＡＭポート側の各データレジスタ
７７とが一対一に対応していた。
１ａ及び７１ａと、ＳＡＭポート側の各データレジスタ
７７とが一対一に対応していた。
メモリセルアレイ６１とデータレジスタ６３との間で、
上位と下位とに分けてスプリット転送を行う場合、デー
タトランスファゲート６２ａを介してメモリセルアレイ
６１ａとデータレジスタ６３ａとの間でデータ転送が行
われ、データトランスファゲート６２ｂを介してメモリ
セルアレイ６１ｂとデータレジスタ６３ｂとの間でデー
タ転送が行われる。
上位と下位とに分けてスプリット転送を行う場合、デー
タトランスファゲート６２ａを介してメモリセルアレイ
６１ａとデータレジスタ６３ａとの間でデータ転送が行
われ、データトランスファゲート６２ｂを介してメモリ
セルアレイ６１ｂとデータレジスタ６３ｂとの間でデー
タ転送が行われる。
また、ＳＡＭポートと外部との間でのデータ転送は、デ
ータレジスタ６３ａと６３ｂのうち、交互にアクティブ
状態になる一方との間で行われる。
ータレジスタ６３ａと６３ｂのうち、交互にアクティブ
状態になる一方との間で行われる。
従って、ＳＡＭポートとＲＡＭポートとの間のデータ転
送は、外部との間で転送を行っていないスタンバイ状態
のデータレジスタが交互に用いられる。
送は、外部との間で転送を行っていないスタンバイ状態
のデータレジスタが交互に用いられる。
このため、スプリット転送によりデータレジスタ６３を
用いて連続的に読ろ出し、又は書き込みを行う場合は、
必ず下位のメモリセルアレイ６１ａと上位のメモリセル
アレイ６１ｂとを交互にアクセスしなければならず、い
ずれか一方のメモリセルアレイを連続的にアクセスする
ことはできなかった。即ち、ＳＡＭポートよりアクセス
を行う場合には、メモリセルアレイ６１ａ又は６１ｂの
うちの一方を連続的にアクセスすることができなかった
。このため、フレームバッファを構成する時に、画面と
メモリとの間のマツピングに制約があるという問題があ
った。
用いて連続的に読ろ出し、又は書き込みを行う場合は、
必ず下位のメモリセルアレイ６１ａと上位のメモリセル
アレイ６１ｂとを交互にアクセスしなければならず、い
ずれか一方のメモリセルアレイを連続的にアクセスする
ことはできなかった。即ち、ＳＡＭポートよりアクセス
を行う場合には、メモリセルアレイ６１ａ又は６１ｂの
うちの一方を連続的にアクセスすることができなかった
。このため、フレームバッファを構成する時に、画面と
メモリとの間のマツピングに制約があるという問題があ
った。
本発明は上記事情に鑑みてなされたものであり、カラム
アドレスにより分割されたメモリセルアレイとデータレ
ジスタとの間でスプリット転送する場合に、同一メモリ
セルアレイを連続してアクセスできる半導体記憶装置を
提供することを目的とする。
アドレスにより分割されたメモリセルアレイとデータレ
ジスタとの間でスプリット転送する場合に、同一メモリ
セルアレイを連続してアクセスできる半導体記憶装置を
提供することを目的とする。
（課題を解決するための手段）
本発明の半導体記憶装置は、メモリセルがマトリクス状
に配置され、外部との間でランダムにアクセスされるメ
モリセルアレイと、メモリセルアレイの一列分のデータ
を保持し、外部との間でシリアルにアクセスされるデー
タレジスタと、メモリセルアレイと前記データレジスタ
との間でのデータ転送を制御するデータトランスファゲ
ートとを備えたマルチポート構成の装置であって、メモ
リセルアレイはカラムアドレスの最上位ビットにより分
割された第１のメモリセルアレイと第２のメモリセルア
レイとがカラム方向に交互に配列され、データレジスタ
は第１のデータレジスタと第２のデータレジスタとがカ
ラム方向に交互に配列されており、データトランスファ
ゲートは、各々の第１のメモリセルアレイと各々の第１
のデータレジスタとを接続するゲートと、各々の第２の
メモリセルアレイと各々の第２のデータレジスタとを接
続するゲートとを有し、さらに第１又は第２のメモリセ
ルアレイとの間に連続的にデータ転送できるように、各
々の第１のメモリセルアレイと各々の第２のデータレジ
スタとを接続するゲートと、各々の第２のメモリセルア
レイと各々の第１のデータレジスタとを接続するゲート
とを有していることを特徴としている。
に配置され、外部との間でランダムにアクセスされるメ
モリセルアレイと、メモリセルアレイの一列分のデータ
を保持し、外部との間でシリアルにアクセスされるデー
タレジスタと、メモリセルアレイと前記データレジスタ
との間でのデータ転送を制御するデータトランスファゲ
ートとを備えたマルチポート構成の装置であって、メモ
リセルアレイはカラムアドレスの最上位ビットにより分
割された第１のメモリセルアレイと第２のメモリセルア
レイとがカラム方向に交互に配列され、データレジスタ
は第１のデータレジスタと第２のデータレジスタとがカ
ラム方向に交互に配列されており、データトランスファ
ゲートは、各々の第１のメモリセルアレイと各々の第１
のデータレジスタとを接続するゲートと、各々の第２の
メモリセルアレイと各々の第２のデータレジスタとを接
続するゲートとを有し、さらに第１又は第２のメモリセ
ルアレイとの間に連続的にデータ転送できるように、各
々の第１のメモリセルアレイと各々の第２のデータレジ
スタとを接続するゲートと、各々の第２のメモリセルア
レイと各々の第１のデータレジスタとを接続するゲート
とを有していることを特徴としている。
（作 用）
データトランスファゲートによって、各々の第１のメモ
リセルアレイと対応する各々の第１のデータレジスタと
が接続され、各々の第２のメモリセルアレイと対応する
各々の第２のデータレジスタとが接続されることによっ
て、第１のメモリセルアレイと第１のデータレジスタと
の間と、第２のメモリセルアレイと第２のデータレジス
タとの間でのデータ転送が行われる。
リセルアレイと対応する各々の第１のデータレジスタと
が接続され、各々の第２のメモリセルアレイと対応する
各々の第２のデータレジスタとが接続されることによっ
て、第１のメモリセルアレイと第１のデータレジスタと
の間と、第２のメモリセルアレイと第２のデータレジス
タとの間でのデータ転送が行われる。
またデータトランスファゲートにより、各々の第１のメ
モリセルアレイと対応する第１のデータレジスタとが接
続され、次に第１のメモリセルアレイと対応していない
第２のデータレジスタとが接続されることによって、第
１のメモリセルアレイと第１又は第２のデータレジスタ
との間でデータ転送が行われる。同様にデータトランス
ファゲートにより、各々の第２のメモリセルアレイと対
応していない第１のデータレジスタとが接続され、次に
第２のメモリセルアレイと対応する第２のデータレジス
タとが接続されることによって、第２のメモリセルアレ
イと第１又は第２のデータレジスタとの間でデータ転送
が行われる。このようにして、第１又は第２のメモリセ
ルアレイのうちのいずれか一方とデータレジスタとの間
で連続的なデータの転送が可能となる。
モリセルアレイと対応する第１のデータレジスタとが接
続され、次に第１のメモリセルアレイと対応していない
第２のデータレジスタとが接続されることによって、第
１のメモリセルアレイと第１又は第２のデータレジスタ
との間でデータ転送が行われる。同様にデータトランス
ファゲートにより、各々の第２のメモリセルアレイと対
応していない第１のデータレジスタとが接続され、次に
第２のメモリセルアレイと対応する第２のデータレジス
タとが接続されることによって、第２のメモリセルアレ
イと第１又は第２のデータレジスタとの間でデータ転送
が行われる。このようにして、第１又は第２のメモリセ
ルアレイのうちのいずれか一方とデータレジスタとの間
で連続的なデータの転送が可能となる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体記憶装置の構成を
示す。従来は上述したように、最上位のカラムアドレス
によってメモリセルアレイが二分割されていた。これに
対し本実施例では、最上位のカラムアドレスが「０」の
メモリセルアレイｌａ、１ｂ％ ｌｃ、−・・と、「
１」のメモリセルアレイ２ａ、２ｂ、２ｃ、・・・とが
細分化されて、列線の方向に交互に配列されている。
る。第１図に、本実施例による半導体記憶装置の構成を
示す。従来は上述したように、最上位のカラムアドレス
によってメモリセルアレイが二分割されていた。これに
対し本実施例では、最上位のカラムアドレスが「０」の
メモリセルアレイｌａ、１ｂ％ ｌｃ、−・・と、「
１」のメモリセルアレイ２ａ、２ｂ、２ｃ、・・・とが
細分化されて、列線の方向に交互に配列されている。
同様に、データレジスタも下位のデータレジスタ４と上
位のデータレジスタ５とに細分化されて、交互に配置さ
れている。メモリセルアレイ１ａ及び２ａとデータレジ
スタ４及び５との間に、データトランスフアゲ−）３ａ
が設けられ、メモリセルアレイ１ｂ及び２ｂとデータレ
ジスタ４及び５との間に、データトランスファゲート３
ｂが設けられている。
位のデータレジスタ５とに細分化されて、交互に配置さ
れている。メモリセルアレイ１ａ及び２ａとデータレジ
スタ４及び５との間に、データトランスフアゲ−）３ａ
が設けられ、メモリセルアレイ１ｂ及び２ｂとデータレ
ジスタ４及び５との間に、データトランスファゲート３
ｂが設けられている。
またこの装置では、１ビツトのデータは１本のビット線
で転送し、メモリセルアレイｌａ、２ａ。
で転送し、メモリセルアレイｌａ、２ａ。
ｌｂ、２ｂ、・・・には、それぞれビット線１１ａ。
１１ｂ、１２ａ、１２ｂ、・・・が接続されている。
このデータトランスファゲート３ａ及び３ｂの構成を第
２図に示す。カラムアドレスの最上位ビットが共に「０
」であるメモリセルアレイ１ａとデータレジスタ４ａと
の間にトランジスタ２５が接続され、最上位ビットが「
１」であるメモリセルアレイ２ａとデータレジスタ５ａ
とがトランジスタ２７により接続されている。さらに、
最上位ビットの異なるメモリセルアレイ１ａとデータレ
ジスタ５ａとがトランジスタ２６により接続され、メモ
リセルアレイ２ａとデータレジスタ４ａとがトランジス
タ２８によって接続されている。トランジスタ２５．２
６．２７及び２８のゲートには、それぞれ信号線２１．
２３．２２及び２４が接続されている。
２図に示す。カラムアドレスの最上位ビットが共に「０
」であるメモリセルアレイ１ａとデータレジスタ４ａと
の間にトランジスタ２５が接続され、最上位ビットが「
１」であるメモリセルアレイ２ａとデータレジスタ５ａ
とがトランジスタ２７により接続されている。さらに、
最上位ビットの異なるメモリセルアレイ１ａとデータレ
ジスタ５ａとがトランジスタ２６により接続され、メモ
リセルアレイ２ａとデータレジスタ４ａとがトランジス
タ２８によって接続されている。トランジスタ２５．２
６．２７及び２８のゲートには、それぞれ信号線２１．
２３．２２及び２４が接続されている。
通常の転送の場合には、最上位ビットが同一のもの同志
が接続されるように、各トランジスタの導通が制御され
る。例えば、信号線２１及び２２よりトランジスタ２５
及び２７のゲートに制御信号が与えられて導通し、メモ
リセルアレイ１ａとデータレジスタ４ ａ ％メモリセ
ルアレイ２ａとデータレジスタ５ａがそれぞれ電気的に
接続される。
が接続されるように、各トランジスタの導通が制御され
る。例えば、信号線２１及び２２よりトランジスタ２５
及び２７のゲートに制御信号が与えられて導通し、メモ
リセルアレイ１ａとデータレジスタ４ ａ ％メモリセ
ルアレイ２ａとデータレジスタ５ａがそれぞれ電気的に
接続される。
この場合には、トランジスタ２６及び２８はオフしてお
り、最上位ビットが異なるものは分離された状態にある
。これにより、最上位ビットが「０」のメモリセルアレ
イｌａ、ｌｂ、・・・と下位のデータレジスタ４ａ、４
ｂ、・・・との間でのデータ転送と、最上位ビットが「
１」のメモリセルアレイ２ａ、 ２ｂ、・・・と上位
のデータレジスタ５ａ。
り、最上位ビットが異なるものは分離された状態にある
。これにより、最上位ビットが「０」のメモリセルアレ
イｌａ、ｌｂ、・・・と下位のデータレジスタ４ａ、４
ｂ、・・・との間でのデータ転送と、最上位ビットが「
１」のメモリセルアレイ２ａ、 ２ｂ、・・・と上位
のデータレジスタ５ａ。
５ｂ、・・・との間でのデータ転送が、従来の装置と同
様に行われる。
様に行われる。
そして、最上位ビットが例えば「０」のメモリセルアレ
イｌａ、ｌｂ、・・・を連続的にアクセスする場合は次
のようである。例えばデータレジスタ４ａ、４ｂ、・・
・とデータレジスタ５ａ、５ｂ、・・・のうち、データ
レジスタ４ａ、４ｂｓ・・・がスタンバイ状態にある場
合は、信号線２１によりトランジスタ２５が導通し、デ
ータレジスタ４ａ、４ｂ。
イｌａ、ｌｂ、・・・を連続的にアクセスする場合は次
のようである。例えばデータレジスタ４ａ、４ｂ、・・
・とデータレジスタ５ａ、５ｂ、・・・のうち、データ
レジスタ４ａ、４ｂｓ・・・がスタンバイ状態にある場
合は、信号線２１によりトランジスタ２５が導通し、デ
ータレジスタ４ａ、４ｂ。
・・・とメモリセルアレイ１ａとの間でデータ転送が行
われる。その後、データレジスタ５ａ、５ｂ。
われる。その後、データレジスタ５ａ、５ｂ。
・・・がスタンバイ状態になると、信号線２３によりト
ランジスタ２６が導通して、メモリセルアレイｌａ、ｌ
ｂ、・・・とデータレジスタ５ ａ ＋ ’ ５ ｂ
ｒ ・・・との間でデータ転送が行われる。
ランジスタ２６が導通して、メモリセルアレイｌａ、ｌ
ｂ、・・・とデータレジスタ５ ａ ＋ ’ ５ ｂ
ｒ ・・・との間でデータ転送が行われる。
同様に、最上位ビットが「１」のメモリセルアレイ２
ａ Ｔ ２ ｂ ＋ ・・・を連続してアクセスする
ときは、トランジスタ２７又は２８が交互に導通して、
データレジスタ４ａ、４ｂ、−又は５ａ、５ｂ。
ａ Ｔ ２ ｂ ＋ ・・・を連続してアクセスする
ときは、トランジスタ２７又は２８が交互に導通して、
データレジスタ４ａ、４ｂ、−又は５ａ、５ｂ。
・・・のうちスタンバイ状態にある方との間で、データ
転送が行われる。
転送が行われる。
次に、本発明の他の実施例について説明する。
上述した実施例と比較し、１ビツトのデータを１組のビ
ット線対で転送する点が異なっている。この装置のデー
タトランスファゲートの構成は、第３図のようである。
ット線対で転送する点が異なっている。この装置のデー
タトランスファゲートの構成は、第３図のようである。
例えば、最上位と・ソトが「０」同志のメモリセルアレ
イ１ａとデータレジスタ４ａがビット線対３１ａ及び３
１ａで接続され、最上位ビットが「１」同志のメモリセ
ルアレイ２ａとデータレジスタ５ａがビット線対３２ａ
及び丁フｉとで接続されている。
イ１ａとデータレジスタ４ａがビット線対３１ａ及び３
１ａで接続され、最上位ビットが「１」同志のメモリセ
ルアレイ２ａとデータレジスタ５ａがビット線対３２ａ
及び丁フｉとで接続されている。
データトランスファゲートとして、最上位ビットが共に
「０」であるメモリセルアレイ１ａとデータレジスタ４
ａとの間にトランジスタ４３及び４５が設けられ、最上
位ビットが共に「１」であるメモリセルアレイ２ａとデ
ータレジスタ５ａとの間にトランジスタ４７及び４９が
設けられている。さらに、最上位ビットが異なるメモリ
セルアレイ１ａとデータレジスタ５ａとがトランジスタ
４４及び４６で接続され、メモリセルアレイ２ａとデー
タレジスタ４ａとがトランジスタ４８及び５０で接続さ
れている。トランジスタ４３及び４５のゲートには信号
線３５が接続され、トランジスタ４４及び４６のゲート
には信号線３７が接続されている。トランジスタ４７及
び４９のゲートには信号線３６が接続され、トランジス
タ４８及び５０のゲートには信号線３８が接続されてい
る。
「０」であるメモリセルアレイ１ａとデータレジスタ４
ａとの間にトランジスタ４３及び４５が設けられ、最上
位ビットが共に「１」であるメモリセルアレイ２ａとデ
ータレジスタ５ａとの間にトランジスタ４７及び４９が
設けられている。さらに、最上位ビットが異なるメモリ
セルアレイ１ａとデータレジスタ５ａとがトランジスタ
４４及び４６で接続され、メモリセルアレイ２ａとデー
タレジスタ４ａとがトランジスタ４８及び５０で接続さ
れている。トランジスタ４３及び４５のゲートには信号
線３５が接続され、トランジスタ４４及び４６のゲート
には信号線３７が接続されている。トランジスタ４７及
び４９のゲートには信号線３６が接続され、トランジス
タ４８及び５０のゲートには信号線３８が接続されてい
る。
通常の転送時には、最上位ビットが同一のもの同志が接
続される。例えば、信号線３５及び３６より制御信号を
与えられて、トランジスタ４３及び４５、トランジスタ
４７及び４９が導通し、メモリセルアレイ１ａとデータ
レジスタ４ａとが接続され、メモリセルアレイ２ａとデ
ータレジスタ５ａとが接続される。これにより、メモリ
セルアレイ１ａとデータレジスタ４ａ、メモリセルアレ
イ２ａとデータレジスタ５ａの間でデータ転送が行われ
る。
続される。例えば、信号線３５及び３６より制御信号を
与えられて、トランジスタ４３及び４５、トランジスタ
４７及び４９が導通し、メモリセルアレイ１ａとデータ
レジスタ４ａとが接続され、メモリセルアレイ２ａとデ
ータレジスタ５ａとが接続される。これにより、メモリ
セルアレイ１ａとデータレジスタ４ａ、メモリセルアレ
イ２ａとデータレジスタ５ａの間でデータ転送が行われ
る。
次に、例えばカラムアドレスの最上位ビットが「０」の
メモリセルアレイｌａ、ｌｂ、ｌｃ、 ・・・を連続的
にアクセスする場合は、データレジスタ４ａ、４ｂ、・
・・がスタンバイ状態のとき、トランジスタ４３及び４
５が導通してメモリセルアレイ１ａとデータレジスタ４
ａ ｓメモリセルアレイ１ｂとメモリセルアレイ４ｂ
とが接続されてデータ転送が行われる。その後、データ
レジスタ５ａ。
メモリセルアレイｌａ、ｌｂ、ｌｃ、 ・・・を連続的
にアクセスする場合は、データレジスタ４ａ、４ｂ、・
・・がスタンバイ状態のとき、トランジスタ４３及び４
５が導通してメモリセルアレイ１ａとデータレジスタ４
ａ ｓメモリセルアレイ１ｂとメモリセルアレイ４ｂ
とが接続されてデータ転送が行われる。その後、データ
レジスタ５ａ。
５ｂ、・・・がスタンバイ状態になると、トランジスタ
４４及び４６が導通してメモリセルアレイ１ａとデータ
レジスタ５ ａ ｓメモリセルアレイ１ｂとデータ５ｂ
とが接続され、データ転送が行われる。
４４及び４６が導通してメモリセルアレイ１ａとデータ
レジスタ５ ａ ｓメモリセルアレイ１ｂとデータ５ｂ
とが接続され、データ転送が行われる。
この実施例では、メモリセルアレイ１ａにはデータレジ
スタ４ａの他に、データレジスタ５ａが接続されている
というように、１カラム毎に他のデータレジスタに接続
された関係になっている。
スタ４ａの他に、データレジスタ５ａが接続されている
というように、１カラム毎に他のデータレジスタに接続
された関係になっている。
これに対し第４図に示された実施例では、１カラムおき
にメモリセルアレイとデータレジスタが接続されている
。例えばメモリセルアレイ１ａは、トランジスタ６３及
び６５を介してデータレジスタ４ａに接続されている他
に、トランジスタ６４及び６６を介してデータレジスタ
５ａに接続されている。メモリセルアレイ１ｂは、トラ
ンジスタ６３及び６５を介してデータレジスタ４ｂに接
続され、トランジスタ６４及び６６を介してデータレジ
スタ５ｂに接続されている。
にメモリセルアレイとデータレジスタが接続されている
。例えばメモリセルアレイ１ａは、トランジスタ６３及
び６５を介してデータレジスタ４ａに接続されている他
に、トランジスタ６４及び６６を介してデータレジスタ
５ａに接続されている。メモリセルアレイ１ｂは、トラ
ンジスタ６３及び６５を介してデータレジスタ４ｂに接
続され、トランジスタ６４及び６６を介してデータレジ
スタ５ｂに接続されている。
同様に、メモリセルアレイ２ａはデータレジスタ５ａと
トランジスタ６７及び６９を介して接続され、データレ
ジスタ４ａとはトランジスタ６８及び７０を介して接続
されている。さらにメモリセルアレイ２ｂはトランジス
タ６７及び６９を介してデータレジスタ５ｂと接続され
、トランジスタ６８及び７０を介してデータレジスタ４
ｂと接続されている。
トランジスタ６７及び６９を介して接続され、データレ
ジスタ４ａとはトランジスタ６８及び７０を介して接続
されている。さらにメモリセルアレイ２ｂはトランジス
タ６７及び６９を介してデータレジスタ５ｂと接続され
、トランジスタ６８及び７０を介してデータレジスタ４
ｂと接続されている。
通常のデータ転送では上述した実施例と同様に、例えば
メモリセルアレイ１ａとデータレジスタ４ａ、メモリセ
ルアレイ２ａとデータレジスタ５ａとが接続される。カ
ラムアドレスの最上位ビットが「０」のメモリセルアレ
イを連続してアクセスする場合は、例えばデータレジス
タ４ａ又は５ａのうちスタンバイ状態にある方と、メモ
リセルアレイ１ａとが交互に接続される。
メモリセルアレイ１ａとデータレジスタ４ａ、メモリセ
ルアレイ２ａとデータレジスタ５ａとが接続される。カ
ラムアドレスの最上位ビットが「０」のメモリセルアレ
イを連続してアクセスする場合は、例えばデータレジス
タ４ａ又は５ａのうちスタンバイ状態にある方と、メモ
リセルアレイ１ａとが交互に接続される。
このように、いずれの実施例においても、ＳＡＭボート
を用いてスプリット転送によりアクセスする場合、上位
のメモリセルアレイと下位のメモリセルアレイとを交互
に行う必要はなく、いずれか一方のみを連続して行うこ
とが可能である。
を用いてスプリット転送によりアクセスする場合、上位
のメモリセルアレイと下位のメモリセルアレイとを交互
に行う必要はなく、いずれか一方のみを連続して行うこ
とが可能である。
従って、フレームバッファを構成する場合にも、画面と
メモリとの間で、制約を与えることなく自由にマツピン
グを行うことが可能である。
メモリとの間で、制約を与えることなく自由にマツピン
グを行うことが可能である。
上述した実施例はいずれも一例であり、本発明を限定す
るものではない。例えば、データトランスファゲートの
構成は第２図から第４図に示されたものに限らず、各々
のメモリセルアレイとデータレジスタとの接続を制御し
得るものであればよい。
るものではない。例えば、データトランスファゲートの
構成は第２図から第４図に示されたものに限らず、各々
のメモリセルアレイとデータレジスタとの接続を制御し
得るものであればよい。
以上説明したように本発明の半導体記憶装置によれば、
データトランスファゲートによって、カラムアドレスに
より分割された第１又は第２のメモリセルアレイと第１
又は第２のデータレジスタとの間で、例えば第１のメモ
リセルアレイと対応する第１のデータレジスタとが接続
され、さらに第１のメモリセルアレイと対応関係にない
第２のデータレジスタとが接続されることにより、いず
れか一方のメモリセルアレイを連続的にアクセスするこ
とができ、フレームバッファを構成する場合にも、画面
とメモリとの間で制約を与えることなく自由なマツピン
グが可能となる。
データトランスファゲートによって、カラムアドレスに
より分割された第１又は第２のメモリセルアレイと第１
又は第２のデータレジスタとの間で、例えば第１のメモ
リセルアレイと対応する第１のデータレジスタとが接続
され、さらに第１のメモリセルアレイと対応関係にない
第２のデータレジスタとが接続されることにより、いず
れか一方のメモリセルアレイを連続的にアクセスするこ
とができ、フレームバッファを構成する場合にも、画面
とメモリとの間で制約を与えることなく自由なマツピン
グが可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体記憶装置の構成
を示すブロック図、第２図は同装置のデータトランスフ
ァゲートの構成を示すブロック図、第３図は本発明の他
の実施例による半導体記憶装置のデータトランスファゲ
ートの構成を示すブロック図、第４図は本発明のさらに
他の実施例による半導体記憶装置のデータトランスファ
ゲートの構成を示すブロック図、第５図は従来の半導体
記憶装置の構成を示すブロック図、第６図は同装置のデ
ータトランスファゲートの構成を示すブロック図である
。 ｌａ、ｌｂ、２ａ、２ｂ、−・・メモリー１＝／１，７
Ｌ’イ、１１ａ、ｌｌｂ、１２ａ、１２ｂ、３１ａ。 ト線、３ａ、３ｂ・・・データトランスファゲート、４
．４ａ、４ｂ−・・データレジスタ、５．５ａ。 ５ｂ・・・データレジスタ、２５〜２８．４３〜５０゜
６３〜７０・・・トランジスタ。 出願人代理人 佐 藤 −雄 地 図 為２図 第、３図 第４図
を示すブロック図、第２図は同装置のデータトランスフ
ァゲートの構成を示すブロック図、第３図は本発明の他
の実施例による半導体記憶装置のデータトランスファゲ
ートの構成を示すブロック図、第４図は本発明のさらに
他の実施例による半導体記憶装置のデータトランスファ
ゲートの構成を示すブロック図、第５図は従来の半導体
記憶装置の構成を示すブロック図、第６図は同装置のデ
ータトランスファゲートの構成を示すブロック図である
。 ｌａ、ｌｂ、２ａ、２ｂ、−・・メモリー１＝／１，７
Ｌ’イ、１１ａ、ｌｌｂ、１２ａ、１２ｂ、３１ａ。 ト線、３ａ、３ｂ・・・データトランスファゲート、４
．４ａ、４ｂ−・・データレジスタ、５．５ａ。 ５ｂ・・・データレジスタ、２５〜２８．４３〜５０゜
６３〜７０・・・トランジスタ。 出願人代理人 佐 藤 −雄 地 図 為２図 第、３図 第４図
Claims (1)
- 【特許請求の範囲】 メモリセルがマトリクス状に配置され、外部との間でラ
ンダムにアクセスされるメモリセルアレイと、 前記メモリセルアレイの一列分のデータを保持し、外部
との間でシリアルにアクセスされるデータレジスタと、 前記メモリセルアレイと前記データレジスタとの間での
データ転送を制御するデータトランスファゲートとを備
えたマルチポート構成の半導体記憶装置において、 前記メモリセルアレイはカラムアドレスにより分割され
た第１のメモリセルアレイと第２のメモリセルアレイと
がカラム方向に交互に配列され、前記データレジスタは
第１のデータレジスタと第２のデータレジスタとがカラ
ム方向に交互に配列されており、 前記データトランスファゲートは、前記各々の第１のメ
モリセルアレイと前記各々の第１のデータレジスタとを
接続するゲートと、前記各々の第２のメモリセルアレイ
と前記各々の第２のデータレジスタとを接続するゲート
とを有し、さらに前記第１又は第２のメモリセルアレイ
との間で連続的にデータ転送できるように、前記各々の
第１のメモリセルアレイと前記各々の第２のデータレジ
スタとを接続するゲートと、前記各々の第２のメモリセ
ルアレイと前記各々の第１のデータレジスタとを接続す
るゲートとを有していることを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264875A JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
| KR1019910017193A KR950001426B1 (ko) | 1990-10-02 | 1991-10-01 | 반도체 기억장치 |
| EP91116839A EP0479274B1 (en) | 1990-10-02 | 1991-10-02 | Semiconductor memory device |
| DE69128400T DE69128400T2 (de) | 1990-10-02 | 1991-10-02 | Halbleiterspeicheranordnung |
| US08/199,974 US5418745A (en) | 1990-10-02 | 1994-02-22 | Semiconductor memory device for continuously accessing a memory cell array divided according to a column address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264875A JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141888A true JPH04141888A (ja) | 1992-05-15 |
| JP2753129B2 JP2753129B2 (ja) | 1998-05-18 |
Family
ID=17409440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264875A Expired - Fee Related JP2753129B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5418745A (ja) |
| EP (1) | EP0479274B1 (ja) |
| JP (1) | JP2753129B2 (ja) |
| KR (1) | KR950001426B1 (ja) |
| DE (1) | DE69128400T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| JP3319637B2 (ja) * | 1993-11-10 | 2002-09-03 | 松下電器産業株式会社 | 半導体記憶装置及びその制御方法 |
| JP3251421B2 (ja) * | 1994-04-11 | 2002-01-28 | 株式会社日立製作所 | 半導体集積回路 |
| JPH08212132A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 記憶装置 |
| KR100368132B1 (ko) | 2000-03-27 | 2003-01-15 | 한국과학기술원 | 메모리 어드레싱 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194295A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| JP2591010B2 (ja) * | 1988-01-29 | 1997-03-19 | 日本電気株式会社 | シリアルアクセスメモリ装置 |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-10-02 JP JP2264875A patent/JP2753129B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-01 KR KR1019910017193A patent/KR950001426B1/ko not_active IP Right Cessation
- 1991-10-02 EP EP91116839A patent/EP0479274B1/en not_active Expired - Lifetime
- 1991-10-02 DE DE69128400T patent/DE69128400T2/de not_active Expired - Lifetime
-
1994
- 1994-02-22 US US08/199,974 patent/US5418745A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0479274B1 (en) | 1997-12-10 |
| KR930008840A (ko) | 1993-05-22 |
| KR950001426B1 (ko) | 1995-02-24 |
| EP0479274A3 (en) | 1993-07-21 |
| DE69128400T2 (de) | 1998-04-30 |
| US5418745A (en) | 1995-05-23 |
| EP0479274A2 (en) | 1992-04-08 |
| DE69128400D1 (de) | 1998-01-22 |
| JP2753129B2 (ja) | 1998-05-18 |
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Legal Events
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