JP3061824B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3061824B2 JP3061824B2 JP1327938A JP32793889A JP3061824B2 JP 3061824 B2 JP3061824 B2 JP 3061824B2 JP 1327938 A JP1327938 A JP 1327938A JP 32793889 A JP32793889 A JP 32793889A JP 3061824 B2 JP3061824 B2 JP 3061824B2
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- Japan
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- ram
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ、中でもラスタースキャング
ラフィックス表示用マルチポートメモリに関するもので
ある。
ラフィックス表示用マルチポートメモリに関するもので
ある。
従来の技術 近年、グラフィック端末等における画像処理のために
マルチポートメモリが多く用いられるようになった。
マルチポートメモリが多く用いられるようになった。
以下に、従来のマルチポートメモリについて説明す
る。第３図は、従来のマルチポートメモリのブロック図
を示したものである。WL1〜WLnはランダムアクセスメモ
リ（RAM）のワード線、BL1〜BL16はRAMのビット線、T1
〜T16は列アドレス転送ゲート、DL1〜DL4はデータ線で
ある。
る。第３図は、従来のマルチポートメモリのブロック図
を示したものである。WL1〜WLnはランダムアクセスメモ
リ（RAM）のワード線、BL1〜BL16はRAMのビット線、T1
〜T16は列アドレス転送ゲート、DL1〜DL4はデータ線で
ある。
このマルチポートメモリについて、その動作を説明す
る。RAMに対するデータの入出力はDL1〜DL4のデータ線
を用いて行なわれる。例えば、データ線DL1〜DL4のデー
タ線上のデータをワード線WL1の上のメモリセルに書込
む場合を考える。ワード線WL1が選択され、列アドレス
デコーダによって選択されたビット線とワード線WL1に
接続するメモリセルにデータが書込まれる。また、読出
しの場合は、選択されたワード線と列アドレスデコーダ
によって選択されたビット線とに接続するメモリセルの
データがデータ線DL1〜DL4の各線を通って読出される。
る。RAMに対するデータの入出力はDL1〜DL4のデータ線
を用いて行なわれる。例えば、データ線DL1〜DL4のデー
タ線上のデータをワード線WL1の上のメモリセルに書込
む場合を考える。ワード線WL1が選択され、列アドレス
デコーダによって選択されたビット線とワード線WL1に
接続するメモリセルにデータが書込まれる。また、読出
しの場合は、選択されたワード線と列アドレスデコーダ
によって選択されたビット線とに接続するメモリセルの
データがデータ線DL1〜DL4の各線を通って読出される。
次に、シリアルアクセスメモリ（SAM）からシリアル
データを読出す場合には、RAM内の選択されたワード線
に接続するメモリセルのデータが、ビット線を通ってSA
Mに転送されシリアルデータとして出力される。画面表
示を行なう際には画面に表示するためのデータをRAMに
書込み、そのデータをSAMに転送し、シリアル出力して
画面表示していた。
データを読出す場合には、RAM内の選択されたワード線
に接続するメモリセルのデータが、ビット線を通ってSA
Mに転送されシリアルデータとして出力される。画面表
示を行なう際には画面に表示するためのデータをRAMに
書込み、そのデータをSAMに転送し、シリアル出力して
画面表示していた。
発明が解決しようとする課題 従来の構成では、通常の使用方法に従ってSAMに転送
されたデータを走査線の動きに合わせて連続して出力す
る場合、SAMのデータは転送時に選択されたワード線上
のデータに等しくなるため、基本的に１本のワード線上
のデータが１本の走査線上、あるいはその一部分に表示
されることになる。従って縦方向の広がりを持ち、複数
の走査線にかかわる図形をRAMに書込む場合、行アドレ
スの異なる複数のワード線をアクセスしなければならな
い。一般にダイナミックRAMでは行アドレスが同じで列
アドレスのみが異なるメモリセルをアクセスするときに
は、ページモード等の高速アクセスモードが利用できる
が、行アドレスが異なればページモードよりも約２倍の
時間を要する通常のアクセスモードしか使えない。すな
わち、縦方向に広がりを持つ図形をメモリに書込む場
合、従来のマルチポートメモリでは、スピードの遅い通
常のアクセスモードしか利用できず、表示図形の書込み
速度が遅いという欠点があった。
されたデータを走査線の動きに合わせて連続して出力す
る場合、SAMのデータは転送時に選択されたワード線上
のデータに等しくなるため、基本的に１本のワード線上
のデータが１本の走査線上、あるいはその一部分に表示
されることになる。従って縦方向の広がりを持ち、複数
の走査線にかかわる図形をRAMに書込む場合、行アドレ
スの異なる複数のワード線をアクセスしなければならな
い。一般にダイナミックRAMでは行アドレスが同じで列
アドレスのみが異なるメモリセルをアクセスするときに
は、ページモード等の高速アクセスモードが利用できる
が、行アドレスが異なればページモードよりも約２倍の
時間を要する通常のアクセスモードしか使えない。すな
わち、縦方向に広がりを持つ図形をメモリに書込む場
合、従来のマルチポートメモリでは、スピードの遅い通
常のアクセスモードしか利用できず、表示図形の書込み
速度が遅いという欠点があった。
また、従来のマルチポートメモリを用いた場合でも、
１本のワード線上のデータを表示画面上で縦方向の広が
りを持つ２次元の矩形領域に対応させるようにすれば、
縦方向の広がりを持つ図形をページモードで書込むこと
はできる。しかしその場合、SAMに転送した１ワード線
分のデータのうち、実際に走査線上に沿って連続的に出
力され、画面上の表示のために使用されるのは、前記矩
形領域内でその走査線上に位置するデータのみとなる。
１本のワード線上のデータを表示画面上で縦方向の広が
りを持つ２次元の矩形領域に対応させるようにすれば、
縦方向の広がりを持つ図形をページモードで書込むこと
はできる。しかしその場合、SAMに転送した１ワード線
分のデータのうち、実際に走査線上に沿って連続的に出
力され、画面上の表示のために使用されるのは、前記矩
形領域内でその走査線上に位置するデータのみとなる。
前記矩形領域内であっても別の走査線上に位置するデ
ータは別の転送サイクルで転送し直さなければ表示でき
ない。つまり、転送されるデータのうち実際に表示に使
われているのはごくわずかで、他の大部分のデータは無
駄な転送ということになる。その無駄な転送のため、消
費電力やチップ上のSAMのレイアウト面積を無駄に使用
していることになる。
ータは別の転送サイクルで転送し直さなければ表示でき
ない。つまり、転送されるデータのうち実際に表示に使
われているのはごくわずかで、他の大部分のデータは無
駄な転送ということになる。その無駄な転送のため、消
費電力やチップ上のSAMのレイアウト面積を無駄に使用
していることになる。
本発明は、上記の課題を解決するため、前記矩形領域
内の１走査線上のデータのみをSAMに転送できるよう
に、必要な列アドレスのデータのみを選択して転送し、
無駄なデータ転送をせず、しかも縦方向の広がりを持つ
図形でもページモード等の高速アクセスモードで書込む
ことのできるマルチポートメモリを提供するものであ
る。
内の１走査線上のデータのみをSAMに転送できるよう
に、必要な列アドレスのデータのみを選択して転送し、
無駄なデータ転送をせず、しかも縦方向の広がりを持つ
図形でもページモード等の高速アクセスモードで書込む
ことのできるマルチポートメモリを提供するものであ
る。
課題を解決するための手段 この目的を達成するために本発明のマルチポートメモ
リは、ランダムアクセスポートとシリアルアクセスポー
トとを備えたラスタースキャングラフィックス表示用マ
ルチポートメモリであって、行アドレスおよび列アドレ
スを指定してアクセスされるRAMと、前記列アドレスに
したがって選択的に導通する列アドレス選択ゲートを介
して前記RAMの複数のビット線にそれぞれ接続され、前
記RAMの指定された行アドレス、列アドレスに対するデ
ータの入出力に用いられる複数のデータ線と、前記複数
のデータ線に結合され、シリアルに画面表示用データを
出力するSAMとを有し、前記行アドレスによって選択さ
れる前記RAMのワード線に接続される複数のメモリセル
のデータは、表示画面上の複数の走査線に誇る一矩形ブ
ロックに対応付けられ、前記一矩形ブロック内における
複数の走査線のデータはそれぞれ異なる列アドレスに対
応付けられ、画面表示用のデータを前記RAMから前記SAM
に転送する際には、前記行アドレスによって選択される
前記RAMのワード線に接続される複数のメモリセルのデ
ータの中から、前記列アドレスを指定することによっ
て、一走査線に対応するデータを選択し、前記列アドレ
ス選択ゲートおよび前記複数のデータ線を介して、前記
SAMに転送するものである。
リは、ランダムアクセスポートとシリアルアクセスポー
トとを備えたラスタースキャングラフィックス表示用マ
ルチポートメモリであって、行アドレスおよび列アドレ
スを指定してアクセスされるRAMと、前記列アドレスに
したがって選択的に導通する列アドレス選択ゲートを介
して前記RAMの複数のビット線にそれぞれ接続され、前
記RAMの指定された行アドレス、列アドレスに対するデ
ータの入出力に用いられる複数のデータ線と、前記複数
のデータ線に結合され、シリアルに画面表示用データを
出力するSAMとを有し、前記行アドレスによって選択さ
れる前記RAMのワード線に接続される複数のメモリセル
のデータは、表示画面上の複数の走査線に誇る一矩形ブ
ロックに対応付けられ、前記一矩形ブロック内における
複数の走査線のデータはそれぞれ異なる列アドレスに対
応付けられ、画面表示用のデータを前記RAMから前記SAM
に転送する際には、前記行アドレスによって選択される
前記RAMのワード線に接続される複数のメモリセルのデ
ータの中から、前記列アドレスを指定することによっ
て、一走査線に対応するデータを選択し、前記列アドレ
ス選択ゲートおよび前記複数のデータ線を介して、前記
SAMに転送するものである。
作用 この構成によって、画面に表示するデータをRAMに書
込む時間を短縮し、画面表示を高速化することができる
と同時に、RAMのデータを画面に読出す際に無駄なデー
タ転送をすることがなくなる。
込む時間を短縮し、画面表示を高速化することができる
と同時に、RAMのデータを画面に読出す際に無駄なデー
タ転送をすることがなくなる。
実施例 以下本発明の一実施例について画面を参照しながら説
明する。以下の説明では簡単のため、データ線の数が４
で、列アドレスの数も４の場合をとり上げるが、データ
線の数や列アドレスの数がもっと多い場合でも本発明を
実施できるのはもちろんである。また、ビット線やデー
タ線は２本を１対として用いられるが、これも簡単のた
め１本の線で示してある。第１図は、本発明のマルチポ
ートメモリのブロック図を示したものである。WL1〜WLn
はRAMのワード線、BL1〜BL16はRAMのビット線、T1〜16
は列アドレス転送ゲート、DL1〜DL4はデータ線である。
RAMに対するデータの入出力は、DL1〜DL4の各データ線
を用いて行なわれる。例えばDL1〜DL4の各データ線上の
データをワード線WL1のメモリセルに書込む場合を考え
る。ワード線WL1が選択され列アドレスデコータによっ
て選択されたビット線と、ワード線WL1とに接続された
メモリセルにデータが書込まれる。また読出しの場合に
は、選択されたワード線と列アドレスデコーダによって
選択されたビット線とに接続されたメモリセルのデータ
がDL1〜DL4の各データ線を通って読出される。次にSAM
からシリアルデータを読出す場合には、RAM内の選択さ
れたワード線に接続されたメモリセルのデータがビット
線上に読出され、列アドレスデコーダによって選択され
た列アドレスのデータが列アドレス転送ゲートT1〜T16
のうち“オン”となった列アドレス転送ゲート、データ
線DL1〜DL4のいずれかのデータ線を通ってSAMに転送さ
れ、シリアル出力される。例えば、ワード線WL1が選択
され列アドレス転送ゲートT9〜T12が“オン”になった
場合、ワード線WL1とビット線BL9〜BL12に接続された各
メモリセルのデータが、SAMに転送されシリアルデータ
として出力される。
明する。以下の説明では簡単のため、データ線の数が４
で、列アドレスの数も４の場合をとり上げるが、データ
線の数や列アドレスの数がもっと多い場合でも本発明を
実施できるのはもちろんである。また、ビット線やデー
タ線は２本を１対として用いられるが、これも簡単のた
め１本の線で示してある。第１図は、本発明のマルチポ
ートメモリのブロック図を示したものである。WL1〜WLn
はRAMのワード線、BL1〜BL16はRAMのビット線、T1〜16
は列アドレス転送ゲート、DL1〜DL4はデータ線である。
RAMに対するデータの入出力は、DL1〜DL4の各データ線
を用いて行なわれる。例えばDL1〜DL4の各データ線上の
データをワード線WL1のメモリセルに書込む場合を考え
る。ワード線WL1が選択され列アドレスデコータによっ
て選択されたビット線と、ワード線WL1とに接続された
メモリセルにデータが書込まれる。また読出しの場合に
は、選択されたワード線と列アドレスデコーダによって
選択されたビット線とに接続されたメモリセルのデータ
がDL1〜DL4の各データ線を通って読出される。次にSAM
からシリアルデータを読出す場合には、RAM内の選択さ
れたワード線に接続されたメモリセルのデータがビット
線上に読出され、列アドレスデコーダによって選択され
た列アドレスのデータが列アドレス転送ゲートT1〜T16
のうち“オン”となった列アドレス転送ゲート、データ
線DL1〜DL4のいずれかのデータ線を通ってSAMに転送さ
れ、シリアル出力される。例えば、ワード線WL1が選択
され列アドレス転送ゲートT9〜T12が“オン”になった
場合、ワード線WL1とビット線BL9〜BL12に接続された各
メモリセルのデータが、SAMに転送されシリアルデータ
として出力される。
上記のように本発明のマルチポートメモリは、１つの
列アドレス分のデータのみをSAMに転送することが可能
で、SAMの大きさも１つの列アドレス分のデータのサイ
ズに合わせて設計することが可能なため、レイアウト面
積を小さくすることができる。
列アドレス分のデータのみをSAMに転送することが可能
で、SAMの大きさも１つの列アドレス分のデータのサイ
ズに合わせて設計することが可能なため、レイアウト面
積を小さくすることができる。
次に、本発明のマルチポートメモリをグラフィック端
末の画像処理に用いる場合の動作について説明する。第
２図は、グラフィック端末の画面を示したものである。
（１）〜（ｎ）は画面を矩形で分割した各ブロック、Ａ
〜Ｄは各ブロック内に存在する走査線である。第２図で
は、ブロック内の走査線はＡ〜Ｄの４本の場合を用いて
いるが、１つのブロック内の走査線の数はそのグラフィ
ック端末に使用するマルチポートメモリの記憶容量とそ
の他の要因によって決定されるため、ブロック内の走査
線が４本以外の場合でも本発明を同様に実施することが
可能である。第２図に示すように、画面上を（１）〜
（ｎ）の矩形のブロックに分割し、各ブロックのデータ
量は本発明のマルチポートメモリのRAMの１本のワード
線に接続するメモリセルに書込むことが可能なデータ量
と同等のものとする。
末の画像処理に用いる場合の動作について説明する。第
２図は、グラフィック端末の画面を示したものである。
（１）〜（ｎ）は画面を矩形で分割した各ブロック、Ａ
〜Ｄは各ブロック内に存在する走査線である。第２図で
は、ブロック内の走査線はＡ〜Ｄの４本の場合を用いて
いるが、１つのブロック内の走査線の数はそのグラフィ
ック端末に使用するマルチポートメモリの記憶容量とそ
の他の要因によって決定されるため、ブロック内の走査
線が４本以外の場合でも本発明を同様に実施することが
可能である。第２図に示すように、画面上を（１）〜
（ｎ）の矩形のブロックに分割し、各ブロックのデータ
量は本発明のマルチポートメモリのRAMの１本のワード
線に接続するメモリセルに書込むことが可能なデータ量
と同等のものとする。
画面に表示するためのデータを本発明のマルチポート
メモリのRAMに書込む場合には、場面の各ブロック内の
範囲で、ページモードでの書込みが可能である。次に、
RAMに書込まれたデータを画面に出力する場合には、RAM
のワード線を１本選択し、そのワード線に接続するメモ
リセルのうち列アドレスデコーダで選択されたビット線
に接続するメモリセルのデータ４個がSAMに転送されて
シリアル出力され、第２図の（１）のブロックＡの走査
線に表示される。そして、次に表示されるデータは、RA
Mの別のワード線を選択し、同様に、選択されたワード
線に接続されたメモリセルのうち、列アドレスデコーダ
で選択されたビット線に接続するメモリセルのデータ４
個がSAMへ転送され、シリアル出力されて第２図の
（２）のブロックのＡの走査線上に表示される。つま
り、表示されるデータは、走査線に沿って、また、ブロ
ックが変わるたびにRAMからSAMへのデータ転送を繰返し
ながら表示を行なう。
メモリのRAMに書込む場合には、場面の各ブロック内の
範囲で、ページモードでの書込みが可能である。次に、
RAMに書込まれたデータを画面に出力する場合には、RAM
のワード線を１本選択し、そのワード線に接続するメモ
リセルのうち列アドレスデコーダで選択されたビット線
に接続するメモリセルのデータ４個がSAMに転送されて
シリアル出力され、第２図の（１）のブロックＡの走査
線に表示される。そして、次に表示されるデータは、RA
Mの別のワード線を選択し、同様に、選択されたワード
線に接続されたメモリセルのうち、列アドレスデコーダ
で選択されたビット線に接続するメモリセルのデータ４
個がSAMへ転送され、シリアル出力されて第２図の
（２）のブロックのＡの走査線上に表示される。つま
り、表示されるデータは、走査線に沿って、また、ブロ
ックが変わるたびにRAMからSAMへのデータ転送を繰返し
ながら表示を行なう。
発明の効果 本発明のマルチポートメモリによれば、画面に表示す
るためのデータをRAMに書込む場合、ページモードによ
って画面の各ブロックのデータをRAMに書込むことがで
きるため、書込み時間が大幅に短縮できる。
るためのデータをRAMに書込む場合、ページモードによ
って画面の各ブロックのデータをRAMに書込むことがで
きるため、書込み時間が大幅に短縮できる。
第１図は本発明の実施例のマルチポートメモリのブロッ
ク図、第２図はグラフィック端末の画面を示した概念
図、第３図は従来のマルチポートメモリのブロック図で
ある。 WL1〜WLn……RAMのワード線、BL1〜BL16……RAMのビッ
ト線、T1〜T16……列アドレス転送ゲート、DL1〜DL4…
…データ線。
ク図、第２図はグラフィック端末の画面を示した概念
図、第３図は従来のマルチポートメモリのブロック図で
ある。 WL1〜WLn……RAMのワード線、BL1〜BL16……RAMのビッ
ト線、T1〜T16……列アドレス転送ゲート、DL1〜DL4…
…データ線。
フロントページの続き (56)参考文献 特開 昭62−287497（ＪＰ，Ａ) 特開 昭63−142593（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ランダムアクセスポートとシリアルアクセ
スポートとを備えたラスタースキャングラフィックス表
示用マルチポートメモリであって、行アドレスおよび列
アドレスを指定してアクセスされるランダムアクセスメ
モリ（RAM）と、前記列アドレスにしたがって選択的に
導通する列アドレス選択ゲートを介して前記RAMの複数
のビット線にそれぞれ接続され、前記RAMの指定された
行アドレス、列アドレスに対するデータの入出力に用い
られる複数のデータ線と、前記複数のデータ線に結合さ
れ、シリアルに画面表示用データを出力するシリアルア
クセスメモリ（SAM）とを有し、前記行アドレスによっ
て選択される前記RAMのワード線に接続される複数のメ
モリセルのデータは、表示画面上の複数の走査線に誇る
一矩形ブロックに対応付けられ、前記一矩形ブロック内
における複数の走査線のデータはそれぞれ異なる列アド
レスに対応付けられ、画面表示用データを前記RAMから
前記SAMに転送する際には、前記行アドレスによって選
択される前記RAMのワード線に接続される複数のメモリ
セルのデータの中から、前記列アドレスを指定すること
によって、一走査線に対応するデータを選択し、前記列
アドレス選択ゲートおよび前記複数のデータ線を介し
て、前記SAMに転送することを特徴とするマルチポート
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327938A JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327938A JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189989A JPH03189989A (ja) | 1991-08-19 |
| JP3061824B2 true JP3061824B2 (ja) | 2000-07-10 |
Family
ID=18204687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327938A Expired - Fee Related JP3061824B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061824B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490112A (en) * | 1993-02-05 | 1996-02-06 | Micron Technology, Inc. | Multi-port memory device with multiple sets of columns |
| US5450355A (en) * | 1993-02-05 | 1995-09-12 | Micron Semiconductor, Inc. | Multi-port memory device |
| DE19937176A1 (de) * | 1999-08-06 | 2001-02-15 | Siemens Ag | Multiprozessor-System |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63142593A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
-
1989
- 1989-12-18 JP JP1327938A patent/JP3061824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03189989A (ja) | 1991-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |