JP2595314B2 - 誤書き込み防止機能を備えたｉｃカ―ド - Google Patents
誤書き込み防止機能を備えたｉｃカ―ドInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はICカード、特に同一ページ内アドレスに１
ライトサイクル中に複数のデータを連続して書き込むペ
ージモード書き込み手段を有するICカードに関するもの
である。
ライトサイクル中に複数のデータを連続して書き込むペ
ージモード書き込み手段を有するICカードに関するもの
である。
最近、マイクロコンピュータとプログラマブルROM
（以下PROMと略称）とを内蔵したICカードが開発され普
及しつつあるが、特にPROMとしてEEPROM等を使用し、１
ライトサイクル中に同一ページ内のアドレスに複数のデ
ータを書き込むページモード書き込み方法により書き込
みスピードの向上が可能になった。
（以下PROMと略称）とを内蔵したICカードが開発され普
及しつつあるが、特にPROMとしてEEPROM等を使用し、１
ライトサイクル中に同一ページ内のアドレスに複数のデ
ータを書き込むページモード書き込み方法により書き込
みスピードの向上が可能になった。
従来のページモード書き込み方法は、通常書き込み制
御信号に同期して、ページ内のアドレスに対応したデー
タを順次PROM内部にラッチし（以下外部書き込みと称
す）、ページ内のデータのラッチが終了すると、対応す
るアドレスのメモリセルにデータを書き込む（以下内部
書き込みと称す）手順で行なわれる。
御信号に同期して、ページ内のアドレスに対応したデー
タを順次PROM内部にラッチし（以下外部書き込みと称
す）、ページ内のデータのラッチが終了すると、対応す
るアドレスのメモリセルにデータを書き込む（以下内部
書き込みと称す）手順で行なわれる。
外部書き込みから内部書き込みに移行する方法として
は、大きく分けて２つの方法が現在使用されている。第
１の方法は、第６図のタイミングチャートに示すよう
に、外部書き込みにおける第１バイトの書き込み開始か
ら一定時間（Tplw）中に同一ページ内の引き続く第２〜
第ｎバイトのデータを書き込む。第１バイトの書き込み
開始から一定時間（Tplw）後にPROMは自動的に内部書き
込みに移行し、一つのライトサイクルを終了する。第２
の方法では、第６図のタイミングチャートに示すよう
に、外部書き込みの書き込みべきデータバイトの時間間
隔（Tblc）の最大値（Tblcmax）を設定しておき、該時
間間隔（Tblc）が設定した最大値（Tblcmax）を越えた
場合にPROMは自動的に内部書き込みに移行する。
は、大きく分けて２つの方法が現在使用されている。第
１の方法は、第６図のタイミングチャートに示すよう
に、外部書き込みにおける第１バイトの書き込み開始か
ら一定時間（Tplw）中に同一ページ内の引き続く第２〜
第ｎバイトのデータを書き込む。第１バイトの書き込み
開始から一定時間（Tplw）後にPROMは自動的に内部書き
込みに移行し、一つのライトサイクルを終了する。第２
の方法では、第６図のタイミングチャートに示すよう
に、外部書き込みの書き込みべきデータバイトの時間間
隔（Tblc）の最大値（Tblcmax）を設定しておき、該時
間間隔（Tblc）が設定した最大値（Tblcmax）を越えた
場合にPROMは自動的に内部書き込みに移行する。
従来の装置は以上のように構成されているので、例え
ば、ICカードの接触不良、ノイズによるCPUの誤動作、
プログラムの暴走等により誤ってページ書き込みモード
を持つPROMに見掛け上データを書き込む動作を行った場
合、上記のシーケンスに従い自動的に内部メモリセルに
書き込まれてしまうという問題があった。
ば、ICカードの接触不良、ノイズによるCPUの誤動作、
プログラムの暴走等により誤ってページ書き込みモード
を持つPROMに見掛け上データを書き込む動作を行った場
合、上記のシーケンスに従い自動的に内部メモリセルに
書き込まれてしまうという問題があった。
この発明は上述したような問題点を解決するためにな
されたもので、ページ書き込みモードを有するPROMに仮
に誤って正しくないデータを書き込む動作を行った場合
でも、内部書き込みに移行せず、メモリセルの内容を書
き替えるという誤書き込みを防止できるICカードを得る
ことを目的とするものである。
されたもので、ページ書き込みモードを有するPROMに仮
に誤って正しくないデータを書き込む動作を行った場合
でも、内部書き込みに移行せず、メモリセルの内容を書
き替えるという誤書き込みを防止できるICカードを得る
ことを目的とするものである。
この発明の第１発明に係るICカードは、ページモード
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータの書き込みタイミングの間隔を計測す
る計測手段と、その計測手段による計測値が所定値を超
えた場合に上記ライトサイクル中に外部より書き込まれ
たデータの内部書き込みを行わず該ライトサイクルを中
止する内部書き込み中止手段とを備えるものである。
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータの書き込みタイミングの間隔を計測す
る計測手段と、その計測手段による計測値が所定値を超
えた場合に上記ライトサイクル中に外部より書き込まれ
たデータの内部書き込みを行わず該ライトサイクルを中
止する内部書き込み中止手段とを備えるものである。
この発明の第２発明に係るICカードは、ページモード
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータ書き込みタイミング及び前記一連のデ
ータの最初か最後に設定された書き込みコマンドの設定
タイミングの間隔を計測する計測手段と、その計測手段
による計測値が所定値を超えた場合に上記ライトサイク
ル中に外部より書き込まれたデータの内部書き込みを行
わず該ライトサイクルを中止する内部書き込み中止手段
とを備えるものである。
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータ書き込みタイミング及び前記一連のデ
ータの最初か最後に設定された書き込みコマンドの設定
タイミングの間隔を計測する計測手段と、その計測手段
による計測値が所定値を超えた場合に上記ライトサイク
ル中に外部より書き込まれたデータの内部書き込みを行
わず該ライトサイクルを中止する内部書き込み中止手段
とを備えるものである。
この発明におけるICカードは、接触不良、ノイズによ
るCPUの誤動作、プログラムの暴走等により、誤って外
部書き込みモードに入りエラーデータが書き込まれた場
合には、計測手段によりこれを検出して、内部書き込み
中止手段により内部書き込みに入るのを中止する。従っ
て、エラーデータが誤ってPROMへ書き込まれることを確
実に防止でき、ICカードの信頼性を著しく向上すること
ができる。
るCPUの誤動作、プログラムの暴走等により、誤って外
部書き込みモードに入りエラーデータが書き込まれた場
合には、計測手段によりこれを検出して、内部書き込み
中止手段により内部書き込みに入るのを中止する。従っ
て、エラーデータが誤ってPROMへ書き込まれることを確
実に防止でき、ICカードの信頼性を著しく向上すること
ができる。
以下、この発明の一実施例について添付図面を参照し
て説明する。
て説明する。
第１図は本発明によるICカード内部の回路構成を示す
ブロック図である。第１図に示すように、本発明により
ICカードは、EEPROM等よりなるPROM1と、RAM2と、ROM3
と、ALU（論理演算装置）４と、アキュームレータ（累
算器）５と、インデックスレジスタ６と、プロセッサス
テータスレジスタ７と、プログラムカウンタ８と、スタ
ックポインタ９と、タイマー用プリスケーラ10と、タイ
マ11と、命令レジスタ12と、命令デコーダ13と、クロッ
ク回路14と、入出力端子I/Oに接続され外部装置（図示
せず）とアドレスバス19及びデータバス20との間でデー
タの伝送を行うUART（直列インターフェース）15とを有
する。なお、ALU4、アキュームレータ５、プロセッサス
テータスレジスタ７、プログラムカウンタ８及びスタッ
クポインタ９はICカードの動作を制御するCPUを構成す
る。
ブロック図である。第１図に示すように、本発明により
ICカードは、EEPROM等よりなるPROM1と、RAM2と、ROM3
と、ALU（論理演算装置）４と、アキュームレータ（累
算器）５と、インデックスレジスタ６と、プロセッサス
テータスレジスタ７と、プログラムカウンタ８と、スタ
ックポインタ９と、タイマー用プリスケーラ10と、タイ
マ11と、命令レジスタ12と、命令デコーダ13と、クロッ
ク回路14と、入出力端子I/Oに接続され外部装置（図示
せず）とアドレスバス19及びデータバス20との間でデー
タの伝送を行うUART（直列インターフェース）15とを有
する。なお、ALU4、アキュームレータ５、プロセッサス
テータスレジスタ７、プログラムカウンタ８及びスタッ
クポインタ９はICカードの動作を制御するCPUを構成す
る。
第２図は第１図のPROMとしてのEEPROMの詳細を示すブ
ロック図である。第２図に示すように、EEPROM1は、メ
モリセルアレイ21と、データバス20からデータラッチ・
センスアンプ27へのデータのラッチを制御する外部書き
込み制御回路22と、データラッチ・センスアンプ27にラ
ッチされたデータのメモリセルアレイ21への書き込みを
制御する内部書き込み制御回路23と、アドレスバス19か
ら列アドレスをラッチする第１アドレスデコーダ・ラッ
チ24と、アドレスバス19から行アドレスをラッチする第
２アドレスデコーダ・ラッチ25と、アドレスバス19及び
データバス20から書き込みコマンドをラッチするコマン
ドラッチ26と、データバスからのデータを一時的に蓄え
るデータラッチ・センスアンプ27と、メモリセルアレイ
21へ作動電力を供給する高電圧発生回路29とからなる。
ロック図である。第２図に示すように、EEPROM1は、メ
モリセルアレイ21と、データバス20からデータラッチ・
センスアンプ27へのデータのラッチを制御する外部書き
込み制御回路22と、データラッチ・センスアンプ27にラ
ッチされたデータのメモリセルアレイ21への書き込みを
制御する内部書き込み制御回路23と、アドレスバス19か
ら列アドレスをラッチする第１アドレスデコーダ・ラッ
チ24と、アドレスバス19から行アドレスをラッチする第
２アドレスデコーダ・ラッチ25と、アドレスバス19及び
データバス20から書き込みコマンドをラッチするコマン
ドラッチ26と、データバスからのデータを一時的に蓄え
るデータラッチ・センスアンプ27と、メモリセルアレイ
21へ作動電力を供給する高電圧発生回路29とからなる。
第３図は外部書き込み制御回路22の動作を説明するた
めのブロック図、第４図は書き込みサイクルのタイミン
グチャートである。この実施例では第４図に示すよう
に、１ライトサイクル中に外部より書き込まれる一連の
データの最後に、内部書き込みのための書き込みコマン
ドWR−CMDが予め外部より設定されている。これら第３
図及び第４図を参照してデータのPROMへの書き込み時の
動作について説明する。
めのブロック図、第４図は書き込みサイクルのタイミン
グチャートである。この実施例では第４図に示すよう
に、１ライトサイクル中に外部より書き込まれる一連の
データの最後に、内部書き込みのための書き込みコマン
ドWR−CMDが予め外部より設定されている。これら第３
図及び第４図を参照してデータのPROMへの書き込み時の
動作について説明する。
まず、第３図において、初期状態として外部書き込み
を制御するEXT−BUSY信号及び内部書き込みを制御するI
NT−BUSY信号が低レベル（以下“L"と略称）であるとす
る。この状態で、CPUによりEEPROM1にデータの書き込み
が開始されると、パルス状の読み取り／書き込み信号R/
に同期してアドレスとデータがアドレスバス19及びデ
ータバス20より第１アドレスデコーダ・ラッチ24及びデ
ータラッチ・センスアンプ27にラッチされる。この時、
第３図のORゲート101の第２入力端子に入力されるメモ
リ選択信号MEM−SELが高レベル（以下“H"と略称）とな
り、そのORゲート101の出力はＨになる。従って、ORゲ
ート101の出力側に接続されたANDゲート102の第１入力
端子の入力はＨになり、またそのANDゲート102のインバ
ータ付き第２入力端子にはパルス状の読み取り／書き込
み信号R/が入力されているので、その出力すなわち書
き込み信号Ｗはパルス状のR/と同期してR/がＬのと
きＨとなる。ANDゲート102の出力がＨになったとき、AN
Dゲート102の出力側に接続されたANDゲート103の第２入
力端子の入力がＨになり、またANDゲート103の第１入力
端子には高レベルのREADY/BUSY信号R/が入力されてい
るので、ANDゲート103の出力はＨになり、そのANDゲー
ト103の出力側に接続されたRSフリップ・フロップ回路1
04のセット端子Ｓの入力がＨになり、そのRSフリップ・
フロップ回路104の出力端子Ｑの出力、すなわち外部書
き込み信号EXT−BUSYもＨになる。従って、RSフリップ
・フロップ回路104の出力端子Ｑに接続されるNORゲート
105の第１入力がＨになり、その出力R/はＬになる。
このNORゲート105の出力R/は、出力側がタイマーカウ
ンタ106のリセット端子Ｒに接続されたORゲート107の第
１入力端子に入力される。また、ORゲート107の第２入
力端子にはANDゲート108の出力側が接続され、このAND
ゲート108の第１及び第２入力端子はANDゲート102及びR
Sフリップ・フロップ104の出力側にそれぞれ接続され、
これら第１及び第２入力端子にはＷ及びEXT−BUSY信号
がそれぞれ入力されている。従って、ANDゲート102の出
力Ｗ及びRSフリップ・フロップ104の出力EXT−BUSYが共
にＨのとき、ANDゲート108の出力はＨになり、ORゲート
107を介してタイマーカウンタ106のリセット端子Ｒの入
力レベルがＨとなりタイマーカウンタ106はリセットさ
れる。
を制御するEXT−BUSY信号及び内部書き込みを制御するI
NT−BUSY信号が低レベル（以下“L"と略称）であるとす
る。この状態で、CPUによりEEPROM1にデータの書き込み
が開始されると、パルス状の読み取り／書き込み信号R/
に同期してアドレスとデータがアドレスバス19及びデ
ータバス20より第１アドレスデコーダ・ラッチ24及びデ
ータラッチ・センスアンプ27にラッチされる。この時、
第３図のORゲート101の第２入力端子に入力されるメモ
リ選択信号MEM−SELが高レベル（以下“H"と略称）とな
り、そのORゲート101の出力はＨになる。従って、ORゲ
ート101の出力側に接続されたANDゲート102の第１入力
端子の入力はＨになり、またそのANDゲート102のインバ
ータ付き第２入力端子にはパルス状の読み取り／書き込
み信号R/が入力されているので、その出力すなわち書
き込み信号Ｗはパルス状のR/と同期してR/がＬのと
きＨとなる。ANDゲート102の出力がＨになったとき、AN
Dゲート102の出力側に接続されたANDゲート103の第２入
力端子の入力がＨになり、またANDゲート103の第１入力
端子には高レベルのREADY/BUSY信号R/が入力されてい
るので、ANDゲート103の出力はＨになり、そのANDゲー
ト103の出力側に接続されたRSフリップ・フロップ回路1
04のセット端子Ｓの入力がＨになり、そのRSフリップ・
フロップ回路104の出力端子Ｑの出力、すなわち外部書
き込み信号EXT−BUSYもＨになる。従って、RSフリップ
・フロップ回路104の出力端子Ｑに接続されるNORゲート
105の第１入力がＨになり、その出力R/はＬになる。
このNORゲート105の出力R/は、出力側がタイマーカウ
ンタ106のリセット端子Ｒに接続されたORゲート107の第
１入力端子に入力される。また、ORゲート107の第２入
力端子にはANDゲート108の出力側が接続され、このAND
ゲート108の第１及び第２入力端子はANDゲート102及びR
Sフリップ・フロップ104の出力側にそれぞれ接続され、
これら第１及び第２入力端子にはＷ及びEXT−BUSY信号
がそれぞれ入力されている。従って、ANDゲート102の出
力Ｗ及びRSフリップ・フロップ104の出力EXT−BUSYが共
にＨのとき、ANDゲート108の出力はＨになり、ORゲート
107を介してタイマーカウンタ106のリセット端子Ｒの入
力レベルがＨとなりタイマーカウンタ106はリセットさ
れる。
一方、出力側がタイマーカウンタ106のトリガー端子
Ｔに接続されたANDゲート109の第１入力端子には、フリ
ップ・フロップ104の高レベルの出力EXT−BUSYが入力さ
れているので、ANDゲート109の第２入力端子にクロック
信号φが供給されると、ANDゲート109の出力レベルが高
くなり、タイマーカウンタ106がカウントを開始する。
このカウントはANDゲート108の第１入力端子に、次の高
レベルの書き込み信号Ｗが入力してORゲート107を介し
てタイマーカウンタ106のリセット端子Ｒの入力が再び
Ｈになりタイマーカウンタ106がリセットされるまで続
く。
Ｔに接続されたANDゲート109の第１入力端子には、フリ
ップ・フロップ104の高レベルの出力EXT−BUSYが入力さ
れているので、ANDゲート109の第２入力端子にクロック
信号φが供給されると、ANDゲート109の出力レベルが高
くなり、タイマーカウンタ106がカウントを開始する。
このカウントはANDゲート108の第１入力端子に、次の高
レベルの書き込み信号Ｗが入力してORゲート107を介し
てタイマーカウンタ106のリセット端子Ｒの入力が再び
Ｈになりタイマーカウンタ106がリセットされるまで続
く。
タイマーカウンタ106がリセットされる前にそのカウ
ント値が所定値を超える（すなわち１ライトサイクル中
に外部より書き込まれる連続するデータの書き込みタイ
ミングの間隔（Tblc）が所定値を超える）と、タイマー
カウンタ106はオーバーフロー信号を発生し、すなわち
その出力がＨになり、ANDゲート110の第１入力端子の入
力がＨになり、またANDゲート110のインバータ付き第２
入力端子にはANDゲート102の低レベルの出力信号Ｗが入
力されているので、ANDゲート110の出力レベルは高くな
り、ORゲート111を介してRSフリップ・フロップ104のリ
セット端子Ｒの入力レベルがＨになり、RSフリップ−フ
ロップ104はリセットされてその出力EXT−BUSYがＬにな
る。この結果、外部書き込みが中止されるとともに、第
１入力端子をRSフリップ・フロップ104の出力端子に接
続されるNORゲート105の両入力とも低レベルになるの
で、その出力信号R/が高レベルになる。従って、外部
書き込み制御回路から内部書き込み制御回路へ書き込み
禁止信号が出力され、同一ライトサイクル中にデータラ
ッチ・センスアンプ27にラッチされたデータのメモリセ
ルアレイ21への書き込みが禁止される。
ント値が所定値を超える（すなわち１ライトサイクル中
に外部より書き込まれる連続するデータの書き込みタイ
ミングの間隔（Tblc）が所定値を超える）と、タイマー
カウンタ106はオーバーフロー信号を発生し、すなわち
その出力がＨになり、ANDゲート110の第１入力端子の入
力がＨになり、またANDゲート110のインバータ付き第２
入力端子にはANDゲート102の低レベルの出力信号Ｗが入
力されているので、ANDゲート110の出力レベルは高くな
り、ORゲート111を介してRSフリップ・フロップ104のリ
セット端子Ｒの入力レベルがＨになり、RSフリップ−フ
ロップ104はリセットされてその出力EXT−BUSYがＬにな
る。この結果、外部書き込みが中止されるとともに、第
１入力端子をRSフリップ・フロップ104の出力端子に接
続されるNORゲート105の両入力とも低レベルになるの
で、その出力信号R/が高レベルになる。従って、外部
書き込み制御回路から内部書き込み制御回路へ書き込み
禁止信号が出力され、同一ライトサイクル中にデータラ
ッチ・センスアンプ27にラッチされたデータのメモリセ
ルアレイ21への書き込みが禁止される。
次に、外部書込み中にデータをデータラッチ・センス
アンプ27にラッチした後、書き込みコマンドを与える
と、第３図の内部書き込み選択信号CMD−SELがＨとなり
読み取り／書き込み信号R/に同期してANDゲート102の
出力ＷがＨに、またANDゲート115の第２入力端子に入力
される書き込みコマンド信号WR−CMDがＨになるので、A
NDゲート115の両入力ともＨになりその出力レベルもＨ
になるので、RSフリップ−フロップ116のセット端子Ｓ
の入力もＨになりその出力端子Ｑからの出力、内部書き
込み信号INT−BUSYもＨになるため、内部書き込み制御
回路23の作動により内部書き込みに移行してデータラッ
チ・センスアンプ27にラッチされたデータがメモリセル
アレイ21に書き込まれる。この時、書き込みコマンドを
与える直前のデータＷパルス信号と上記書き込みコマン
ドを与えたデータのＷパルス信号との間隔は、前述した
ように、タイマカウンタ106によりカウントされ、この
カウント値が所定値を超えるとタイマーカウンタ106か
らオーバーフロー信号が出力されて、RSフリップ−フロ
ップ104がリセットされてその出力EXT−BUSYがＬにな
る。従って、外部書き込みが中止されるとともに、AND
ゲート115の第１入力端子の入力レベルがＬになるの
で、その第２入力端子に入力される書き込みコマンド信
号WR−CMDがＨになったとしても、ANDゲート115の出力
はＬのままであり、RSフリップ・フロップはセットされ
ないのでその出力INT−BUSYも低レベルであり、従って
内部書き込みは行なわれない。
アンプ27にラッチした後、書き込みコマンドを与える
と、第３図の内部書き込み選択信号CMD−SELがＨとなり
読み取り／書き込み信号R/に同期してANDゲート102の
出力ＷがＨに、またANDゲート115の第２入力端子に入力
される書き込みコマンド信号WR−CMDがＨになるので、A
NDゲート115の両入力ともＨになりその出力レベルもＨ
になるので、RSフリップ−フロップ116のセット端子Ｓ
の入力もＨになりその出力端子Ｑからの出力、内部書き
込み信号INT−BUSYもＨになるため、内部書き込み制御
回路23の作動により内部書き込みに移行してデータラッ
チ・センスアンプ27にラッチされたデータがメモリセル
アレイ21に書き込まれる。この時、書き込みコマンドを
与える直前のデータＷパルス信号と上記書き込みコマン
ドを与えたデータのＷパルス信号との間隔は、前述した
ように、タイマカウンタ106によりカウントされ、この
カウント値が所定値を超えるとタイマーカウンタ106か
らオーバーフロー信号が出力されて、RSフリップ−フロ
ップ104がリセットされてその出力EXT−BUSYがＬにな
る。従って、外部書き込みが中止されるとともに、AND
ゲート115の第１入力端子の入力レベルがＬになるの
で、その第２入力端子に入力される書き込みコマンド信
号WR−CMDがＨになったとしても、ANDゲート115の出力
はＬのままであり、RSフリップ・フロップはセットされ
ないのでその出力INT−BUSYも低レベルであり、従って
内部書き込みは行なわれない。
なお、内部書き込みに移行すると、INT−BUSYはＨに
なるので、ORゲート111の出力がＨになり、RSフリップ
・フロップ104はリセットされてその出力EXT−BUSYはＬ
に戻る。従って、ANDゲート109の出力はＬになりタイマ
ーカウンタ106のカウントは停止される。内部書き込み
完了後、RSフリップ・フロップ116のリセット端子Ｒに
高レベルに書き込み完了信号WR−COMPLETEが入力される
ので、RSフリップ−フロップ116がリセットされてその
出力INT−BUSYはＬに戻る。従ってNORゲート105の両入
力ともＬになるので、その出力R/BはＨに戻ってORゲー
ト107の出力がＨになるので、タイマーカウンタ106がリ
セットされライトサイクルは終了する。
なるので、ORゲート111の出力がＨになり、RSフリップ
・フロップ104はリセットされてその出力EXT−BUSYはＬ
に戻る。従って、ANDゲート109の出力はＬになりタイマ
ーカウンタ106のカウントは停止される。内部書き込み
完了後、RSフリップ・フロップ116のリセット端子Ｒに
高レベルに書き込み完了信号WR−COMPLETEが入力される
ので、RSフリップ−フロップ116がリセットされてその
出力INT−BUSYはＬに戻る。従ってNORゲート105の両入
力ともＬになるので、その出力R/BはＨに戻ってORゲー
ト107の出力がＨになるので、タイマーカウンタ106がリ
セットされライトサイクルは終了する。
以上の説明において、タイマーカウンタ106及びANDゲ
ート109はこの発明の計測手段Ａを構成し、ORゲート10
1、ANDゲート102、ANDゲート103、RSフリップ−フロッ
プ104、NANDゲート105、ANDゲート110及びORゲート111
はこの発明の内部書き込み中止手段Ｂを構成する。
ート109はこの発明の計測手段Ａを構成し、ORゲート10
1、ANDゲート102、ANDゲート103、RSフリップ−フロッ
プ104、NANDゲート105、ANDゲート110及びORゲート111
はこの発明の内部書き込み中止手段Ｂを構成する。
上記実施例では、外部書き込みにおいてデータラッチ
終了後に書き込みコマンドを与えるものを示したが、書
き込みコマンドをデータラッチ前に与えてもよく、第５
図はこの実施例によるタイミングチャートを示してい
る。
終了後に書き込みコマンドを与えるものを示したが、書
き込みコマンドをデータラッチ前に与えてもよく、第５
図はこの実施例によるタイミングチャートを示してい
る。
また、外部書き込みの１ライトサイクル中にラッチす
るデータ数を予め設定しておく等の方法により書き込み
コマンドを省略することも可能である。
るデータ数を予め設定しておく等の方法により書き込み
コマンドを省略することも可能である。
以上のように、この発明によれば、PROMにページモー
ドで書き込みを行う際に、１ライトサイクル中の書き込
みデータの間隔、又は１ライトサイクル中の書き込みデ
ータ及び書き込みコマンドの間隔を測定し、この間隔が
所定値を超えた場合には、内部書き込みを中止するよう
に構成したので、ICカードの誤動作や内蔵プログラムの
暴走による誤書き込みを防止でき、従ってICカードの信
頼性を著しく高めることができる効果がある。
ドで書き込みを行う際に、１ライトサイクル中の書き込
みデータの間隔、又は１ライトサイクル中の書き込みデ
ータ及び書き込みコマンドの間隔を測定し、この間隔が
所定値を超えた場合には、内部書き込みを中止するよう
に構成したので、ICカードの誤動作や内蔵プログラムの
暴走による誤書き込みを防止でき、従ってICカードの信
頼性を著しく高めることができる効果がある。
第１図はこの発明の一実施例によるICカードの内部の回
路構成を示すブロック図、第２図は第１図のPROM部分の
回路構成を示すブロック図、第３図は第２図の外部書き
込制御回路の動作を説明するためのブロック図、第４図
及び第５図はこの発明の実施例によるPROMのそれぞれ異
なる実施例によるページモード書き込みのタイミングチ
ャート図、第６図は従来のPROMのページモード書き込み
のタイミングチャート図である。 図において、Ａは計測手段、Ｂは内部書き込み中止手段
である。 なお、図中、同一符号は同一、又は相当部分を示す。
路構成を示すブロック図、第２図は第１図のPROM部分の
回路構成を示すブロック図、第３図は第２図の外部書き
込制御回路の動作を説明するためのブロック図、第４図
及び第５図はこの発明の実施例によるPROMのそれぞれ異
なる実施例によるページモード書き込みのタイミングチ
ャート図、第６図は従来のPROMのページモード書き込み
のタイミングチャート図である。 図において、Ａは計測手段、Ｂは内部書き込み中止手段
である。 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 利之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機セミコンダクタソフトウェア株式会社 北伊丹事業所内 (72)発明者 藤岡 宗三 兵庫県伊丹市瑞原４丁目１番地 三菱電 機セミコンダクタソフトウェア株式会社 北伊丹事業所内 (72)発明者 井上 健 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭62−1196（ＪＰ，Ａ) 特開 昭53−149730（ＪＰ，Ａ) 特開 昭61−107598（ＪＰ，Ａ)
Claims (2)
- 【請求項１】同一ページ内アドレスに１ライトサイクル
中に複数のデータを連結してメモリへ書き込むページモ
ード書き込み手段を有するICカードにおいて、ページモ
ード書き込み時に１ライトサイクル中に前記メモリの外
部より書き込まれる連続するデータの書き込みタイミン
グの間隔を計測する計測手段と、その計測手段による計
測値が所定値を超えた場合に上記ライトサイクル中に前
記メモリの外部より書き込まれたデータの内部書き込み
を行わず該ライトサイクルを中止する内部書き込み中止
手段とを備えることを特徴とする誤書き込み防止機能を
備えたICカード。 - 【請求項２】同一ページ内アドレスに１ライトサイクル
中に複数のデータをメモリへ連続して書き込むページモ
ード書き込み手段を有し、一連のデータの最初か最後に
内部書き込みを行うための書き込みコマンドを設定する
手段を有するICカードにおいて、ページモード書き込み
時に１ライトサイクル中に前記メモリの外部より書き込
まれる連続するデータの書き込みタイミング及び前記書
き込みコマンドの設定タイミングの間隔を計測する計測
手段と、その計測手段による計測値が所定値を超えた場
合に上記ライトサイクル中に前記メモリの外部より書き
込まれたデータの内部書き込みを行わず該ライトサイク
ルを中止する内部書き込み中止手段とを備えることを特
徴とする、誤書き込み防止機能を備えたICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160745A JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
| FR8813894A FR2633749B1 (fr) | 1988-06-30 | 1988-10-24 | Systeme microprocesseur avec une memoire morte programmable effacable electriquement ayant une fonction de prevention des erreurs d'ecriture et circuit de memoire |
| US07/262,805 US5036460A (en) | 1988-06-30 | 1988-10-26 | Microprocessor having miswriting preventing function |
| DE3844033A DE3844033C2 (de) | 1988-06-30 | 1988-12-27 | Speicherschaltung für ein Mikroprozessorsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160745A JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212442A JPH0212442A (ja) | 1990-01-17 |
| JP2595314B2 true JP2595314B2 (ja) | 1997-04-02 |
Family
ID=15721539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160745A Expired - Fee Related JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5036460A (ja) |
| JP (1) | JP2595314B2 (ja) |
| DE (1) | DE3844033C2 (ja) |
| FR (1) | FR2633749B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2242294B (en) * | 1990-03-19 | 1993-12-22 | Apple Computer | Memory architecture using page mode writes and single level write buffering |
| US5251220A (en) * | 1990-11-28 | 1993-10-05 | Scientific-Atlanta, Inc. | Method and apparatus for error detection and processing |
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| FR2683357A1 (fr) * | 1991-10-30 | 1993-05-07 | Philips Composants | Microcircuit pour carte a puce a memoire programmable protegee. |
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-
1988
- 1988-06-30 JP JP63160745A patent/JP2595314B2/ja not_active Expired - Fee Related
- 1988-10-24 FR FR8813894A patent/FR2633749B1/fr not_active Expired - Lifetime
- 1988-10-26 US US07/262,805 patent/US5036460A/en not_active Expired - Lifetime
- 1988-12-27 DE DE3844033A patent/DE3844033C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3844033C2 (de) | 1995-12-07 |
| US5036460A (en) | 1991-07-30 |
| FR2633749B1 (fr) | 1993-05-21 |
| FR2633749A1 (fr) | 1990-01-05 |
| JPH0212442A (ja) | 1990-01-17 |
| DE3844033A1 (de) | 1990-01-04 |
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