JPS61201362A

JPS61201362A - ウエイトサイクル插入回路

Info

Publication number: JPS61201362A
Application number: JP4173085A
Authority: JP
Inventors: Toshio Terachi; 寺地　俊雄
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1985-03-01
Filing date: 1985-03-01
Publication date: 1986-09-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、ウェイトサイクル挿入回路に関し、詳しくは
、マイクロコンピュータシステムにおいて、基本クロッ
クが変化したときでも、ウェイト数を簡単に変更できる
ウェイトサイクル挿入回路に関するものである。

従来技術］ンピュータ・システムにおいては、ＣＰＵからアドレ
スを送出して、メモリや入出力機器を選択し、リード／
ライト等のコマンドを送る場合、これらの機器のアクセ
スタイムによって、必要なコマンド幅（ウェイト数）が
それぞれ異なっている。

従来、ＣＰＵから送出されるコマンド幅（ウェイト数）
は、（ａ）固定的に設定される場合、（ｂ）それぞれ選
択的に設定される場合、（Ｃ）先願によるウェイトサイ
クル挿入回路を用いる場合、の３つの方法がある。上記
（ａ）の場合には、すべての入出力装置やメモリに対し
てコマンド幅（ウェイト数）を固定的に設定するため、
単一のウェイト数をストラップにより設定している。し
かし、システム内にアクセスタイムの異なる入出力機器
やメモリが存在するときには、最も遅い素子に合わせて
設定する必要があるため、ＣＰＵがアクセスタイムの速
い素子をアクセスする際には、ＣＰＵの処理時間に無駄
が生じてしまう。また、（ｂ）の場合には、入出力機器
やメモリに対して、それぞれ異った値が設定されるので
、ＣＰＵの基本クロックが一定の場合、効率よくシステ
ムを動作させることができる。しかし＋　ＣＰＵの処理
速度に合わせて基本クロックが変化した場合、ウェイト
数を変更しなければならない。すなわち、ウェイト数は
、ＣＰＵの基本クロックに対して固定化されている。さ
らに、（Ｃ）の場合１本発明考がこれに先立って提案し
た「ウェイトサイクル挿入回路」（特願昭５９−２１１
９７０号明ｔ４１書参照）に記載されたもので、第４図
に示すように、ＣＰＵＩからのメモリおよび入出力機器
のアドレスをデコードする回路２，３と、ＣＰＵＩから
のコントロール信号、基本クロックを受けて、その基本
クロックの変化に対してコントロール信号を遅延させ、
ウェイト数を変更させるウェイト調整回路４と、そのウ
ェイト調整回路４の出力をもとに、複数種類のウェイト
信号を発生し、その中の１つをデコード回路２，３の出
力により選択するウェイト選択回路５，６．７とを設け
たものである。この回路では、ＣＰＵＩの基本クロック
ＣＬＫが変化した場合には、ＣＰＵ１からのコントロー
ル信号ＣＮＴを遅らせて、ウェイト調整回路４において
。

システム全体のウェイト数を可変にしている。しかし、
ＣＰＵ１の基本クロックが変化した場合。

ジャンパにより選択をしなければならず、ウェイトサイ
クル挿入回路の信頼性にやや欠けるところがある。

目　　　　　的本発明の目的は、このような従来の問題を改善し、ＣＰ
Ｕのウェイト数を、メモリや各入出力機器へのアクセス
に対して効率よく選択し、システムの処理能力を向上さ
せるとともに、ＣＰＵの基本クロックが変化した場合で
も、最適なウェイト数を簡単に変更できるようなウェイ
トサイクル挿入＠路を提供することにある。

構　　　成上記目的を達成するため、本発明のウェイトサイクル挿
入回路は、ＣＰＵ、該ＣＰＵのプログラムやデータを格
納するメモリ、および各種入出力機器を接続するコンピ
ュータシステムにおいて、上記ＣＰＵがアクセスするメ
モリまたは入出力機器のアドレスをデコードする手段、
ＣＰＵの基本クロックのパルス幅を測定することにより
、ｃＰＵからのメモリまたは入出力機器へのり−ド／ラ
イト信号を上記パルス幅に応じて遅延させた信号に変換
するウェイト調整手段、該ウェイト調整手段の出力をも
とに、複数種類のウェイト信号を発生し、その中の１つ
を上記デコード手段の出力により選択することに特徴が
ある。

以下１本発明の構成を、実施例により詳しく説明する。

第４図は１本発明のウェイトサイクル挿入回路の全体ブ
ロック図である。第４図がら明らがなように１本発明の
ウェイトサイクル挿入回路は、全体ブロック図では先願
とほぼ同一構成であるが、第４図におけるウェイト調整
回路４の内部構成が先願と比べて異なっている。

第４図において、いま、ＣＰＵＩがメモリ（または入出
力機器（以下、Ｉｌｏと記す））をアクセスした場合、
ＣＰＵ１の動作に関連して、ウェイトサイクル挿入回路
の動きを説明する。ＣＰＴＪＩが、メモリに対するアド
レスＡＤをメモリ用デコード回路２に送出すると、デコ
ード回路２はそのアドレスに対したコードＣＤｏ　ｒ　
ＣＤＩを選択してウェイト選択口！’３６に出力する。

一方、Ｉｌｏに対するアドレスＡＤは、Ｉ１０用デコー
ド回路３に送出することにより、デコード回路３は対応
するコードＣＤ、、ＣＤ、を選択してウェイト選択回路
６に出力する。これらのコードは、ウェイト数を意味す
るもので、現在アクセスされたデバイス（メモリまたは
■／○）に必要なウェイト数が出力される。

第４図の場合、４種類のウェイト数を選択することがで
きる。デコード回路２，３は、ＦＲＯＭ等により構成さ
れており、予め所定のアドレスに対して必要なウェイ１
−数（０，１，２，３）が２ビツ１−で書込まれている
。

ウェイト選択口！！３６は、メモリアクセスか、または
Ｉ１０アクセスかを示す信号Ｍ／ＩＯを端子Ｓで受け、
”　Ｈ”信号であればメモリを　１１　ＬＩ＋信号であ
ればＩｌｏを、それぞれ選択して、メモリ用デコード回
路２またはＩ１０用デコード回路３のいずれか一方のコ
ードを選択回路７に出力する。

従って、ウェイト選択回路６から出力されたコードＣＤ
、、ｃｏ、は、現在アクセスされた素子に対する必要な
ウェイト数である。

一方、ＣＰＵＩは、アドレスの送出とともに。

コントロール信号（メモリ・リード／ライト、またはＩ
１０リード／ライト）ＣＮＴをウェイト調整回路４に送
出する。ウェイト調整回路４では、ＣＰＵ　１の基本ク
ロックを考慮して２次段に接続されているウェイト発生
回路５への信号を、コントロール信号ＣＮＴに比べて遅
らせることができる。ウェイト発生回路５は、ＣＰＵＩ
からの基本゛　　クロックＣＬＫに同期して、ウェイト
Ｏ〜３の出力信号をウェイト選択回路７に送出する。

第５図は、第４図のウェイト発生回路の出力タイミング
・チャートである。

ウェイト発生回路５は、ウェイト調整回路４の出力信号
に対して、ウェイト信号を発生する。例えば、ウェイ（
−発生回路５は、シフトレジスタ。

フリップフロップ等により構成されている。すなわち、
第５図に示す基本クロックＣＬＫに対して、ウェイト調
整回路４の出力（この場合、３．５クロック分）が入力
すると、それをそのまま出力するウェイト信号ＯＣＷＡ
　Ｉ　Ｔ　Ｏ）、次のクロックの立上りから入力終了後
の最初のクロックの立上りまでの期間、つまり３クロッ
ク分のウェイト数を出力するウェイト信号１（ＷＡＩＴ
Ｌ）、さらにｌクロック短い２クロック分のウェイ１一
致を出力するウェイト信号２（ＷＡＩＴ２）、さらにｌ
クロック短い１クロック分のウェイト数を出力するウェ
イト信号３（ＷＡＩＴ３）を、同時並列にウェイト選択
回路７に送出する。

ウェイト選択回路７では、ウェイト選択回路６からのコ
ードＣＤ、、ＣＤ、により、必要なウェイト信号を選択
し、これをＣＰＵＩのＲＥＡＤＹ入力に送出する。ＣＰ
Ｕ１は、このウェイト信号により、コントロール信号Ｃ
ＮＴをインアクティブにして、一連のサイクルを終了す
る。

第１図は、本発明の一実施例を示すウェイトサイクル挿
入回路の中のウェイト調整回路の構成図。

であり、第２図は、第１図の動作タイミング・チャート
である。

第１図において、ｔｏ、ｔｔおよび１２．１３はＤフリ
ップフロップ、１４はカウンタ、１５はクロック発生器
、１６はデコーダ、１７はインバータ、１８．１９はＡ
ＮＤ回路、２０はＮＯＲ回路、２１（ＴＲＩ、ＴＲ２，
ＴＲ３）は、トライステート・バッファである。ＣＰＵ
１からは、コントロール信号ＣＮＴ、リセット信号ＲＥ
ＳＥＴ。

クロック信号ＣＬＫがそれぞれ入力され、ＣＰＵ１へは
、ＣＰＵクロック入力が出力され、またウェイト発生回
路５へは、ＮＯＲ＠路出力つまり遅延されたコントロー
ル信号が出力される。

ＣＰＵＩからの基本クロックＣＬＫが速くなると、ウェ
イト数を増加する必要がある。第１図では、現在入力し
ている基本クロックＣＬＫを監視し、その基本クロック
ＣＬＫに対して、コントロール信号ＣＮＴをモディファ
イする。Ｄフリップフロップｔｏ、ｔｔは、基本クロッ
クＣＬＫの監視方法として、クロック幅を計測するため
のカウンタ・スタートおよびストップ信号を発生させる
回路であり、またＤフリップコツプ１２，１３は。

コントロール信号ＣＮＴを１クロック分遅らせる回路と
、２クロック分遅らせる回路である。また、カウンタ１
４は、ＣＰＵ基本クロックの信号幅をカウントして計測
する回路、クロック発生器１５はカウンタ１４に加えら
れるサンプリングクロックを発生させる回路、デコーダ
１６はカウント値によって対応するトライステート・バ
ッファ２１に選択出力を与える回路である。トライステ
ートバッファ２１のＴＲＩには、ＣＰＵＩがら送られて
きたままの遅れのないコントロール信号ＣＮＴがセット
され、ＴＲ２には、フリップフロップ１２を通して１ク
ロック分だけ遅れたコントロール信号ＣＮＴがセットさ
れ、ＴＲ３には、ブリップフロップ１２と１３を通して
、２クロック分だけ遅れたコントロール信号ＣＮＴがセ
ットされる。

いま、ＣＰＵ基本クロックが８ＭＨｚの場合を考える。

第２図に示すように、ＣＰＵＣＬＫの立上りでフリップ
フロップＩＯのＱ出力とフリップフロップ１１のＱ出力
が両方ともＩＩ　Ｈ７７となり、ＡＮＤ回路１８を開い
てスタート信号をカウンタ１４に加える。カウンタ１４
は、ＣＰＵＣＬＫの半周期の間のサンプリングクロック
（３２ＭＨｚ）をカウントしている。例えば、８　Ｍ　
ＨｚのＣＰＵＣＬＫでは、カウント値は２となり、４Ｍ
Ｈｚではカウント値は４となり、２ＭＨｚではカウント
値は６となる。

第３図は、第１図におけるＣＰＵＣＬＫとカウント値、
およびデコーダの関係図である。

ＣＰＵＣＬＫに対して各々カウント値が示されており、
さらにそれらのカウント値に対してデコーダ出力が示さ
れている。デコーダ１６はカウント値をデコードしてト
ライステート・バッファ２１をドライブする。第２図の
場合には、８　Ｍ　ＨｚのＣＰＵＣＬＫであるため、デ
コーダ１６は、トライステート・バッファＴＲ３をアク
ティブすることになる。前述のように、ＴＲ１をアクテ
ィブするということは、ＣＰＵ１のコントロール信号（
メモリまたはＩ１０リード／ライト）を、そのまま次段
のウェイト発生回路５に送出することであり、全く遅延
がない。またＴＲ２をアクティブするということは、Ｃ
ＰＵコントロール信号を１クロック分遅らせて１次段の
ウェイト発生回路５に送出することであり、さらにＴＲ
３をアクティブするということは、ＣＰＵコントロール
信号を２クロック分遅らせて１次段のウェイト発生回路
５に送出することである。

一般に、ＣＰＵＣＬＫが速くなると、システム全体のウ
ェイト数を増す必要が生じる。このために、ウェイト調
整回路４でＣＰＵのコントロール信号を遅らせて１次段
のウェイト発生回路５に送出するのである。このように
して、第１図のウェイト調整回路４においては、現在の
ＣＰＵの基本クロックに相当するトライステート・バッ
ファ２１を自動的に選択することができる。

ウェイト発生回路５は、ウェイト調整回路４の出力信号
に対して１、ウェイト信号を発生する。そのため、ウェ
イト発生回路５は、シフトレジスタ、フリップフロップ
等により構成される。

ウェイト選択回路７では、ウェイト選択回路６からのコ
ードＣＤｏ、ＣＤ１により、必要なウェイト信号を選択
し、これをＣＰＵＩのＲＥＡＤＹ入力に送る。ＣＰＵ１
は、このウェイト信号により、コントロール信号をイン
アクティブにし、一連のサイクルを終了する。

このように１本発明においては、ＣＰＵの基本クロック
が変った場合、自動的に全体のウェイト数を調整するの
で、信頼性の高いウェイトサイクル挿入回路を実現する
ことができる。また１本発明によるウェイトサイクル挿
入回路は、ＣＰＵの基本クロックに限定されないので、
汎用性の高いウェイトサイクル挿入回路として用いるこ
とができる。

効　　　果以上、説明したように、本発明によれば、ＣＰＵのウェ
イト数をメモリ、各■／○に対して効率よく選択し、シ
ステムの処理能力を向上させるとともに、ＣＰＵの基本
クロックが変化した場合にも、ジャンパ等を使用するこ
となく、高信頼度で最適なウェイト数に変更することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すウェイトサイクル挿入
回路のウェイト調整回路のブロック図、第２図は第１図
の動作タイミングチャート、第３図は第１図のＣＰＵク
ロックとカウンタ値とデコーダの関係図、第４図は本発
明のウェイトサイクル挿入回路の全体ブロック図、第５
図は第４図のウェイト発生回路の出力タイミングチャー
トである。１：ＣＰＵ、２，３：デコード回路、４：ウェイト調整
回路、５：ウェイト発生回路、６．７：ウェイト選択回
路、１０，１１，１２．１３：フリップフロップ、１４
：カウンタ、１５：クロッり発生器、１６：デコーダ、
１７：インバータ、１８．１９：ＡＮＤ回路、２０：Ｎ
ＯＲ回路、２１ニドライステート・バッファ。第２図第３図

Claims

【特許請求の範囲】

（１）ＣＰＵ、該ＣＰＵのプログラムやデータを格納す
るメモリ、および各種入出力機器を接続する、コンピュ
ータシステムにおいて、上記ＣＰＵがアクセスするメモ
リまたは入出力機器のアドレスをデコードする手段、Ｃ
ＰＵの基本クロックのパルス幅を測定することにより、
ＣＰＵからのメモリまたは入出力機器へのリード／ライ
ト信号を上記パルス幅に応じて遅延させた信号に変換す
るウェイト調整手段、該ウェイト調整手段の出力をもと
に、複数種類のウェイト信号を発生し、その中の１つを
上記デコード手段の出力により選択する手段を有するこ
とを特徴とするウェイトサイクル挿入回路。