JP3313728B2 - プログラムロードサイクルを終了させるためのプロトコルを有する浮遊ゲートメモリデバイス - Google Patents

Description

【発明の詳細な説明】 継続出願データ 本願は、1995年１月５日付LinらのPCT出願PCT/US95/0
0077“ADVANCED PROGRAM VERIFY FOR PAGE MODEL FLASH
MEMORY"の部分継続であり、この出願は、1994年９月13
日付Yiuらの米国特許出願08/325,467（PCT/US94/1033
1）“FLASH EPROM INTEGRATED ARCHITECTURE"の部分継
続である。

発明の背景 発明の分野 本発明は、フラッシュEPROM（消去可能、プログラム
可能なリードオンリーメモリ）またはEEPROM（電気的に
消去可能なPROM）のような浮遊ゲートメモリデバイスに
関し、より詳しく述べれば、データのブロックをプログ
ラムするための自動プログラムサイクルを有するような
デバイスに関する。

関連技術の説明 フラッシュメモリ及びEEPROMのような浮遊ゲートメモ
リデバイスは、デバイス内にデータを電気的に記憶する
ために設けられる。従来の技術では、データを記憶する
動作は、Aliらの米国特許第4,970,692号に開示されてい
るようなアドレスまたはデータのシーケンスからなるコ
マンドに基づいている。従来の１つのシステムでは、ア
ドレスの特定のシーケンスを、チップイネーブル及び書
き込み許可（イネーブル）信号の適切なサイクリングと
組合せて検出すると、自動プログラムモードが開始され
る。自動プログラムモードは、チップがアドレス及びデ
ータのストリームを受信してプログラミングデータバッ
ファ内にロードするプログラムロードサイクルを含む。
プログラムすべきデータのブロックがバッファ内にロー
ドされた後に、チップ上の状態マシンによって自動プロ
グラムサイクルが実行され、データは、不揮発性メモリ
アレイ内に転送される。しかし、記憶すべきデータのブ
ロックの終わりを検出する際に問題が発生する。従来の
システムでは、データのブロックの終わりは、100マイ
クロ秒以上持続するチップイネーブル信号または書き込
み許可信号のパルスによって信号される。更に、従来の
技術のデバイスでは、プログラミングの前にバッファ全
体（即ち、256バイト）をロードする必要がある。

パルスが100マイクロ秒と長いために、その時間切れ
を待つのに時間がかかってコンピュータシーケンス内に
問題を発生させ得る。例えば、メモリデバイスがバッフ
ァのローディングを実効中に割り込み信号が発生するか
も知れない。この場合、もし、その割り込みが100マイ
クロ秒の待ち時間よりも長ければ、フラッシュメモリ上
の内部状態マシンが引継いで、全バッファがロードされ
る前にデータをバッファ内にプログラムしてしまうかも
知れない。従って、フラッシュメモリを使用するシステ
ムでは、サービスするのに100マイクロ秒より長くかか
る割り込みを防ぐように注意を払わなければならない。
もし割り込みにサービスする時間を管理することができ
なければ、従来の技術のシステムでは対処することがで
きない問題が発生する。

従って、任意の長さを有するデータのブロックを浮遊
ゲートメモリデバイス内にロードでき、そのブロックの
終わりがロードされた時点を検出できるようなプロトコ
ルを提供することが望ましい。

発明の概要 本発明は、集積回路メモリにおけるプログラムロード
サイクルを終了させ、そのロードサイクルの終わりを明
確に指示し、そして制御信号内に長いパルスを必要とし
ないプロトコルを提供する。本発明は、入力／出力回路
が受信したアドレス及びデータセグメントのシーケンス
に応答してデータのブロックを記憶するプロセスを実行
し、入力／出力回路が受信した少なくとも１つのアドレ
ス及びデータセグメントを含むパターンに応答してデー
タのブロックの最後のセグメントを検出するコマンド論
理回路を基礎としている。このコマンド論理回路は、コ
マンドアドレス／データラッチ、コマンドアドレス／デ
ータデコーダ、及びモード制御論理回路を有する。入力
／出力回路は、制御入力論理回路は、アドレスラッチと
バッファ、及びデータI/O回路を有する。したがって、
本発明の一つの特徴によれば、上記パターンは、あるマ
ッチングアドレス（matching address）と次のマッチン
グアドレスとの間にアドレスを移行させることを含んで
いる。コマンド論理回路は、入力／出力回路に接続され
ていてシーケンス内のアドレスを記憶し、それらを次の
アドレスと比較してアドレスが一致したことを指示する
回路を含んでいる。代替として、パターンは、対応する
コンパレータ回路を用いてマッチングアドレス及びデー
タセグメントの両方を含むことができる。代替としてパ
ターンは、メモリアレイのアドレスフィールド外のコマ
ンドアドレスへ移行させること、またはアドレスの一部
をコマンド値からそのページのための読み出し値へ移行
させることからなることができる。プログラムロードサ
イクルを終了させるためには、ホストが単に必要パター
ン（ブロック内の最後のアドレス／データセグメントの
繰り返し等）を送るだけでよい。100マイクロ秒のパル
スを必要としないにも拘わらず、そのブロックの終わり
に到達したことが明確に、そして迅速に指示される。

他の特徴によれば、集積回路メモリは、ブロックの最
後のセグメントが検出された後に、自動的に、データの
ブロックをプログラムし、そのプログラミングを検査す
る状態マシンを含んでいる。

別の代替では、入力／出力回路は、アドレス及びデー
タセグメントのシーケンスのためのタイミングを確立す
る書き込み許可またはチップイネーブル信号のような制
御信号を受信する。コマンド論理回路は、例えば従来技
術のシステムと互換可能にするために、ブロックが完全
にロードされたことを指示する別の方法としての特性パ
ルス幅を有する制御信号からパルスを検出する回路を含
んでいる。コマンド論理回路は、パターンの一致または
長いパルスを検出することによってブロック内の最後の
セグメントを検出した後に、自動的に、ブロックをプロ
グラムし、そのプログラミングを検査する。

本発明は、ページをプログラムするように設けられる
浮遊ゲートメモリデバイスに特に適用可能である。この
特徴によれば、本発明は、浮遊ゲートセルのメモリアレ
イとして特徴付けることができる。メモリアレイは、ア
レイ内の浮遊ゲートセルに接続されている複数のワード
ラインと、ビットラインとを含んでいる。アドレス及び
デバイスを受信する入力を有する入力回路が含まれてい
る。コマンド論理回路が入力回路に接続され、入力回路
が受信したアドレス及びデータセグメントのシーケンス
に応答してプログラムプロセス（プログラム処理）を開
始する。コマンド論理回路は、入力回路が受信した少な
くとも１つのアドレス及びデータを含むパターンに応答
してデータのブロック内の最後のセグメントを検出する
論理回路を含む。ページバッファが回路内に含まれ、入
力回路に接続されていてデータのブロックを記憶し、デ
ータのブロックをアレイ内の浮遊ゲートセルへ供給す
る。プログラム／消去電圧源を有する書き込み制御回路
がコマンド論理回路、ページバッファ、及びワードライ
ンに接続され、ブロック内の最後のセグメントが検出さ
れた後に、ページバッファ内に記憶されている入力デー
タに応答して選択されたワードラインにプログラミング
電圧を供給し、選択されたワードラインによってアクセ
スされた浮遊ゲートセルの行に入力データをプログラム
する。最後に、プログラム／検査回路がページバッファ
に接続されていて、浮遊ゲートセルがページバッファ内
のデータのブロックでプログラムされたことを検査す
る。

好ましいシステムでは、ページバッファは、複数のビ
ットラインの中の対応するビットラインに接続されてい
る複数のビットラッチを含んでいる。プログラム検査回
路は、ページバッファとビットラインとに接続されてい
る論理回路を含み、対応するビットライン上の浮遊ゲー
トセル内に記憶されたデータが第２のバイナリ値と一致
した場合に、ビットラッチを第１のバイナリ値にリセッ
トする。

本発明は、浮遊ゲートメモリデバイス内のページより
も少ないか、または等しいデータからなるデータのブロ
ックを記憶する方法として特徴付けることもできる。こ
の方法は、 メモリデバイスに対して自動プログラム動作を指示す
るコマンドを供給する段階と、 コマンドを供給した後に、アドレス及びデータのセグ
メントのストリームを供給し、供給されたデータのセグ
メントをページバッファに記憶させる段階と、 アドレス及びデータのセグメントのストリームを監視
してデータのブロックの終わりを信号するストリーム内
のパターンを検出する段階と、 パターンを検出した後に、プログラム動作を実行して
ページバッファからのデータのブロックを記憶する段階
と、 を含んでいる。

これにより、ロードサイクルの終わりを信号するアド
レス及び／またはデータ信号のパターンに頼る、フラッ
シュメモリまたはEEPROMのような浮遊ゲートメモリデバ
イスのためのプログラムロードサイクルを終了させるプ
ロトコルが提供される。本プロトコルは、ロードサイク
ルの終わりを明確に指示するので、各プログラムサイク
ル毎に、ページサイズまでの任意長のデータのブロック
をロードすることができる。また、本プロトコルは、従
来技術において使用されている100マイクロ秒のパルス
を必要としないので、本質的に高速であり、制御信号の
サイクリング中の長い割り込みによって影響されにく
い。

本発明の他の特徴及び長所は、添付図面、以下の詳細
な説明、及び請求の範囲から理解されよう。

図面の簡単な説明 図１は、プログラムロードサイクルの終了を指示する
ための本発明のパターンマッチング論理回路を含む浮遊
ゲートメモリデバイスの概要ブロック図である。

図２は、プログラムロードサイクルの終わりを指示す
るために従来の技術に使用されているシーケンスを示す
図である。

図３は、プログラムロードサイクルの終わりを指示す
るための本発明によるタイミングを示す図である。

図４は、本発明による入力アドレスの一致を検出する
ための論理回路の第１の部分である。

図５は、本発明による入力バッファが受信したアドレ
スのシーケンスが一致したことを指示するために使用さ
れる論理回路の第２の部分である。

図６は、図４及び５のシステムに使用される制御信号
のタイミング図である。

図７は、本発明のシステムに使用することができる浮
遊ゲートメモリアレイの回路図である。

図８は、ページプログラムバッファと、本発明のプロ
トコルを含むモード制御状態マシンとを含むフラッシュ
EEPROMのブロック図である。

図９は、図８のシステム内のページバッファビットラ
ッチの論理回路図である。

図10は、本発明によるプログラム動作の流れ図であ
る。

図11A及び11Bは、本発明によるページロードサイクル
の終わりを信号するのに使用される代替アドレスパター
ンを示す図である。

詳細な説明 以下に、図１乃至11A及び11Bを参照して本発明の好ま
しい実施例を説明する。図１及び図３乃至図６は、本発
明のパターン一致論理回路に基づいてプログラムロード
サイクルを終了させるプロトコルを実現するメモリデバ
イスの基本アーキテクチャ及び関連したタイミング図を
示し、図２は、従来技術のタイミングシーケンスを示
す。図７乃至11A及び11Bは、本発明のプロトコル、デバ
イスにおけるページバッファビットラッチの動作のため
のフローチャート、及びページロードサイクルの終わり
を信号として送るために用いられる他のアドレスパター
ンのタイミング図を含むページプログラムフラッシュEE
PROMを示している。

図１は、本発明によるロードサイクルを終了させるた
めの論理回路を含む集積回路のための基本浮遊ゲートメ
モリデバイスを示すブロック図である。図１は、集積回
路上に形成された浮遊ゲートメモリデバイスの基本構成
要素を簡易化して示す図である。これは、本発明の新規
なパターン一致論理回路、及びプログラムロードサイク
ルの終わりを決定するプロトコル論理で補足されている
市販のフラッシュEPROMまたはEEPROMデバイスの構成要
素を表していることを意味している。

従って、デバイスは浮遊ゲートメモリアレイ10を含ん
でいる。アレイに接続されているのは、Ｘデコーダ11、
Ｙデコーダ12、及びＹパスゲート13である。プログラム
／消去電圧源14がアレイに接続されていて、プログラム
または消去されるワードラインのためにライン15に電圧
を供給し、プログラムまたは消去されるアレイ内のセル
のソース端子のためにライン16に電圧を供給し、そして
アレイ内のプログラムまたは消去されるセルに接続され
ているビットラインのためにライン17に電圧を供給す
る。モード制御論理回路18及び状態マシン19は、ライン
40によってプログラム／消去電圧源14、その他の場所に
接続されている。浮遊ゲートメモリの分野においては公
知のように、読み出し、消去、及びプログラム動作を制
御するために、モード制御論理回路18及び自動プログラ
ム機能を含む状態マシン19がチップ上に含まれている。
状態マシンは、デコーダのいろいろな動作を管理する制
御信号を生成する（全体を矢印20で示してある）。モー
ド制御論理回路は、チップ上の制御入力論理回路21が受
信した制御信号に応答する。制御入力は、例えば、入力
に矢印22によって表されているチップイネーブル（反転
CE）信号、出力イネーブル（反転OE）信号、及び書き込
み許可（反転WE）信号を含む。制御入力論理回路は、ラ
イン23を通して制御信号をモード制御論理回路18へ供給
する。アドレスは入力バス24からアドレスラッチ・バッ
ファ25へ供給される。アドレスラッチ・バッファ25の出
力におけるアドレスは、ライン26を通してＸデコーダ11
と、Ｙデコーダ12と、コマンドアドレス／データラッチ
27とに供給される。入力データ及び出力データは、矢印
28によって表されているI/OピンからデータI/O回路29へ
供給される。到来したデータはライン30を通してコマン
ドアドレス／データラッチ27と、プログラムデータバッ
ファ31とに供給される。センス増幅器33からの出力デー
タはライン32を通して受信される。センス増幅器33はラ
イン34を通してＹパスゲート13に接続されていて、読み
出されたデータを受信する。

コマンドアドレス／データラッチ27は、コマンドアド
レス／データデコーダ35に接続されている。コマンドア
ドレス／データデコーダ35は、遂行すべき若干の機能を
指示している到来アドレス及びデータストリーム内のパ
ターンをデコードする。デコーダの出力は、ライン36を
通して、いろいろな動作を管理するモード制御論理回路
18に供給される。

本発明によれば、動作の１つは、自動プログラム検査
の動作を遂行しながら、データのブロックをプログラム
データバッファ31内に自動的にロードし、記憶させるこ
とである。

本発明によれば、パターン一致論理回路37が、アドレ
スラッチ・バッファ25とデータI/O回路29とに接続さ
れ、自動プログラム動作のプログラムロードサイクル中
に、到来したアドレス及びデータセグメントが予め指定
されたパターン（連続するマッチングアドレス、連続す
るマッチングアドレス／データセグメントの組合せ、ま
たは浮遊ゲートメモリアレイ10をプログラムするのに使
用されるアドレス空間外の予め指定されたコマンドアド
レスとマッチングアドレスのような）と一致した時点を
指示する。

パターン一致論理回路37の出力は、ライン38を通して
モード制御論理回路18へ供給され、プログラムロードサ
イクルの終わりの信号を発する。プログラムロードサイ
クルが終わると状態マシンは自動プロセスを開始し、プ
ログラムデータバッファ31からライン39を通してデータ
を浮遊ゲートメモリアレイ内へ記憶させ、そのプログラ
ミング動作を自動的に検査する。

図２は、プログラムロードサイクルの終わりを決定す
るための従来技術のプロトコルタイミングを示してい
る。従来の技術によれば、チップイネーブル信号及び書
き込み許可信号が高から低へ移行すると（50で示す）、
プログラムロードサイクルが開始される。これらの信号
が高から低へ移行すると、16進5555のような入力アドレ
スがコマンドアドレス／データラッチ27内にラッチされ
る。これらの信号の次の高から低への移行時（51で示
す）に、16進2AAAのようなコマンドシーケンス内の第２
のアドレスがロードされる。点52においては16進5555の
ようなコマンドシーケンス内の第３のアドレスがロード
される。このシーケンスの後に、モード制御論理回路18
によって自動プログラムサイクルが開始される。プログ
ラムデータバッファ31内に記憶させるデータのページ内
のアドレスが128である場合には、A0、A1、・・・、A12
7のような新しいアドレスが、チップイネーブル信号ま
たは書き込み許可信号の連続する各立ち下がり縁に受信
される。

特定の立ち下がり縁に続く各立ち上がり縁に、データ
セグメントD0、D1、・・・、D127のような先行アドレス
のデータセグメントがロードされる。従来の技術では、
プログラムデータバッファ31のための全てのデータセグ
メントがロードされた後に、パルス53のような少なくと
も１つの100マイクロ秒のパルスが制御信号の１つの中
に供給される。100マイクロ秒のパルスの後に、矢印54
で示してあるように、出力イネーブル信号（反転OE）に
よって、記憶されたデータのためのプログラムプロセス
が開始される。発明の背景において説明したように、こ
のプロトコルはどのプログラムサイクルに関しても、ペ
ージ内のデータの全てのセグメントをロードしなければ
ならないという欠点と、プログラムプロセスを開始させ
るためには100マイクロ秒のパルスを必要とするという
欠点とを有している。

図３は、本発明によるプロトコルタイミングを示して
いる。前述したように、縁60、61、及び62のような制御
信号の最初の３つの立ち下がり縁で、あるコマンドに対
応するアドレスシーケンスがラッチされる。コマンドシ
ーケンスが自動プログラムサイクルを指示した後にプロ
グラムロード動作が実行され、制御信号の順次の立ち下
がり縁でアドレスA0、A1、・・・、Axがロードされる。
制御信号の順次の立ち上がり縁で、対応するデータセグ
メントD0、D1、・・・、Dxがロードされる。

本発明によれば、アドレス及び／またはデータの予め
指定されたパターンが検出されると、矢印63によって示
されているようにプログラムプロセスが開始される。こ
の実施例では、自動プログラムプロセスを始動させる前
に状態マシンを同期させるために、縁66で終わる300ナ
ノ秒のパルスが必要である。例えば、図３に示すよう
に、このパターンはアドレスストリーム内に、領域64内
に示してあるAxに続くAxのように、同一の２つの連続す
るアドレスを含んでいる。また、自動プログラムプロセ
スのプログラムロードセグメントの終わりを指示するた
めに、シーケンス65に示すように、対応するアドレスの
ために同一の連続するデータを必要とし得る。

このプロセスは、シーケンス内のアドレスまたはデー
タが移行する時に、自動プログラムプロセスのプログラ
ムロードセグメントの終わりを明示的に指示することが
できる。ロードされるデータのブロックの長さは、１バ
イトからページバッファの全サイズまで任意であること
ができる。

代替シーケンスは、ストリーム内にマッチングデータ
を必要とせずに、単にマッチングアドレスだけを含む。
代替として、プログラムロードプロセス中にアドレスス
トリーム内に予め指定されたコマンドアドレスが発生し
たことを識別し、ストリームの終わりを指示することが
できる。このコマンドアドレスは、プログラムロードプ
ロセスに使用されるアドレス空間外に置かれるべきであ
る。

図11A及び11Bは、ページロードプロセスの終わりを検
出するための代替パターンを示している。データを記憶
させる位置は、メモリデバイスのためのアドレスフィー
ルド内のアドレスによって識別される。アドレスは、ペ
ージアドレスセグメント及びページバッファアドレスセ
グメントを有している。図11Aでは、ページバッファ
（または、ビットラッチ）アドレスセグメントはトレー
ス70によって表され、一方ページアドレスはトレース71
によって表されている。図３に示すように、チップイネ
ーブル、書き込み許可、及び出力イネーブルを含む制御
信号は、同図に示してあるようにスイッチされる。適切
な場合には、図３に使用されている参照番号を図11Aに
も使用している。

本発明のこの特徴に従ってロードサイクルシーケンス
を開始させるために、上述したように縁60、61、及び62
でコマンドシーケンスがラッチされる。ビットラッチア
ドレスを記憶する低位アドレスフィールドは、指示され
たコマンドコードの一部を含むであろう。高位アドレス
フィールドはコマンドコードのバランス（図示してな
い）を含むであろう。図３に示すように、ロードプロセ
スを開始させるアドレスコマンドコードは、図11Aに16
進の55、AA、及び55で示されている８ビットアドレスで
はなく、実際には、15ビットアドレス（A0乃至A14）で
ある。コマンドシーケンスのこれら２つの高位フィール
ドは、特定の実施に依存して、トレース71に沿って示さ
れているページアドレスフィールド内に含めることも、
またはビットラッチアドレスとページアドレスとの中間
のフィールド内に含めることもできる。

図11Aに示すパターンによれば、コマンドシーケンス5
5、AA、55に応答してロードプロセスを開始した後の間
隔71の間に、ページアドレスフィールドにダミーロード
アドレス72が供給される。このダミーロードアドレス
は、シーケンスの第４サイクル中に第１のビットラッチ
アドレスA0と共にラッチされる。このロードアドレス
は、バイトのシーケンス及びビットラッチアドレスがロ
ードされている間は一定に保持され、記憶されるブロッ
クを限定する。図11Aにはデータ値は示されていない。
しかしながら、これらは図３に示すようなタイミングが
とられている。ロードシーケンスの終わりを指示するた
めに、図11Aに示すように、シーケンス内の最後のアド
レスAxの前に、トレース71上のページアドレスがダミー
ロードアドレス72からメモリのアドレスフィールド内の
実際のページアドレス73に変化する。コマンド論理回路
はダミーロードアドレスからページアドレスへのこの移
行を検出し、矢印74で示すようにプログラムプロセスを
開始する。図３のパターンの場合のように、チップイネ
ーブル信号内の移行66によって終わる300ナノ秒パルス
を使用して、状態マシンを同期させてプログラミングプ
ロセスを開始させる。

図11Aのパターンは、それが、図３に示すようにアド
レス及び／またはデータを繰り返す特別なダミーサイク
ルを必要としないという長所を有している。

図11Bは、ロードサイクルの終わりを指示すうため
に、受信されるアドレスのページアドレスセグメントを
使用する別の代替パターンを示している。この代替によ
れば、自動プログラムを指示するコマンドシーケンスの
検出の後に、ロードされるデータのための実際のページ
アドレスは、フィールド75に示すようにラッチされる。
実際のページアドレスはビットラッチアドレスA0と共
に、シーケンスの４つのサイクルの間ラッチされる。ア
ドレスAxを有するシーケンス内の最後のバイトがロード
されると、ページアドレスが、メモリのアドレスフィー
ルド外のダミースタートプログラムアドレス76に変化す
る。コマンド論理回路はこのダミースタートプログラム
アドレスを検出し、矢印77で示してあるようにプログラ
ムプロセスを開始する。この場合も、回路の同期を確実
にするために、チップイネーブル信号に300ナノ秒のパ
ルスが必要であるかもしれない。

図４、５、及び６を参照して、到来するアドレス及び
データストリームのためのパターン一致論理回路及びタ
イミング図を説明する。図４及び５の論理回路は、ここ
ではアドレス入力バッファに適用されるものである。デ
ータのマッチングが要求される時には、データ入力バッ
ファと同一の回路を使用することができるが、それに関
しての繰り返し説明は省略する。図４に示すように、ア
ドレス入力のパッド400がチップ上に含まれている。パ
ッド400上の信号は、アドレスバッファ401へ印加され
る。アドレスバッファの出力は、ライン402上のアドレ
スビットＡ（ｉ）である。パッド400は、信号CLK Ｍに
よって制御されているパスゲート403にも接続されてい
る。パスゲート403の出力は、インバータ404及び405で
構成されているラッチに供給される。ラッチの出力は、
CLK Ｓによって制御されているパスゲート406を通して
供給される。パスゲート406の出力は、インバータ407及
び408からなるラッチに供給される。インバータ407及び
408で構成されているラッチ内のデータは、インバータ4
09を通して排他的NORゲート410に供給される。インバー
タ404及び405で構成されているラッチ内のデータも、イ
ンバータ411を通して排他的NORゲート410に供給されて
いる。排他的NORゲート410の出力は、パッド400上に供
給されたビットのアドレス一致を表し、ライン412上に
信号ADMTCH（ｉ）として現れる。

全てのアドレス一致信号ADMTCH ０乃至Ｎ−１（Ｎは
アドレスビットの数）は図５に示す回路に供給される。
例えば、ビット０及び１のための一致信号はNANDゲート
415に供給され、ビット２及び３のための一致信号はNAN
Dゲート416に供給される。ビット４及び５のための一致
信号はNANDゲート417に供給される。ビット６及び７の
ための一致信号はNANDゲート418に供給され、以下同様
にしてビットＮ−２及びＮ−１のための一致信号がNAND
ゲート419に供給される。NANDゲート415乃至419の出力
は多入力NORゲート420に供給される。NORゲートの出力
は、NANDゲート421に供給され、NANDゲート421の第２の
入力にはライン424上の比較クロック信号CMPが供給され
ている。NANDゲート421の出力はインバータ423を通して
ライン424上に一致信号として供給され、この一致信号
は順次一致アドレスを検出したことを指示するために、
モード制御論理回路に供給される。

図６に制御信号CLK Ｍ、CLK Ｓ、及びCMPのタイミ
ングを、チップイネーブル制御信号（反転CE）を参照し
て示してある。即ち、CLK Ｍ信号は、チップイネーブ
ル信号の立ち下がり縁にパルスを含んでいる。信号CLKS
は、チップイネーブル信号の立ち上がり縁にパルスを含
んでいる。制御信号CM Ｐは、チップイネーブル信号の
立ち下がり縁の後で、立ち上がり縁の前に供給され、コ
マンドシーケンスの検出後に始まる自動プログラム動作
を開始させるためのパルスである。信号CMPは最初のア
ドレス及びデータローディングサイクル中に不能化され
る。従って、チップイネーブル信号のサイクル450のよ
うな任意のサイクル中にCLK Ｍ信号パルス451に応答し
て、シーケンスの現アドレスがパスゲート403を通し
て、インバータ404及び405からなるラッチ内にラッチさ
れる。立ち下がり縁と立ち上がり縁との間にCMPパルス4
52が供給され、先行アドレスと、今ラッチされたばかり
の現アドレスとの間でアドレスマッチング信号の比較が
行われる。チップイネーブル信号の立ち上がり縁にCLK
Ｓパルス453に応答して現アドレスは、パスゲート406
を通ってインバータ407及び408からなるラッチ内へ移動
する。次の立ち下がり縁に、CLK Ｍパルス454が供給さ
れる。これにより、現アドレスは、インバータ404及び4
05からなるラッチ内に記憶され、一方ストリーム内の先
行アドレスは、インバータ407及び408かなるラッチ内に
記憶される。現及び先行アドレスは、CMP信号パルス455
に応答して比較される。

図４及び５の論理回路はアドレス信号に関して示され
ているが、もし検出すべきパターンがストリーム内にマ
ッチングデータセグメントを含んでいれば、同じ論理回
路をデータ信号に関しても使用することができる。

この論理回路は、当分野においては公知のように、ア
ドレス及びデータストリーム内の、特定の実施の要望に
合わせたいろいろなデータのパターンを検出するように
適合させることができる。更にインバータ407及び408か
らなるラッチはコマンドアドレスのビット（上述したよ
うにプログラムロード動作に使用されるアドレス空間外
に置かれ、到来するデータストリームとマッチングされ
る）を保持する不揮発性記憶要素によって置換すること
が可能である。

図７は、本発明によるセグメント化可能なフラッシュ
EEPROMアレイのアーキテクチャを示しており、フラッシ
ュEEPROMセルの２つの列が１本の金属ビットラインを共
用するようになっている。図７は、アレイの４対の列を
示しており、各対の列はドレイン・ソース・ドレイン形
態のフラッシュEEPROMセルを含んでいる。

例えば、第１の列の対120は、第１のドレイン拡散ラ
イン121、ソース拡散ライン122、及び第２のドレイン拡
散ライン123を含んでいる。ワードラインWL0乃至WL63は
各々、複数の列の対の第１の列内のセルと、複数の列の
対の第２の列内のセルの浮遊ゲートに重ね合わされてい
る。図示してあるように、列の第１の対120は、セル12
4、セル125、セル126、及びセル127を含む１つの列を含
んでいる。図示されていないセルが、ワードラインWL2
乃至WL61に接続されている。列の第２の対は、セル12
8、セル129、セル130、及びセル131を含んでいる。アレ
イの同一の列に沿って、列の第２の対135が示されてい
る。第２の対135は、それが鏡像として配置されている
ことを除いて、列の対120と同一のアーキテクチャを有
している。

図示のように、例えば、セル125におけるように列の
第１の対におけるトランジスタは、ドレイン拡散ライン
121内にドレインを、及びソース拡散ライン122内にソー
スを含んでいる。浮遊ゲートが、第１のドレイン拡散ラ
イン121とソース拡散ライン122との間のチャンネル領域
を覆っており、またワードラインWL1がセルの125の浮遊
ゲートを覆っていて、フラッシュEEPROMセルを構成して
いる。

列対120及び列対135は、アレイ仮想接地拡散136（ARV
SS）を共用する。即ち、列対120のソース拡散ライン122
は接地拡散136に接続されている。同様に、列対135のソ
ース拡散ライン137も接地拡散136に接続されている。

前述したように、セルの列の各対120は、１本の金属
ラインを共用する。そのために、ブロック右選択トラン
ジスタ138及びブロック左選択トランジスタ139が含まれ
ている。トランジスタ139は、ドレイン拡散ライン121内
のドレインと、金属接点140に接続されているソース
と、ライン141上の制御信号BLTR1が印加されるゲートと
を含んでいる。同様に、右選択トランジスタ138は、ド
レイン拡散ライン123内のソースと、金属接点140に接続
されているドレインと、ライン142上の制御信号BLTR0が
印加されるゲートとを含んでいる。従って、トランジス
タ138及び139を含む選択回路は、第１のドレイン拡散ラ
イン121及び第２のドレイン拡散ライン123を、金属接点
140を通して金属ライン143（MTBL0）に選択的に接続す
るようになっている。図示のように、列対135は、左選
択トランジスタ144及び右選択トランジスタ145を含み、
これらのトランジスタは同じように金属接点146に接続
されている。接点146は、列対120に接続されている接点
140と同じように、同一の金属ライン143に接続されてい
る。この金属ラインは、付加的な選択回路を有する２つ
より多くのセル列によって共用することができる。

図７に示すアーキテクチャは、セルの２つの列を形成
しているドレイン・ソース・ドレインユニットを基礎と
しており、このユニットは隣接するセルの列からの漏洩
電流を防ぐために、隣接するドレイン・ソース・ドレイ
ンユニットから絶縁されている。このアーキテクチャ
は、漏洩電流についてセンシング回路に適切な許容差を
持たせるか、または選択されていないセルからの電流漏
洩に対する他の制御を用いて、２つより多い列のユニッ
トに拡張することができる。即ち、例えば、任意の絶縁
された領域内に４番目及び５番目の拡散ラインを追加
し、セルの４つの列を構成するドレイン・ソース・ドレ
イン・ソース・ドレイン構造を形成することができる。

列対は、Ｍワードライン及び2N列からなるフラッシュ
EEPROMセルのアレイを構成するように水平及び垂直に配
列される。このアレイは、上述したように、各々が選択
回路を通してフラッシュEEPROMセルの列の対に接続され
るＮ本の金属ビットラインだけを必要とする。

図には２本の金属ビットライン143及び152（MTBL0−M
TBL1）に接続された４つの列対120、135、150、及び151
だけが示されているが、大規模フラッシュEEPROMメモリ
アレイを構成するため必要に応じてこのアレイを水平及
び垂直に繰り返すことができる。例えば、アレイのセグ
メントを形成するには、ワードラインを共用する列対12
0及び150が水平方向に繰り返される。セグメントは垂直
方向に繰り返される。共用ワードラインドライバ（以下
に説明される）に接続されているそれぞれのワードライ
ンを有するセグメントのグループ（例えば、８セグメン
ト）を、アレイのセクタと考えることができる。

仮想接地の形態、レイアウトが要求するピッチが小さ
いことによって、また異なるセグメント内の複数の行の
間でワードラインドライバを共用する能力によって、ア
レイのレイアウトはコンパクトである。例えば、ワード
ラインWL63'は、ワードラインWL63とワードラインドラ
イバを共用することができる。好ましいシステムでは、
８本のワードラインが単一のワードラインドライバを共
用している。従ってセルの８行の各セット毎に、１ワー
ドラインドライバ分のピッチを必要とするだけである。
左及び右選択トランジスタ（セグメント120の場合には1
39、138）が遂行する付加的なデコーディングにより、
共用ワードライン構成が可能になるのである。共用ワー
ドライン構成は、セクタ消去動作中に８行のセルの全て
が同一ワードライン電圧を受けるために、消去すること
を望んでいないセル内にワードライン妨害が発生すると
いう欠点がある。もしそれが所与のアレイにとって問題
であれば、共用ワードラインドライバに接続されている
セルの全ての行を含むセグメントについて、全てのセク
タ消去動作がデコードするようにすれば、この妨害問題
を排除することができる。単一のドライバを共用する８
本のワードラインの場合には、最低８セグメントのセク
タ消去が望ましいかも知れない。

図８は、本発明の若干の特色を示しているページモー
ドプログラミング機能を含むフラッシュEEPROMアレイの
概要ブロック線図である。図８に示すフラッシュEEPROM
メモリモジュールは、セクタ170−１、170−２、170−
３、170−Ｎを含み、各セクタは８つのセグメント（例
えば、SEG ０−SEG ７）を含んでいる。複数セットの
共用ワードラインドライバ171−１、171−２、171−
３、171−Ｎが、それぞれのセクタ内の８つのセグメン
トの共用ワードラインを駆動するのに使用されている。
共用ワードラインドライバ171−１について示してある
ように、セクタ170−１には64個の共用ドライバが存在
している。64個の各ドライバは、ライン172上に出力を
供給する。これらの各出力は、８セット64本のラインに
分割して概要図示してあるように、セクタ170−１のそ
れぞれのセグメント内の８本のワードラインを駆動する
ために使用される。

アレイには複数のブロック選択ドライバ、173−１、1
73−２、173−３、173−Ｎも接続されている。セグメン
トが図７に示すように実現されている場合には、64本の
ワードラインの各セットに供給されるBLTR1及びBLTR0ブ
ロック選択信号対が存在する。

更に、フラッシュEEPROMアレイ内にはＮ本のグローバ
ルビットラインが存在している。データイン回路・セン
スアンプ191に関して、アレイ内のフラッシュEEPROMセ
ルの2N列にアクセスできるように、Ｎ本のグローバルビ
ットラインが使用されている。列選択デコーダ175が、
各Ｎ本のビットライン毎に少なくとも１ビットラッチを
含むページプログラムビットラッチ／検査ブロック190
に接続されている。また列選択デコーダ175は、データ
イン回路・センスアンプ191にも接続されている。デー
タバスライン192は16ビット幅であり、データイン回路
・センスアンプ191に入力データを供給する。データバ
スライン192は、16ビットの出力データをも供給する。
これらの回路は、一緒になって、フラッシュEEPROMアレ
イと共に使用されるデータイン及びデータアウト回路を
構成している。

Ｎ本のビットライン174が、列選択デコーダ175に接続
されている。好ましいシステムでは、Ｎ＝1024であり、
合計1024本のビットラインが存在している。ブロック選
択ドライバ173−１乃至173−Ｎが、ブロックデコーダ17
6に接続されている。共用ワードラインドライバ171−１
乃至171−Ｎが行デコーダ177に接続されている。列選択
デコーダ175、ブロックデコーダ176、及び行デコーダ17
7は、アドレスインライン178上のアドレス信号を受けて
いる。

列選択デコーダ175にはページプログラムビットラッ
チ／検査ブロック190が接続されている。ページプログ
ラムビットラッチ／検査ブロック190は、各Ｎ本のビッ
トライン毎に１つずつのＮ個のラッチを有するページバ
ッファを含んでいる。従ってデコーダのページは、幅が
Ｎビット幅であってセルの各行が２ページ幅、即ちペー
ジ０及びページ１であると考えることができる。任意の
行内のページは、上述した左及び右デコーディングを使
用して選択される。ページプログラムビットラッチ／検
査ブロック190は、Ｎ個のビットラッチと、アレイ内の
セルの選択された行にプログラムされるデータのＮビッ
ト幅ページ内に記憶されているデータのためのプログラ
ム検査回路を含んでいる。この回路の例に関しては後述
する。

図に概念的に示してあるように、ワードラインドライ
バ171−１乃至171−Ｎ及びビットラインによってフラッ
シュEEPROMアレイを読み出しモード、プログラムモー
ド、及び消去モードにするために、参照電位を供給する
選択可能な電圧源179が使用されている。

アレイ内の仮想接地ラインは、アレイ内の仮想接地端
子に種々のモードのための電位を供給する仮想接地ドラ
イバ181に接続されている。またｐウェル及びｎウェル
参照電圧源199が、アレイのそれぞれのウェルに接続さ
れている。

図８に示すように、アレイ内の512（64×８）行に対
して、ワードラインドライバ171−１のような64個のワ
ードラインドライバが使用されている。ブロック選択ド
ライバ（例えば、173−１）によって遂行される付加的
なデコーディングにより、共用ワードラインレイアウト
が可能になっている。

好ましい実施例におけるセルは、センスしたとき、消
去されたセルが非導通であるように、浮遊ゲートを帯電
させる（電子が浮遊ゲートに入る）セクタ消去動作のた
めに構成されている。また、このアーキテクチャは、浮
遊ゲートを放電させて（電子を浮遊ゲートから去らせ
る）ページプログラムするように構成されており、セン
スしたセルが導通していればそのセルはプログラムされ
ているのである。

また図８には、読み出し、プログラミング、及び消去
に関してデバイスの動作を制御するモード制御状態マシ
ン185が示されている。図１に関して説明したようなモ
ード制御状態マシンへの入力は、ライン186上のパター
ン一致信号を含んでいる。またライン189上の信号は、
上述したコマンドアドレス／データデコーダから供給さ
れる。これにより、ライン186上のパターン一致信号に
応答して、自動プログラム動作中にページプログラムビ
ットラッチ／検査回路を使用してプログラムロードサイ
クルの終わりを検出する。互換性を得るために、ライン
187で示してあるように、100マイクロ秒のチップイネー
ブルパターンを指示することもできる。しかしながら、
これは、特定の実施については必ずしも必要ではない。

プログラミング動作のための動作電圧は、低（データ
＝０）しきい値状態にプログラムすべきセルのドレイン
が正の6Vであり、ゲートが負の8Vであり、そしてソース
端子が0Vであるかまたは浮かせる。基板またはセルのＰ
ウェルは接地する。これにより、浮遊ゲートを放電させ
るためのファウラ・ノルトハイムトンネリングメガニズ
ムが得られる。

消去動作は、ソースに負の8V、ゲートに正の12Vを印
加し、ドレインを浮かせたままにすることによって実行
される。Ｐウェルは負の8Vにバイアスされる。これによ
り、浮遊ゲートを放電させるためのファウラ・ノルトハ
イムトンネリングメカニズムが得られる。読み出し電位
は、ドレインが1.2V、ゲートが5V、そしてソースが0Vで
ある。

これは、ワードラインデコーディングを使用してセク
タ消去を行う能力を設定し、消去すべきセルを選択す
る。セグメント内の選択されていないセルに対する消去
妨害条件は、−8Vをドレインに、0Vをゲートに、そして
−8Vをソースに生じさせる。これは、セル内の電荷に重
大な妨害を与えることなくこれらの電位に耐えるべきセ
ルの許容差内に充分に入るものである。

同様に、同一セグメント内の同一ビットラインを共用
するセルに対するプログラム妨害条件は、ドレインが6V
であり、ゲートが0V（または、オプションとして1V）で
あり、そしてソースが0Vであるかまたは浮かせる。この
条件ではドレインドライブするゲートは存在せず、セル
を重大に妨害することはない。

同一のワードラインを共用するが、同一のビットライ
ンは共用しないセル、または高状態に留まらせるアドレ
スされたセルの場合には、妨害条件は、ドレインが0Vで
あり、ゲートが−8Vであり、そしてソースに0Vであるか
または浮かせる。この場合も、この条件は、選択されて
いないセルの電荷に重大な劣化をもたらすことはない。

代替として、浮遊ゲートを帯電させるために、ゲート
及びドレインに高い正電圧を印加し、ソースに低電圧を
印加することによって熱い電子（ホットエレクトロン）
注入を使用することができる。

図８のページプログラムビットラッチ／検査ブロック
190は、検査に合格したページバッファ内のデータをビ
ット毎にリセットするプログラム検査回路を含んでい
る。

図９は、２本のビットラインMTBL0 143及びMTBL1 1
52のためのブロック190のページプログラム・自動検査
回路の一部の回路図である。図９の金属ライン143（MTB
L0）は、図７の金属ライン143（MTBL0）に対応する。金
属ライン152（MTBL1）は、図７の金属ライン152（MTBL
1）に対応する。図９のアレイ仮想接地136（ARVSS）
は、図７のアレイ仮想接地136（ARVSS）に対応してい
る。ライン501上の信号PW1は、トランジスタ502、504、
506、及び508のｐウェルに接続されている。アレイ内の
各ビットライン対は、それに接続されているものは同一
の構造を有している。

図９において、トランジスタ502のドレイン及びトラ
ンジスタ504のドレインは、金属ライン143（MTBL0）に
接続されている。トランジスタ506のドレイン及びトラ
ンジスタ508のドレインは、金属ライン152（MTBL1）に
接続されている。トランジスタ504のソース及びトラン
ジスタ506のソースは、アレイ仮想接地136（ARVSS）に
接続されている。ライン570上の信号DMWLXが、トランジ
スタ504のゲート及びトランジスタ506のゲートに印加さ
れる。ライン570上の信号DMWLXがアクティブである場合
には、アレイ仮想接地136（ARVSS）はそれぞれトランジ
スタ504及びトランジスタ506を介して、金属ライン143
（MTBL0）及び金属ライン152（MTBL1）に接続される。

データI/Oライン574がトランジスタ502のソースに接
続されている。データI/Oライン576がトランジスタ508
のソースに接続されている。ライン572上の信号BLISOB
が、トランジスタ502のゲート及びトランジスタ508のゲ
ートに印加される。信号BLISOBが高である場合には、金
属ライン143がトランジスタ502を介してデータI/Oライ
ン574に接続され、金属ライン152がトランジスタ508を
介してデータI/Oライン576に接続される。

データI/Oライン574は、トランジスタ542のドレイン
に接続されている。トランジスタ542のソースは接地さ
れ、トランジスタ542のゲートにはライン588上の信号DM
WLが印加される。データI/Oライン574は、信号DMWLが高
にあると引下げられる（プルダウンされる）。

データI/Oライン574は、列選択トランジスタ544のド
レインにも接続されている。トランジスタ544のソース
はノード551に接続されている。トランジスタ544のゲー
トには、ライン590上の信号Y0が印加される。

バッファ550内のデータは、パスゲート552のソースに
印加される。パスゲート552は、ライン592上の信号DINL
によって制御される。

センスアンプ554もノード551に接続されている。セン
スアンプ554はライン594上の信号SAEBによって制御され
る。センスアンプ554の出力はパスゲート556のドレイン
に接続されている。パスゲート556のソースはラッチ回
路557に接続されている。パスゲート556は、ライン596
上の信号SARDによって制御される。

ラッチ回路は、インバータ558及び560を含んでいる。
インバータ558の入力はパスゲート556のソースに接続さ
れている。インバータ558の出力はインバータ560の入力
に接続され、インバータ560の出力はパスゲート556のソ
ースに接続されている。ラッチ回路557の出力は、NORゲ
ート562の第１の入力にも接続されている。NORゲート56
2の第２の入力は、ライン598上の信号RESLATBである。N
ORゲート562の出力はトランジスタ564のゲートに接続さ
れている。トランジスタ564のドレインはノード551に接
続され、ソースは接地されている。

トランジスタ508を通してビットライン152に接続され
るデータI/Oライン576も、同じように接続されている。
即ち、ライン576はトランジスタ548のドレインに接続さ
れている。トランジスタ548のソースは接地され、ゲー
トにはライン588上の信号DMWLが印加されている。トラ
ンジスタ546のドレインもデータI/Oライン576に接続さ
れている。信号Y0がトランジスタ546のゲートに印加さ
れる。簡易化の目的で、ノードDATA １ 591に接続さ
れているデータインバッファ550、センスアンプ554、ラ
ッチ回路557の対応するセット、及び付属回路は図示し
てない。動作中、データインバッファ550、パスゲート5
52、センスアンプ554、パスゲート556、ラッチ回路55
7、NORゲート562、及びトランジスタ564が同じように構
成され、ノードDATA １ 591に接続される。

各データI/Oライン574、576は、それに接続されてい
るビットラッチ／検査論理回路を有している。このビッ
トラッチ／検査論理回路は、データI/Oライン574の場合
にはNANDゲート524及びインバータ526を備え、データI/
O 576の場合にはNANDゲート534及びインバータ536を備
えている。データI/Oライン574の場合、パスゲート522
のドレインはデータI/Oライン574に接続され、パスゲー
ト522のソースはNANDゲート524の第１の入力に接続され
ている。NANDゲート524の第２の入力には、ライン582上
の信号BLATENが印加されている。NANDゲート524の出力
はインバータ526の入力に接続されている。NANDゲート5
24及びインバータ526の入力電力は、ライン580上の信号
LATCHPWRから供給される。ライン578上の信号LATCHBが
パスゲート522のゲートに印加されている。インバータ5
26の出力はNANDゲート524の第１の入力と、トランジス
タ510のゲートと、トランジスタ530のゲートとに接続さ
れている。トランジスタ510のドレインは、ライン577上
の信号ABLRES1に接続されている。トランジスタ510のソ
ースは、接地されている。トランジスタ530のドレイン
は、ライン586上の信号DLPWRに接続されている。トラン
ジスタ530のソースはトランジスタ528のドレインに接続
されている。トランジスタ528のゲートにはライン584上
の信号DLCTLが印加され、トランジスタ528のソースはデ
ータI/Oライン574に接続されている。

ラッチ回路524及び526内にデータ＝１状態がラッチさ
れると、ライン577上の信号ABLRES1が引下げられる。論
理高レベルがトランジスタ510を導通させ、それによっ
てライン577上に論理低レベルが発生する。トランジス
タ510が導通するとライン577は接地され、信号ABLRES1
が論理低レベルにされる。トランジスタ514及び516はイ
ンバータを構成しており、これらはトランジスタ510及
び512と一緒になってNOR論理機能を遂行する。トランジ
スタ514はｐチャンネルトランジスタであって、ソース
はV_CCに接続され、ドレインはｎチャンネルトランジス
タ516のドレインに接続されている。ライン577はトラン
ジスタ514及び516のドレインに接続されている。ｎチャ
ンネルトランジスタ516のソースは接地され、トランジ
スタ514及び516のゲートにはライン599上の信号PGPVBが
印加される。インバータ518及び520が直列に接続されて
いる。ライン577がインバータ518の入力に接続されてい
る。インバータ518の出力はインバータ520の入力であ
り、インバータ520の出力はライン579上に信号ABLRESを
供給する。従って、ラッチ回路524及び526が論理高レベ
ルを記憶すると、信号ABLRESは論理低レベルになる。ト
ランジスタ514は、ライン577（トランジスタ510または
トランジスタ512の何れかを導通させることによって論
理低レベルに駆動することができる）を引上げる。

トランジスタ516の目的は、ライン599上にPGPVBが欠
落している時の状態を“高”にし、トランジスタ510、5
12・・・のゲートの全てを低にして、あたかもトランジ
スタ516が存在せず、ライン577上のABLRES1が浮いてい
るようにすることである。トランジスタ516は、この場
合にライン577を低に引下げるのを援助するために付加
されている。ページプログラムモード中のプログラム検
査期間であるアクティブモード中、ライン599上のPGPVB
がアクティブ“低”になってトランジスタ516はオフに
なり、トランジスタ514がライン577を引上げる。

信号LATCHB、LATCHPWR、BLATEN及びDLCTLによって制
御された回路の鏡像配列も、データI/Oライン576に接続
される。パスゲート532のドレインはデータI/Oライン57
6に接続されている。パスゲート523のゲートにはライン
578上の信号LATCHBが印加されている。パスゲート532の
ソースはNANDゲート534の第１の入力に接続されてい
る。NANDゲート534の第２の入力にはライン582上の信号
BLATENが印加されている。ライン580上の信号LATCHPWR
は、NANDゲート534及びインバータ536へ入力電力を供給
する。インバータ536の出力はNANDゲート534の第１の入
力と、トランジスタ512のゲートと、トランジスタ538の
ゲートとに接続されている。ライン586上の信号DLPWRは
トランジスタ538のドレインに印加されている。トラン
ジスタ538のソースはトランジスタ540のドレインに接続
されている。トランジスタ540のゲートにはライン584上
の信号DLCTLが印加され、トランジスタ540のソースはデ
ータI/Oライン576に接続されている。トランジスタ512
のソースは接地され、トランジスタ512のドレインはラ
イン577に接続されている。

動作中、図９のフラッシュEEPROMアレイのページプロ
グラム・自動検査回路は、直列段階でページプログラム
とプログラム検査とを遂行する。これらの段階は、
（１）データローディング段階、（２）データプログラ
ム段階、（３）アレイデータ読み出し段階、（４）ビッ
トラッチリセット段階、及び（５）再試行段階、として
一般化することができる。フラッシュEEPROMアレイのペ
ージプログラム・自動検査回路の動作を、データI/Oラ
イン574に関連して説明する。ページプログラム・自動
検査は、別のメモリセルに接続されているデータI/Oラ
イン576を使用して同様に遂行される。更に、ページプ
ログラム・自動検査回路は、フラッシュEEPROMアレイ内
のメモリセルのページをプログラムするのに必要な全て
のデータI/Oラインに関しても同じ回路を含んでいる。

データローディング段階では、ライン580上の信号LAT
CHPWR、ライン578上の信号LATCHB、及びライン582上の
信号BLATENは5Vで供給され、データラッチ回路524及び5
26を付勢して動作させる。ライン582上の信号BLATEN
は、ラッチ回路524及び526を可能化して入力を受信させ
る。ライン578上の信号LATCHBはパスゲート522に印加さ
れ、データI/Oライン574をNANDゲート524の第１の入力
に接続させる。ライン572上の信号BLISOB論理低レベル
にあり、トランジスタ502を不能化している。トランジ
スタ502が不能化されると、データI/Oライン574は金属
ライン143（MTBL0）から絶縁される。ライン584上の信
号DLCTLは論理低レベルにあってパスゲート528を不能化
する。信号DLPWRは論理高レベルにあって、ほぼ5VのV_CC
電圧を有している。ライン588上の信号DMWLは論理低で
あり、トランジスタ542がデータI/Oライン574を接地す
るのを防いでいる。ライン590上の信号Y0は論理高レベ
ルであり、トランジスタ544を可能化して導通させる。
信号Y0はデコードされた信号であり、データローディン
グ段階中にデータI/Oライン574が16個のデータインバッ
ファの対応する１つ（例えば、バッファ550）にアクセ
スできるようにする。ライン592上の信号DINLは論理高
であり、パスゲート552を可能化する。データインバッ
ファ550からの入力データは、パスゲート552を介してデ
ータI/Oライン574へ転送される。

入力データがデータI/Oライン574へ転送されてしまう
と、データインバッファ550からのデータはNANDゲート5
24の第１の入力へ転送される。もしデータインバッファ
550からのデータが論理高レベルであれば、NANDゲート5
24の第１の入力から受信されたこの論理高レベルは、論
理低出力を発生させる。NANDゲート524の論理低出力は
インバータ526に供給され、インバータ526は論理高出力
を発生する。NANDゲート524及びインバータ526はビット
ラッチ回路を構成しており、NANDゲート524の第１の入
力から受信されたデータをラッチする。インバータ526
の出力の論理高レベルはパスゲート530を可能化し、ラ
イン586上の信号DLPWRをパスゲート528へ転送させる。
しかしながら、データローディング段階中ライン584上
の信号DLCTLは論理低であり、パスゲート528が信号DLPW
RをデータI/Oライン574へ通じさせるのを不能にしてい
る。

その他の場合には、データインバッファ550からのデ
ータが論理低レベルであると、NANDゲート524の第１の
入力から受信されたこの論理低レベルは論理高出力を発
生させる。NANDゲート524の論理高出力はインバータ526
の入力へ供給され、その論理低出力がラッチ回路524及
び526内に記憶される。インバータ526の出力の論理低は
パスゲート530を不能化し、ライン586上の信号DLPWRが
パスゲート528を介してデータI/Oライン574へ通じない
ようにする。以上のように、NANDゲート524及びインバ
ータ526のビットラッチ回路は、データインバッファ550
から転送されたデータに対応する入力データの論理高レ
ベルまたは論理低レベルの何れかを記憶するようになっ
ている。

1024ビットの全ページまでのためのビットラッチは、
前述したプロトコルに基づいて16のビットセグメント内
にロードされ、ブロック内の最後の16ビットセグメント
が検出される。ロードされないビットラッチは０にセッ
トされる。データローディング段階の後に、データイン
バッファ550からの入力データがビットラッチ524及び52
6内にロードされてしまうと検査シーケンスが実行さ
れ、それにデータ書き込み段階が後続する。予備書き込
み検査ループ（以下に説明するシーケンスによる）は、
ユーザがそのページに同一データを２回プログラムした
場合のように、過プログラミングによってセルが不足す
るのを防ぐ。データの書き込みは、ラッチ回路524及び5
26内に論理高が記憶されると行われる。データ書き込み
段階中にデータインバッファ550から論理高レベル（デ
ータ＝１）状態を受信すると、論理高レベルがフラッシ
ュEEPROMアレイのあるセルにプログラムされる。もし、
論理低レベル（データ＝０）がデータインバッファ550
から受信され、ラッチ回路524及び526内に記憶される
と、データ書き込み段階はフラッシュEEPROMのメモリセ
ルをプログラムしない。

好ましい例では、論理高レベル（データ＝１）はデー
タインバッファ550から転送され、ビットラッチ回路524
及び526内に記憶される。データ書き込み段階の実行中
は、ライン578上の信号LATCHBが不能化される。信号LAT
CHPWRは高電圧にセットされ、ラッチ回路524及び526に
電力を供給する。ライン582上の信号BLATENは高電圧レ
ベルにセットされ、ラッチ回路524及び526の出力を可能
化する。ライン572上の信号BLISOBは高電圧レベルにセ
ットされ、トランジスタ502を可能化する。トランジス
タ502は、データI/Oライン574を金属ライン143に接続す
る。ライン584上の信号DLCTLは高電圧レベルにセットさ
れ、パスゲート528を可能化する。ライン586上の信号DL
PWRは高電圧にセットする。ライン590上の信号Y0は論理
低レベルであり、トランジスタ544を不能化する。信号D
INLは論理低レベルであり、データインバッファ550から
の入力データをデータI/Oライン574から切り離す。信号
SAEBは論理低レベルであり、センスアンプ554を不能化
する。

データプログラム段階を遂行するために制御信号が適
切に初期化されると、ライン586上の信号DLPWRはデータ
I/Oライン574へ転送される。信号DLPWRは、フラッシュE
EPROMアレイ内のメモリセルをプログラムするためのプ
ログラミング電力を供給する。従って、もし、ラッチ回
路524及び526がデータ＝１状態をラッチすると、パスゲ
ート530が可能化されて信号DLPWRはパスゲート528を通
過できるようになる。ライン572上の信号BLISOBはトラ
ンジスタ502を可能化し、信号DLPWRを金属ライン143（M
TBL0）に接続する。

図７を参照する。ライン141上の可能化信号BLTR1、ま
たはライン142上のBLTROはセルの列を金属ライン143に
接続し、ワードライン上の特定のメモリセル125または1
29をプログラムするためのプログラミング電圧（−8Vに
変化する）を信号DLPWRから供給させる。例えば、もし
ライン141上のBLTR1が選択され、ワードラインWL1が選
択されれば、信号DLPWRからのプログラミング電圧がメ
モリセル125へ導かれる。

ラッチ回路524及び526からのデータがメモリセルにプ
ログラムされてしまうと、この回路は、データ書き込み
段階においてそのデータが適切にプログラムされたこと
を自動的に検査する準備が整う。これは、ビットラッチ
をリセットするのか否かを決定するために、以下の５段
階シーケンス（Ａ乃至Ｅ）を含んでいる。

段階 Ａ 「読み出し」。関連センスアンプを通して不揮発性ビ
ットから実データを読み出す（16個のセンスアンプの全
てが同時に付勢される。即ち16ビットが同時に読み出さ
れる）。検知結果は図９のラッチ557内に記憶される。
例えば、図９では、指定されたワードラインから選択さ
れたセルを検査するために、BLISOB（572）は高（オ
ン）であり、選択されたＹ（544、546及び他の14個のデ
バイス）はオンであり、センスアンプ（SA）554（及び
他の15個のSA）は付勢され、SARD（596）は高であって
センスされた結果がラッチ（557）へ通過できるように
し、そしてLATCHB（578）、DLCTL（584）は低電圧（オ
フ）であって、この「読み出し」段階中に524及び526か
らなるビットラッチが妨害されないようにしなければな
らない。選択されたセルのしきい値電圧は、データライ
ン574を介してセンスアンプ（554）によってセンスさ
れ、センスアンプ（554）がセンスするのに充分に長い
ある時間の後にラッチ557内に記憶される。もしプログ
ラミングの後に、セルのしきい値電圧（VT）が充分に低
ければ（そのセルが低VT状態にあることをセンスアンプ
554が告げることができる点まで）、インバータ560の出
力（または558の入力）は低レベルを反映し、SARD（59
6）がオフになり、そしてセンスアンプ（544）が不能化
される。この低レベルは、たとえシーケンス内の次の４
段階中に読み出しが発生したとしても、新しい位置を再
度読み出す必要を生ずるまでラッチ（557）内に記憶さ
れる。もしプログラミングの後に選択されたセルのVTが
未だ高いと読まれれば、インバータ560の出力が高レベ
ルにある、即ち論理高レベルがラッチ557内にラッチさ
れているのである。ラッチ557が高をラッチしていて
も、または低をラッチしていても、この段階中にはRESL
ATB（598）は「高」であるから、デバイス564はオフに
され、データ（564）は影響を受けないことに注目され
たい。

段階 Ｂ 「データライン放電」（選択された、及び選択解除さ
れたものを全て含む）。この段階の目的は、段階Ｄにお
いて説明する。データライン574を放電させる方法は、D
MWL（588）を高に付勢してトランジスタ542及び548を導
通させ、LATCHBを低にし、DLCTLを低にし、全てのセン
スアンプを不能化し、564、562をオフにすることによっ
ている。トランジスタ542はデータライン574に記憶され
ている電荷を放電させる。BLISOB（572）は低レベルに
あり、長い金属ビットライン（MTBL0）をデータライン
（574）から絶縁させているので、放電シーケンスを高
速に達成することが可能である。

段階 Ｃ 「データライン予備帯電」（関連ビットラッチに従っ
て選択的に）。この段階中、DMWLは低レベルにあり、BL
ISOBは未だに低レベルであって、同一ワードの選択され
た16本のデータライン及び他の選択解除されたデータラ
インを高電圧レベルに予備帯電させるべきか否かを、ビ
ットラッチ内に記憶されているデータによって決定す
る。例えば、図９において、この段階中LATCHB（578）
は未だにオフであり、DLCTL（584）は低から高へスイッ
チされ、データライン574は、もしインバータ526の出力
（530のゲート）を「高」レベルにラッチするのであれ
ば、デバイス530及び528を介してDLPWR（この場合に
は、V_CCレベルの電源）をデータライン（574）に接続す
ることによって高レベルに予備帯電される。そうでなけ
れば、DLPWRはデータライン574を高レベルに予備帯電さ
せることはできず、データライン574は段階Ｂによって
未だに低電圧レベルにあるべきである。

段階 Ｄ 「ビットラッチをリセットするのか否か？」。この段
階中、LATCHB（578）は低レベルから高レベルへスイッ
チされており、もしインバータ560の出力が（段階Ａに
よって）低であれば（ラッチされていれば）、トランジ
スタ564を導通させることによってビットラッチ（NAND
ゲート524及びインバータ526からなる）をリセットする
ために、RESLATB（598）は高から低へスイッチする。選
択されたセルは既に低VTであるから、次のプログラミン
グ（高電圧パルスシーケンス）に、低VTであるセルを再
度低VTにプログラムさせないように、ビットラッチの内
容はリセットすべきではない。ビットラッチが先行検査
ループ段階Ｄによってリセットされてしまうか、または
第１のプログラミングシーケンスの前においてさえリセ
ット状態であったという機会が存在する。これらの場
合、それ以後のビットラッチリセット段階は、前者の場
合にはビットラッチに何等の効果も与えず、また後者の
場合には選択されたセルが高VTであるのか否かはビット
ラッチに何等の影響も与えない。何故ならば、セルが高
VTであるなら、ビットラッチはリセットされず（トラン
ジスタ564は段階Ａ及びＤにおいてオフにされてい
る）、そしてビットラッチはリセット状態にあったから
である。もし、セルが低VTにあったのであれば、ビット
ラッチを再度リセットしてもビットラッチの内容に変化
はもたらされない。この実施では比較回路は必要ではな
い。

LATCHBはフラッシュEEPROM設計における全てのビット
ラッチに対するグローバル信号であり、522、532、・・
・のゲートが高レベルであると、全てのビットラッチが
関連データラインに接続されるようになる。これはイン
バータ526の出力のノードが、関連データライン（例え
ば、574）と電荷を共用するようになることを意味して
いる。適切なデータを（インバータ526に抗して）ビッ
トラッチ内にセットできるようにするために、インバー
タ526は駆動能力が弱いデバイスであるように設計され
ている。従って、LATCHB（578）が「高」である場合、
弱いインバータ（526）は電荷共用問題に悩まされ、ビ
ットラッチの完全性に不確実さがもたらされる。

段階Ｂ及びＣの目的は、段階Ｄに入る前に、即ちLATC
HB（578）が低から高へスイッチする前に、データライ
ンに適切な電圧レベルを配置し、たとえ回路が上述した
ように設計されていて、それらなしでも適切な動作を保
証できるとしても、何等かの「電荷共用問題」を回避す
ることである。段階Ｂ中に全てのデータラインは低レベ
ルまで放電され、次いで段階Ｃにおいて関連ビットラッ
チが高レベルを「記憶」しているデータラインのみが高
レベルに予備帯電される。従って、段階Ｂ及びＣは、こ
こでは設計の安全のために挿入されたオプショナルの段
階である。

段階 Ｅ 「全てのデータラインを再度放電」。この時点でプロ
グラム・検査活動は殆ど遂行される、しかし、プログラ
ミング・検査のために次のワードに移動する前（より正
確に言えば、新しいワードに変化して段階Ａから段階Ｄ
までを繰り返す）に、論理コントロールは残留電荷を全
てのデータラインから除去し、新しいワードへスイッチ
する。例えば、この段階中にLATCHB（578）は「低」レ
ベルにあり、RESLATB（598）は「高」レベルにあり、DM
WL（588）は「高」レベルにあり、そしてBLISOB（572）
は「高」レベルにある。

以上のように、図９のページプログラム・自動検査回
路は、プログラムされたメモリセルを自動的に検査する
独特な特色を提供している。ラッチ回路524及び526は、
データインバッファ550から受信した入力データを記憶
する。ラッチ回路524及び526内に記憶されたデータはAB
LRES1を制御し、もしプログラムする必要がある少なく
とも１つのセルが存在すれば、この信号を論理低レベル
にセットする。プログラム検査シーケンス中、全てのペ
ージメモリセルが検査されるまでは信号ABLRES1は論理
低レベルに留まり、その後、全てのラッチ（524及び52
6）は論理低レベルにリセットされ、信号ABLRES1は論理
高レベルにリセットされてメモリセルが適切にプログラ
ムされたことを指示する。プログラム検査シーケンスは
自動である。

自動検査シーケンス中、ライン599上の信号PGPVBは論
理低レベルになって電荷をライン577に供給する。ラッ
チ回路524及び526がリセットされると、トランジスタ51
0は不能化され、ライン577上の電荷は最早接地へ放電さ
れない。ライン577上の信号ABLRES1は、論理高レベルに
なる。この論理高レベルがインバータ518の入力に供給
され、その出力はインバータ520の入力に印加され、そ
してインバータ520はライン579上に論理高レベルの信号
ABLRESを出力する。ライン579上の信号ABLRESが論理高
レベルであることは、メモリセルのページがプログラム
検査に合格したことをこのページプログラム検査信号に
よって知らせているのである。

アレイ内のメモリセルのページにおける各メモリセル
は、トランジスタ510を付勢してライン577上の信号ABLR
ES1を論理低レベルにすることができる。従って、アレ
イ内のメモリセルのページ内のプログラム検査に不合格
のどのメモリセルも出力ABLRESを低レベルにすることが
できる。ライン579上のABLRESが論理低レベルであるこ
とは、アレイ内のメモリセルのページ内の少なくとも１
つのメモリセルが適切にプログラムされず、検査に不合
格であったことを信号する。以上のように、検査に不合
格のどのメモリセルもライン579上のABLRES信号を論理
低レベルにすることができる。全てのメモリセルが適切
にプログラムされ、検査に合格すると、ライン579上のA
BLRES信号は論理高レベルになる。

動作中、プログラムに成功しなかったメモリセルは、
信号ABLRESが論理高レベルになるまで再プログラムさ
れ、再検査される。もしページがプログラム検査に繰り
返し不合格であれば、プログラミングシーケンスのルー
ピングを防ぐために、再試行の回数は制限される。

図10は、図９のフラッシュEEPROM回路のプログラムの
流れを示す流れ図である。プロセスは、データをプログ
ラムすべきセクタ（例えば、セクタ170−１）を消去す
ることから開始される（ブロック700）。セクタを消去
した後に、消去検査動作が遂行される（ブロック70
1）。次に、入力アドレスに応答して、ページ数０また
は１、及びセグメント数１−８がホストプロセッサによ
ってセットされる（ブロック702）。

ページ数及びセグメント数をセットした後に、ページ
バッファに１バイトから全ページまでを含むブロックが
ロードされる（ブロック703）。ページバッファには特
定のプログラム動作に合わせてデータの全ページをロー
ドすることも、またはデータの単一のバイトをロードす
ることもできる。自動プログラムサイクルのロード部分
の終わりは、前述したパターン一致によって指示され
る。次に検査動作が実行され、ユーザが事前に消去して
いないか、または同一データを再プログラムしようとし
ている場合には、どのセルがプログラミングを必要とし
ているかを決定する（ブロック704）。ページバッファ
にローディングした後に、プログラムされるセグメント
にプログラム電位が印加される（ブロック705）。ペー
ジプログラム動作の後に、ページを検査する検査動作が
実行される。検査動作中にプログラムされたページが読
み出され、読み出された各対応データビットがセンスア
ンプデータラッチ内に記憶される（ブロック715）。

検査に合格したページビットはリセットされる（ブロ
ック722）。次にアルゴリズムは、全てのページビット
がそのページバッファ内でターンオフされたかどうかが
決定される（ブロック723）。もしそれらが全てオフで
なければ、アルゴリズムは再試行が最大回数行われたか
どうかを決定し（ブロック710）、もし、未だであれば
ブロック705へループして失敗したビットを再プログラ
ムするように再度ページをプログラムする。合格したビ
ットは、検査動作中にページバッファ内の対応ビットが
０にリセットされているので再プログラムされない。も
し、ブロック710において再試行が最大回数行われてい
れば、アルゴリズムは終了し（ブロック730）、動作が
不成功であったことが知らされる。

もし、ブロック723において全てのページビットがオ
フであれば、アルゴリズムはそのセクタが完了したかど
うか、即ち、セクタの両ページに書き込まれ、両方が完
了したかどうかを決定する（ブロック725）。これはCPU
が決定するパラメータである。もし、セクタが完了して
いなければ、アルゴリズムはブロック702へループし、
ページ数またはセグメント数の適切な一方を更新する。
もしブロック725においてセクタが完了していれば、ア
ルゴリズムは終了する（ブロック730）。

以上説明したように、メモリに印加されるアドレス及
び／またはデータ信号内の変化に応答してロードサイク
ルの終わりを検出する自動プログラム機能を有する新し
いフラッシュEEPROMアレイアーキテクチャが提供され
る。このアーキテクチャは、２つの隣接するローカルド
レインビットラインが１つの共通ソースビットラインを
共用するような、独特なセルレイアウトによって得られ
る極めて稠密なコアアレイを提供する。またこのレイア
ウトは、アレイ内の２列のセル毎に単一の金属ラインを
使用できるように最適化されている。更に、このレイア
ウトは、共用ワードラインによって更に縮小されている
ので、ワードラインドライバのピッチが出力アレイのサ
イズに影響を与えることはない。セクタ消去は本発明の
セグメント化可能なアーキテクチャを使用して実行する
ことができる。またページプログラム及び自動検査回路
は、メモリセルの効率的な、且つ正確なプログラミング
を提供する。以上のように、これらの技術を使用するこ
とによって高性能で、信頼できるフラッシュメモリアレ
イを達成することが可能である。

以上にフラッシュEEPROMアレイのｎチャンネル実施例
を説明した。当業者ならば、当分野において公知の技術
を使用してｐチャンネル等価回路を実現できることは明
白であろう。更に、上記アーキテクチャは、フラッシュ
EEPROMセルに関して設計されている。このアーキテクチ
ャの多くの面は、いろいろなメモリ回路アレイに適用す
ることができる。

結論として、本発明は、所与のページプログラミング
動作によって記憶されるデータのブロックの長さを任意
に限定することができ、また自動プログラミングサイク
ルのプログラムロードセグメントの終わりを指示するた
めの100マイクロ秒パルスを必要としないページプログ
ラムされるフラッシュEEPROMデバイスを提供する。本シ
ステムは、16メガビットまたはそれ以上のデータを浮遊
ゲートメモリ集積回路内に記憶する高密度集積回路メモ
リに特に適している。

本発明の好ましい実施例の以上の記述は、図示及び説
明の目的でなされたものである。この説明で充分である
とか、説明した正確な形状に本発明を限定するものであ
るとかを意図するものではない。明らかに、当業者なら
ば多くの変更及び変形を考案できるよう。本発明の範囲
は、請求の範囲によって限定されることを意図するもの
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワン レイ リン アメリカ合衆国 カリフォルニア州 94539 フリーモント ウィッチトウ ドライヴ 709 (72)発明者 チェン ヤオ ウー 台湾 タイペイ ホッピング イースト ロード レーン 118 セクター ２ エフ３−＃５ (72)発明者 フン チュン シウン 台湾 シン チュ ユニヴァーシティー ロード レーン 81 アーリー ３ エフ４−＃５ (72)発明者 ショーン フーチャ 台湾 シン チュ サイエンス ベース ド インダストリアル パーク ウォー ターフロント ロード ファースト ナ ンバー２−３エフ (56)参考文献 特開 平５−101684（ＪＰ，Ａ) 特開 平５−114287（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】集積回路メモリであって、 記憶要素のアレイと、 アドレスおよびデータを受信する入力を有し、上記アレ
   イに接続され、上記入力におけるアドレスおよびデータ
   に応答して、上記アレイ内のデータセグメントを読み出
   しおよび記憶する入力／出力回路と、 上記入力／出力回路において受信されたアドレスおよび
   データの少なくとも一方を含むパターンに応答して、デ
   ータのブロックの最後のセグメントを検出する論理回路
   を含み、上記入力／出力回路に接続され、上記入力／出
   力回路において受信された上記アドレスおよびデータセ
   グメントのシーケンスに応答して、データのブロックを
   記憶するプロセスを実行するコマンド論理回路とを備
   え、 上記パターンは、上記アドレスおよびデータセグメント
   のシーケンスにおける複数のアドレスまたはデータセグ
   メント、または複数のアドレスおよびデータセグメント
   を有することを特徴とする集積回路メモリ。
2. 【請求項２】上記パターンは連続するマッチングアドレ
   スを含み、上記コマンド論理回路はアドレスのための記
   憶装置と、受信したアドレスと上記記憶装置内のアドレ
   スとを比較するコンパレータとを含んでいる請求項
   （１）に記載の集積回路メモリ。
3. 【請求項３】集積回路メモリであって、 記憶要素のアレイと、 アドレスおよびデータを受信する入力を有し、上記アレ
   イに接続され、上記入力におけるアドレスおよびデータ
   に応答して、上記アレイ内のデータセグメントを読み出
   しおよび記憶する入力／出力回路と、 上記入力／出力回路において受信されたアドレスおよび
   データの少なくとも一方を含むパターンに応答して、デ
   ータのブロックの最後のセグメントを検出する論理回路
   を含み、上記入力／出力回路に接続され、上記入力／出
   力回路において受信された上記アドレスおよびデータセ
   グメントのシーケンスに応答して、データのブロックを
   記憶するプロセスを実行するコマンド論理回路とを備
   え、 上記パターンは、連続するマッチングアドレスおよび連
   続するデータセグメントを含み、上記コマンド論理回路
   は、アドレスおよびデータセグメントのための記憶装置
   と、受信したアドレスおよび受信したデータセグメント
   を上記記装置内のアドレスおよびデータセグメントと比
   較するコンパレータとを含んでいることを特徴とする集
   積回路メモリ。
4. 【請求項４】集積回路メモリであって、 記憶要素のアレイと、 アドレスおよびデータを受信する入力を有し、上記アレ
   イに接続され、上記入力におけるアドレスおよびデータ
   に応答して、上記アレイ内のデータセグメントを読み出
   し、上記アレイ内にデータセグメントを記憶する入力／
   出力回路と、 上記入力／出力回路において受信されたアドレスおよび
   データの少なくとも一方を含むパターンに応答して、デ
   ータのブロックの最後のセグメントを検出する論理回路
   を含み、上記入力／出力回路に接続され、上記入力／出
   力回路において受信された上記アドレスおよびデータセ
   グメントのシーケンスに応答して、データのブロックを
   記憶するプロセスを実行するコマンド論理回路とを備
   え、 上記アレイに記憶されるデータのための位置は、アドレ
   スレンジ内のアドレスによって識別され、上記パターン
   は、上記アドレスレンジ外のコマンドアドレスを含み、
   かつ、上記コマンド論理回路は、上記コマンドアドレス
   のための記憶装置と、受信したアドレスを上記記憶装置
   内のコマンドアドレスと比較するコンパレータとを含ん
   でいることを特徴とする集積回路メモリ。
5. 【請求項５】上記アレイに記憶されるデータのための位
   置は、アドレスレンジ内の、入力／出力回路の入力に受
   信したアドレスによって識別され、上記アドレスレンジ
   内のアドレスは、高位セグメントおよび低位セグメント
   を有し、上記パターンは、記憶要素のアレイへのデータ
   のブロックのローディング後に、供給される上記アドレ
   スレンジ外のビットパターンを有する上記高位セグメン
   ト内に供給される開始コマンドを含んでいる請求項
   （１）に記載の集積回路メモリ。
6. 【請求項６】上記アレイに記憶されるデータのための位
   置はアドレスレンジ内の入力／出力回路の入力に受信し
   たアドレスによって識別され、上記アドレスレンジ内の
   アドレスは高位セグメントおよび低位セグメントを有
   し、上記パターンは、記憶要素のアレイへのデータのブ
   ロックのローディング中に供給される上記アドレスレン
   ジ外のビットパターンを有する高位セグメント内に供給
   されるロードコマンドを含んでいる請求項（１）に記載
   の集積回路メモリ。
7. 【請求項７】上記パターンは、上記シーケンス内の最後
   のデータセグメントのローディング中に、上記受信した
   アドレスの上記高位セグメントが上記ロードコマンドか
   ら上記アドレスレンジ内の値へ変化することを含む請求
   項（６）に記載の集積回路メモリ。
8. 【請求項８】上記アレイは、浮遊ゲートメモリセルから
   なる請求項（１）に記載の集積回路メモリ。
9. 【請求項９】上記コマンド論理回路は、上記ブロック内
   の上記最後のセグメントが検出された後に、自動的に、
   上記データのブロックをプログラムし、そのプログラミ
   ングを検査する状態マシンを含んでいる請求項（１）に
   記載の集積回路メモリ。
10. 【請求項１０】上記アレイは、浮遊ゲートメモリセルを
    有し、上記入力／出力回路は、上記ブロック内の上記最
    後のセグメントが検出された後に、自動的に、上記デー
    タのブロックをプログラムし、そのプログラミングを検
    査する状態マシンを含んでいる請求項（１）に記載の集
    積回路メモリ。
11. 【請求項１１】上記入力／出力回路は、上記状態マシン
    に接続され、プログラムすべきセル内にファウラ・ノル
    トハイムトンネリングを生じさせる電位を上記浮遊ゲー
    トセルに印加するプログラム／消去電圧源を含んでいる
    請求項（10）に記載の集積回路メモリ。
12. 【請求項１２】上記入力／出力回路は、上記状態マシン
    に接続され、プログラムすべきセル内に熱い電子の注入
    を生じさせる電位を上記浮遊ゲートセルに印加するプロ
    グラム／消去電圧源を含んでいる請求項（10）に記載の
    集積回路メモリ。
13. 【請求項１３】上記入力／出力回路は、上記アドレスお
    よびデータセグメントのシーケンスのためのタイミング
    を確立する制御信号を受信し、上記コマンド論理回路
    は、上記ブロックがロードされることを指示する特性パ
    ルス幅を有する制御信号内のパルスを検出する論理回路
    を含み、上記論理回路は、上記コマンド論理回路に応答
    して上記ブロック内の上記最後のセグメントまたはパル
    スが検出された後に、自動的に、上記データのブロック
    をプログラムし、そのプログラミングを検査する状態マ
    シンを含んでいる請求項（１）に記載の集積回路メモ
    リ。
14. 【請求項１４】上記パターンは、上記入力／出力回路に
    おいて受信したアドレスおよびデータセグメントのシー
    ケンスにおいてアドレス移行を有する請求項（１）に記
    載の集積回路メモリ。
15. 【請求項１５】半導体基板上の浮遊ゲートメモリ回路で
    あって、 少なくともＭ行およびＮ列の浮遊ゲートセルを含むメモ
    リアレイと、 Ｍ個のワードラインの各々が上記Ｍ行の浮遊ゲートセル
    の１つの浮遊ゲートセルに接続されているＭ個のワード
    ラインと、 複数のビットラインの各々が上記Ｎ列の浮遊ゲートセル
    の少なくとも１つの浮遊ゲートセルに接続されている複
    数のビットラインと、 アドレスおよびデータを受信する入力を有する入力／出
    力回路と、 上記入力／出力回路において受信されたアドレスおよび
    データの少なくとも一方を含むパターンに応答して、デ
    ータのブロックの最後のセグメントを検出する論理回路
    を含み、上記入力／出力回路に接続され、上記入力／出
    力回路において受信されたアドレスおよびデータセグメ
    ントのシーケンスに応答してデータのブロックを記憶す
    るプロセスを実行するコマンド論理回路とを備え、上記
    パターンは、上記アドレスおよびデータセグメントのシ
    ーケンスにおける複数のアドレスまたはデータセグメン
    ト、または複数のアドレスおよびデータセグメントを含
    み、 上記入力回路に接続され、上記データのブロックを記憶
    し、上記データのブロックを上記Ｎ列の浮遊ゲートセル
    に供給するページバッファと、 上記コマンド論理回路、上記ページバッファ、および上
    記Ｍ個のワードラインに接続され、上記ブロック内の最
    後のセグメントを検出した後に上記ページバッファ内に
    記憶されている上記データのブロックに応答して、プロ
    グラミング電圧を選択されたワードラインに供給し、上
    記選択されたワードラインによってアクセスされた行の
    浮遊ゲートセルに上記入力データをプログラムする書き
    込み制御回路と、 上記ページバッファに接続され、上記浮遊ゲートセルが
    上記ページバッファ内のデータのブロックでプログラム
    されたことを検査するプログラム検査回路と、 を備えていることを特徴とする浮遊ゲートメモリ回路。
16. 【請求項１６】浮遊ゲートメモリデバイス内のページよ
    り少ないか、または等しいデータからなるデータのブロ
    ックを記憶するための方法であって、 自動プログラム動作を指示するコマンドを上記メモリデ
    バイスに供給するステップ、 上記コマンドを供給した後に、アドレスおよびデータの
    セグメントのシーケンスを供給して上記供給されたセグ
    メントをページバッファ内に記憶させるステップ、 上記アドレスおよびデータのセグメントの供給されたシ
    ーケンスを監視して、上記供給されたシーケンス内の、
    上記データのブロックの終わりを信号するパターンを検
    出するステップ、上記パターンは、上記アドレスおよび
    データセグメントのシーケンスにおける複数のアドレス
    またはデータセグメント、または複数のアドレスおよび
    データセグメントを含み、かつ 上記パターンを検出した後に、プログラム動作を実行し
    て上記ページバッファから上記浮遊ゲートメモリデバイ
    スへ上記データのブロックを記憶させるステップ、 を備えていることを特徴とする方法。
17. 【請求項１７】上記記憶すべきデータのための上記浮遊
    ゲートメモリデバイスにおける位置は、アドレスレンジ
    内のアドレスのシーケンスによって識別され、上記アド
    レスレンジ内のアドレスのシーケンスは、ページアドレ
    スセグメントとページバッファアドレスセグメントとを
    有し、上記パターンは、データのブロックを上記浮遊ゲ
    ートメモリデバイスへローディングした後に、供給され
    る上記アドレスレンジ外のビットパターンを有する上記
    アドレスのページアドレスセグメント内に供給される開
    始コマンドを含んでいる請求項（16）に記載の方法。
18. 【請求項１８】上記記憶すべきデータのための上記浮遊
    ゲートメモリデバイスにおける位置は、アドレスレンジ
    内のアドレスのシーケンスによって識別され、上記アド
    レスレンジ内のアドレスのシーケンスは、ページアドレ
    スセグメントとページバッファアドレスセグメントとを
    有し、上記パターンは、上記浮遊ゲートメモリデバイス
    へのデータのブロックのローディング中に供給される上
    記アドレスレンジ外のビットパターンを有するページア
    ドレスセグメント内に供給されるロードコマンドを有
    し、上記パターンは、さらに上記ページアドレスセグメ
    ントにおいてアドレスレンジ内の値への変化を含んでい
    る請求項（16）に記載の方法。