JP2002319860A - プログラマブルデバイスの設定状態検出制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＰＧＡ等のプログラマブルデバイスのコン
フィグレーションを回路全体で検出して回路の動作を制
御することにより回路の動作の確実性を向上させるとと
もに、ユーザの無駄な作業を極力減らすことができるプ
ログラマブルデバイスの設定検出制御装置を提供する。 【解決手段】 ＡＮＤ回路２１は、複数のＦＰＧＡ１１
ａ〜１１ｃ，１３ｂ，１３ｃから出力されるコンフィグ
レーション完了信号Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１が
全て“Ｈ”となったときに、レベルが“Ｈ”となるコン
フィグレーション完了信号Ｓ２０を出力する。制御信号
切替回路２３は、コンフィグレーション完了信号Ｓ２０
が“Ｌ”レベルの場合はハイインピーダンスとなって信
号線Ｌ１と信号線Ｌ２とが接続されることにより制御信
号やバス信号が無効となるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブルデ
バイスの設定状態検出制御装置に係り、特にプログラマ
ブルデバイスとしてＰＬＤ（Programmable Logic Devic
e）の一種であるＦＰＧＡ（Field Programmable Gate A
rray）を複数備える回路におけるＦＰＧＡの設定状態を
検出するとともに、ＦＰＧＡの設定状態に応じて回路動
作を制御するプログラマブルデバイスの設定検出制御装
置に関する。

【０００２】

【従来の技術】論理回路における論理演算を自由にプロ
グラムでき、出力信号を任意に設定することができるプ
ログラマブルロジックデバイス（Programmable Logic D
evice：ＰＬＤ）が従来から用いられている。このＰＬ
Ｄの一種としてＦＰＧＡ（Field Programmable Gate Ar
ray）あるが、近年、論理回路の開発コストを低下させ
るとともに開発に要する時間を短縮するために、ＦＰＧ
Ａを用いる機会が増えている。このＦＰＧＡは、高速動
作及び低消費電力というハードウェア的な特徴を有する
ことは勿論のこと、論理回路をソフトウェア的に設計す
ることができるという特徴を有する。

【０００３】図３は、ＦＰＧＡを用いた従来の論理回路
の一部を示すブロック図である。図３に示すように、従
来の論理回路は、論理演算を自由にプログラムでき、出
力信号を任意に設定することができるＦＰＧＡ１００、
ＦＰＧＡ１００の設定情報（コンフィグレーションデー
タ）を格納したＰＲＯＭ（Programmable Read Only Mem
ory）１０１、及びＦＰＧＡ１００のコンフィグレーシ
ョンを開始する信号を発生するコンフィグレーション信
号発生回路１０２を備える。

【０００４】論理回路は複数のユニット回路から構成さ
れており、図３に示すＦＰＧＡ１００、ＰＲＯＭ１０
１，及びコンフィグレーション信号発生回路１０２は各
ユニット回路毎に設けられる。また、各ユニット回路に
はユニット回路毎の動作を制御するための制御回路１０
３が設けられている。

【０００５】上記構成において、電源が投入されるとコ
ンフィグレーション信号発生回路１０２から、コンフィ
グレーション開始信号Ｓ１００が出力される。ＦＰＧＡ
１００は、このコンフィグレーション開始信号Ｓ１００
によってコンフィグレーション状態になり、ＰＲＯＭ１
０１に対してコンフィグレーション開始信号Ｓ１０１を
出力する。

【０００６】ＦＰＧＡ１００からのコンフィグレーショ
ン開始信号Ｓ１０１により、ＰＲＯＭ１０１はコンフィ
グレーションデータＤ１００をＦＰＧＡ１００に出力す
る。ＦＰＧＡ１００は入力されるコンフィグレーション
データＤ１００に基づいたコンフィグレーションを正常
に完了すると、コンフィグレーション完了信号Ｓ１０２
をユニット制御回路１０３に出力する。コンフィグレー
ションが正常に完了すると、ＦＰＧＡ１００は論理演算
回路がプログラムされてプログラム通りの入出力特性を
有するように設定される。

【０００７】ユニット制御回路１０３は、ＦＰＧＡ１０
０から出力されるコンフィグレーション完了信号Ｓ１０
２に基づいて、ＦＰＧＡ１００のコンフィグレーション
が完了したことを知り、ユニット回路内の回路の動作を
開始させる。尚、通常、上述したＦＰＧＡ１００のコン
フィグレーションは、電源投入後に１回だけ行われる。

【０００８】

【発明が解決しようとする課題】ところで、図３に示し
た従来の回路では、ユニット回路毎に設けられたユニッ
ト制御回路１０３がそのユニット回路内に設けられたＦ
ＰＧＡ１００のコンフィグレーション完了を検出してい
る。従って、従来はＦＰＧＡ単位、又は、ユニット回路
単位でのみＦＰＧＡ１００のコンフィグレーションの完
了を検出することができるのみであり、複数のユニット
回路から構成される回路全体についてのコンフィグレー
ションの完了を検出していないために、回路全体の動作
が正常に行われない虞が考えられる。

【０００９】例えば、ノイズ等の要因によってあるユニ
ット回路内に設けられるＦＰＧＡのコンフィグレーショ
ンが失敗した場合にはコンフィグレーションを再実行す
ればＦＰＧＡのコンフィグレーションを行うことができ
る。しかしながら、このような場合には、そのユニット
回路のコンフィグレーションに要する時間は他のユニッ
ト回路のコンフィグレーションに要する時間よりも長く
なってしまう。

【００１０】回路全体についてのコンフィグレーション
の完了を検出していないと、例えばあるユニット回路に
ついて上記のコンフィグレーションに要する時間が長く
なったときに、そのユニット回路内に設けられるＦＰＧ
Ａのコンフィグレーションが完了する前に回路が動作し
てしまうという事態が生ずる。この状態で回路を動作さ
せても、コンフィグレーションが完了していないＦＰＧ
Ａが設けられているユニット回路が設計通りに動作しな
いため、結局のところ回路全体が設計通りに動作しない
ことが考えられる。

【００１１】また、上述のようにＦＰＧＡのコンフィグ
レーションは、電源投入後に１回だけ行われるため、回
路を正常に動作させるためには電源を一度遮断して再度
電源投入を行わなければならず面倒であるという問題が
あった。

【００１２】本発明は上記事情に鑑みてなされたもので
あり、ＦＰＧＡ等のプログラマブルデバイスのコンフィ
グレーションを回路全体で検出して回路の動作を制御す
ることにより回路の動作の確実性を向上させるととも
に、ユーザの無駄な作業を極力減らすことができるプロ
グラマブルデバイスの設定検出制御装置を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明のプログラマブルデバイスの設定状態検出制
御装置は、複数のプログラマブルデバイス（１１ａ〜１
１ｃ、１３ｂ、１３ｃ）全てについて設定が完了したか
否かを検出する検出手段（１３、１５、１６、２１）
と、前記検出手段で前記プログラマブルデバイス全てに
ついて設定が完了したことが検出されるまで回路の動作
が無効となるように制御する制御手段（２３）とを備え
ることを特徴としている。この発明によれば、全てのプ
ログラマブルデバイスについて設定が完了するまで回路
の動作が無効とされ、設定が完了していないプログラマ
ブルデバイスがあるときに回路の動作が開始されて回路
が誤動作することがないため回路の動作の確実性を向上
させることができる。その結果として、回路誤動作によ
りユーザが電源を再投入する手間を省くことができる。
ここで、本発明は、前記プログラマブルデバイスの設定
が、電源が投入された時点で行われる。本発明は、前記
電源が投入されてから一定の時間間隔（ｔ１）で前記プ
ログラマブルデバイスの設定を再度行う再設定手段（３
０、３１）を備えることが好ましい。また、本発明は、
前記電源が投入されてから前記再設定手段で設定された
時間間隔よりも長い時間に設定された警報時間（ｔ２）
が経過したときに、前記検出手段で前記プログラマブル
デバイス全てについて設定が完了したことが検出されな
い場合には、前記回路の異常を知らせる警報信号（Ａ
Ｓ）を発生する警報信号発生手段（２４、２５）を更に
備えることが好適である。本発明は、前記プログラマブ
ルデバイスが、ＦＰＧＡである場合に適用すると極めて
好適である。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態によるプログラマブルデバイスの設定検出制御
装置について詳細に説明する。図１は、本発明の一実施
形態によるプログラマブルデバイスの設定検出制御装置
の構成を示すブロック図である。図１において、１０ａ
〜１０ｃは論理回路の一部をなすユニット回路を示して
いる。本実施形態のプログラマブルデバイスの設定検出
制御装置は、大別するとＦＰＧＡを備えるユニット回路
１０ａ〜１０ｃと制御回路２０とを含んで構成される。

【００１５】ユニット回路１０ａ内には、論理演算を自
由にプログラムでき、出力信号を任意に設定することが
できるＦＰＧＡ（Field Programmable Gate Array）１
１ａ、ＦＰＧＡ１１ａの設定情報（コンフィグレーショ
ンデータ）を格納したＰＲＯＭ（Programmable Read On
ly Memory）１２ａ、及びバッファ回路１３が設けられ
ている。バッファ回路１３は、ＦＰＧＡ１１ａのコンフ
ィグレーション完了信号Ｓ３が出力される出力端に接続
されている。

【００１６】また、ユニット回路１０ｂには、ＦＰＧＡ
１１ｂ、ＰＲＯＭ１２ｂ、ＦＰＧＡ１３ｂ、ＰＲＯＭ１
４ｂ、及びＡＮＤ回路１５が設けられている。ＰＲＯＭ
１２ｂはＦＰＧＡ１１ｂに関するコンフィグレーション
データを格納し、ＰＲＯＭ１４ｂはＦＰＧＡ１３ｂに関
するコンフィグレーションデータを格納する。ＡＮＤ回
路１５の各々の入力端は、ＦＰＧＡ１１ｂのコンフィグ
レーション完了信号Ｓ５が出力される出力端及びＦＰＧ
Ａ１３ｂのコンフィグレーション完了信号Ｓ７が出力さ
れる出力端にそれぞれ接続されている。

【００１７】ユニット回路１０ｃには、ユニット回路１
０ｂと同様にＦＰＧＡ１１ｃ、ＰＲＯＭ１２ｃ、ＦＰＧ
Ａ１３ｃ、ＰＲＯＭ１４ｃ、及びＡＮＤ回路１６が設け
られている。ＰＲＯＭ１２ｃはＦＰＧＡ１１ｃに関する
コンフィグレーションデータを格納し、ＰＲＯＭ１４ｃ
はＦＰＧＡ１３ｃに関するコンフィグレーションデータ
を格納する。また、ＡＮＤ回路１６の各々の入力端は、
ＦＰＧＡ１１ｃのコンフィグレーション完了信号Ｓ９が
出力される出力端及びＦＰＧＡ１３ｃのコンフィグレー
ション完了信号Ｓ１１が出力される出力端にそれぞれ接
続されている。

【００１８】このように、本実施形態ではユニット回路
１０ａ〜１０ｃ毎に１つのみのＦＰＧＡが設けられてい
たり、複数のＦＰＧＡが設けられているものとする。
尚、各ＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃから出
力されるコンフィグレーション完了信号Ｓ３，Ｓ５，Ｓ
７，Ｓ９，Ｓ１１は、コンフィグレーションが完了した
ときに“Ｈ”レベルとなる信号である。

【００１９】制御回路２０は、ＡＮＤ回路２１、コンフ
ィグレーション信号発生回路２２、制御信号切替回路２
３、アラーム信号発生回路２４、及びアラームタイマ回
路２５を含んで構成される。ＡＮＤ回路２１の入力端に
は、ユニット回路１０ａ〜１０ｃに設けられるバッファ
回路１３、ＡＮＤ回路１５、及びＡＮＤ回路１６の出力
端各々が接続されており、ＦＰＧＡ１１ａ〜１１ｃ，１
３ｂ，１３ｃから出力されるコンフィグレーション完了
信号Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１全てが“Ｈ”レベ
ルとなったときに、その出力端が“Ｈ”レベルとなる。
以下、ＡＮＤ回路２１から出力される信号をコンフィグ
レーション完了信号Ｓ２０という。

【００２０】コンフィグレーション信号発生回路２２
は、ユニット回路１０ａ〜１０ｃ内に設けられたＦＰＧ
Ａ１１ａ〜１１ｃ，１３ｂ，１３ｃのコンフィグレーシ
ョン（設定）を開始させるコンフィグレーション開始信
号Ｓ１を発生する。ここで、コンフィグレーション信号
発生回路２２の構成について説明する。図２は、コンフ
ィグレーション信号発生回路２２の構成を示すブロック
図である。

【００２１】図２に示したように、コンフィグレーショ
ン信号発生回路２２は、ゲート回路３０、リトライタイ
マ回路３１、ＯＲ回路３２、及びパワーオンリセット回
路３３を含んで構成される。ゲート回路３０は一方の入
力端が反転入力端であるＡＮＤ回路であり、この反転入
力端にはコンフィグレーション完了信号Ｓ２０が入力さ
れ、他の入力端にはリトライタイマ回路３１が接続され
る。

【００２２】リトライタイマ回路３１はＦＰＧＡ１１ａ
〜１１ｃ，１３ｂ，１３ｃのコンフィグレーションに要
する時間に応じた周期のパルスを発生する回路であり、
例えばモノステーブルマルチバイブレータにより実現さ
れる。リトライタイマ回路３１から発せられるパルスの
周期ｔ１は、例えばＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，
１３ｃのコンフィグレーションに要する時間の数倍程度
に設定される。

【００２３】ＯＲ回路３２の一方の入力端にはゲート回
路３０の出力端が接続され、他方の入力端にはパワーオ
ンリセット回路３３が接続されている。パワーオンリセ
ット回路３３は、電源が投入されたときにパルスを発生
する回路である。ＯＲ回路３２の出力端から出力される
信号は、コンフィグレーション開始信号Ｓ１として用い
られる。

【００２４】よって、コンフィグレーション信号発生回
路２２は、電源投入時にコンフィグレーション開始信号
Ｓ１を出力するとともに、コンフィグレーション完了信
号Ｓ２０が“Ｌ”レベルのとき、つまりＦＰＧＡ１１ａ
〜１１ｃ，１３ｂ，１３ｃから出力されるコンフィグレ
ーション完了信号Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１の少
なくとも１つが“Ｌ”レベルのときに、周期ｔ１でコン
フィグレーション開始信号Ｓ１を出力する。

【００２５】図１に戻り、制御信号切替回路２３は、コ
ンフィグレーション完了信号Ｓ２０が“Ｌ”レベルの場
合には回路の制御信号やバス信号を無効とする回路であ
る。この制御信号切替回路２３は、コンフィグレーショ
ン完了信号Ｓ２０が“Ｌ”レベルのときに、例えばハイ
インピーダンス状態となり、制御信号やバス信号を伝達
するための信号線Ｌ１と信号線Ｌ２とを電気的に絶縁す
ることにより制御信号やバス信号を無効とする。

【００２６】アラーム信号発生回路２４は、電源投入後
にアラームタイマ回路２５で予め設定された時間を経過
してもＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃ全ての
コンフィグレーションが完了しない場合に、異常を知ら
せるアラーム信号ＡＳを発生する回路である。図１で
は、アラーム信号発生回路２４がＤフリップフロップ回
路で実現されている例を図示している。この場合には、
Ｄ入力端にコンフィグレーション完了信号Ｓ２０が入力
され、クロック端にはアラームタイマ回路２５が接続さ
れている。

【００２７】アラームタイマ回路２５に設定されている
電源投入後からパルスを発生するまでの時間ｔ２は、少
なくともリトライタイマ３１（図２参照）から出力され
るパルスの周期ｔ１よりも長く設定されている。この時
間ｔ２の長さは周期ｔ１以上であれば任意に設定可能で
あるが、例えばリトライタイマ３１から出力されるパル
スの周期ｔ１の数周期〜１０周期程度に設定される。

【００２８】次に、上記構成の本発明の一実施形態によ
るプログラマブルデバイスの設定検出制御装置の動作に
ついて説明する。電源が投入されるとコンフィグレーシ
ョン信号発生回路２２内のパワーオンリセット回路３３
（図２参照）からＯＲ回路３２を介してコンフィグレー
ション開始信号Ｓ１が出力される。このコンフィグレー
ション開始信号Ｓ１はＦＰＧＡ１１ａ〜１１ｃ，１３
ｂ，１３ｃに入力されてＦＰＧＡ１１ａ〜１１ｃ，１３
ｂ，１３ｃはコンフィグレーション状態になる。

【００２９】コンフィグレーション状態になると、ＦＰ
ＧＡ１１ａはＰＲＯＭ１２ａにコンフィグレーション開
始信号Ｓ２を出力し、ＦＰＧＡ１１ｂはＰＲＯＭ１２ｂ
にコンフィグレーション開始信号Ｓ４を出力し、ＦＰＧ
Ａ１３ｂはＰＲＯＭ１４ｂにコンフィグレーション開始
信号Ｓ４を出力し、ＦＰＧＡ１１ｃはＰＲＯＭ１２ｃに
コンフィグレーション開始信号Ｓ８を出力し、ＦＰＧＡ
１３ｃはＰＲＯＭ１４ｃにコンフィグレーション開始信
号Ｓ１０を出力する。

【００３０】コンフィグレーション開始信号が入力され
ると、ＰＲＯＭ１２ａ、１２ｂ、１４ｂ、１２ｃ、１４
ｃは、コンフィグレーションデータＤ１〜Ｄ５をＦＰＧ
Ａ１１ａ、１１ｂ、１３ｂ、１１ｃ、１３ｃへそれぞれ
出力する。ＦＰＧＡ１１ａ、１１ｂ、１３ｂ、１１ｃ、
１３ｃは入力されるそれぞれのコンフィグレーションデ
ータＤ１〜Ｄ５に基づいたコンフィグレーションを正常
に完了するまで、“Ｌ”レベルのコンフィグレーション
完了信号を出力する。

【００３１】ＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃ
全てにおいてコンフィグレーションが完了し、コンフィ
グレーション信号Ｓ３、Ｓ５、Ｓ７、Ｓ９、Ｓ１１が全
て“Ｈ”レベルにならないと、コンフィグレーション完
了信号Ｓ２０は“Ｈ”レベルとならない。よって、電源
が投入されてからＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１
３ｃ全てにおいてコンフィグレーションが完了するまで
制御信号やバス信号が無効とされる。

【００３２】電源が投入されてからリトライタイマ３１
で設定された周期ｔ１の時間が経過するまでにＦＰＧＡ
１１ａ〜１１ｃ，１３ｂ，１３ｃ全てにおいてコンフィ
グレーションが完了しないと、その時点においてコンフ
ィグレーション完了信号が“Ｌ”レベルであって図２中
のゲート回路が開状態である。よって、リトライタイマ
３１からゲート回路３０及びＯＲ回路３２を介してコン
フィグレーション開始信号Ｓ１が出力されて、再度ＦＰ
ＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃ全てにおいてコン
フィグレーションが開始される。

【００３３】この動作はコンフィグレーション完了信号
Ｓ２０が“Ｌ”レベルの間は繰り返される。ＦＰＧＡ１
１ａ〜１１ｃ，１３ｂ，１３ｃのコンフィグレーション
動作を繰り返すことにより、全てのＦＰＧＡ１１ａ〜１
１ｃ，１３ｂ，１３ｃにおいてコンフィグレーションが
完了して、ＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃか
ら出力されるコンフィグレーション完了信号Ｓ３，Ｓ
５，Ｓ７，Ｓ９，Ｓ１１が全て“Ｈ”レベルとなると、
ＡＮＤ回路２１から出力されるコンフィグレーション完
了信号Ｓ２０が“Ｈ”レベルとなる。

【００３４】コンフィグレーション完了信号Ｓ２０が
“Ｈ”レベルとなると、コンフィグレーション信号発生
回路２２内のゲート回路３０が閉状態となるために、リ
トライタイマ回路３１から出力されるパルスはゲート回
路３０を通過できなくなる。よって、制御回路２０から
各ユニット回路１０ａ〜１０ｃへのコンフィグレーショ
ン開始信号Ｓ１は出力されなくなる。また、ＡＮＤ回路
２１から出力されるコンフィグレーション完了信号Ｓ２
０が“Ｈ”レベルとなると、制御信号切替回路２３は、
ローインピーダンスとなって信号線Ｌ１と信号線Ｌ２と
が電気的に接続されることにより制御信号やバス信号が
有効となる。

【００３５】一方、ＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，
１３ｃのコンフィグレーション動作を繰り返しても、全
てのＦＰＧＡ１１ａ〜１１ｃ，１３ｂ，１３ｃのコンフ
ィグレーションが完了せずに、電源が投入されてからア
ラームタイマ回路２５で設定された時間ｔ２が経過する
と、アラームタイマ回路２５からアラーム信号発生回路
２４へパルスが出力される。アラーム信号発生回路２４
はパルスが入力された時点において、Ｄ入力端に入力さ
れている信号レベルの信号を出力端から出力する。電源
が投入されてから時間ｔ２が経過した時点でコンフィグ
レーション完了信号Ｓ２０が“Ｌ”レベルの場合には、
アラーム信号発生回路２４の出力端からは“Ｈ”レベル
のアラーム信号ＡＳが上位のコントローラ（図示省略）
に出力されてユーザに異常を知らせる。

【００３６】以上、本発明の一実施形態について説明し
たが、本発明は上記実施形態に制限されず本発明の範囲
内で自由に変更することができる。例えば、上記実施形
態では、ＦＰＧＡのコンフィグレーションを行う場合を
例に挙げて説明したが、電源投入後にコンフィグレーシ
ョンを行うプログラマブルデバイス一般について本発明
を適用することができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
全てのプログラマブルデバイスについて設定が完了する
まで回路の動作が無効とされ、設定が完了していないプ
ログラマブルデバイスがあるときに回路の動作が開始さ
れて回路が誤動作することがないため回路の動作の確実
性を向上させることができるという効果がある。その結
果として、回路誤動作によりユーザが電源を再投入する
手間を省くことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるプログラマブルデ
バイスの設定検出制御装置の構成を示すブロック図であ
る。

【図２】 コンフィグレーション信号発生回路２２の構
成を示すブロック図である。

【図３】 ＦＰＧＡを用いた従来の論理回路の一部を示
すブロック図である。

【符号の説明】

１１ａ〜１１ｃ，１３ｂ，１３ｃ ＦＰＧＡ（プログ
ラマブルデバイス） １３ バッファ回路（検
出手段） １５，１６，２１ ＡＮＤ回路（検出
手段） ２３ 制御信号切替回路（制御手段） ２４ アラーム信号発生回路（警報信号発生手段） ２５ アラームタイマ回路（警報信号発生手段） ３０ ゲート回路（再設定手段） ３１ リトライタイマ回路（再設定手段） ＡＳ アラーム信号（警報信号） ｔ１ パルスの周期（一定の時間間隔） ｔ２ 電源投入後からパルスを発生するまでの時間
（警報時間）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のプログラマブルデバイス全てにつ
   いて設定が完了したか否かを検出する検出手段と、 前記検出手段で前記プログラマブルデバイス全てについ
   て設定が完了したことが検出されるまで回路の動作が無
   効となるように制御する制御手段とを備えることを特徴
   とするプログラマブルデバイスの設定状態検出制御装
   置。
2. 【請求項２】 前記プログラマブルデバイスの設定は、
   電源が投入された時点で行われることを特徴とする請求
   項１記載のプログラマブルデバイスの設定状態検出制御
   装置。
3. 【請求項３】 前記電源が投入されてから一定の時間間
   隔で前記プログラマブルデバイスの設定を再度行う再設
   定手段を備えることを特徴とする請求項２記載のプログ
   ラマブルデバイスの設定状態検出制御装置。
4. 【請求項４】 前記電源が投入されてから前記再設定手
   段で設定された時間間隔よりも長い時間に設定された警
   報時間が経過したときに、前記検出手段で前記プログラ
   マブルデバイス全てについて設定が完了したことが検出
   されない場合には、前記回路の異常を知らせる警報信号
   を発生する警報信号発生手段を更に備えることを特徴と
   する請求項３記載のプログラマブルデバイスの設定状態
   検出制御装置。
5. 【請求項５】 前記プログラマブルデバイスは、ＦＰＧ
   Ａであることを特徴とする請求項１から請求項５の何れ
   か一項に記載のプログラマブルデバイスの設定状態検出
   制御装置。