JP2579989B2 - 静電破壊保護装置 - Google Patents
静電破壊保護装置Info
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔概 要〕 半導体集積回路に対する静電破壊保護装置に関し、 サブアースあるいは素子分離領域（アイソレーション
領域）も保護素子の一部として利用することにより該素
子領域の有効利用をはかることを目的とし、 第１のP+領域およびn+領域で形成された第１のダイオ
ードの周りに第２のn+領域が形成され、更に該第２のn+
領域の周りに、該第２のn+領域との側面接合部に第２の
ダイオードを形成しかつサブアースおよび素子分離領域
をも兼用する第２のP+領域が形成され、該第１のP+領域
と該第２のn+領域とが短絡されることにより構成され
る。
領域）も保護素子の一部として利用することにより該素
子領域の有効利用をはかることを目的とし、 第１のP+領域およびn+領域で形成された第１のダイオ
ードの周りに第２のn+領域が形成され、更に該第２のn+
領域の周りに、該第２のn+領域との側面接合部に第２の
ダイオードを形成しかつサブアースおよび素子分離領域
をも兼用する第２のP+領域が形成され、該第１のP+領域
と該第２のn+領域とが短絡されることにより構成され
る。
本発明は半導体集積回路（例えばメモリなど）に対す
る静電破壊保護装置に関する。
る静電破壊保護装置に関する。
一般にこの種の静電破壊保護装置として第５図に示さ
れるような回路がしばしば用いられる。該第５図中、Ｔ
は所定の内部回路（例えばメモリなど）に対する外部入
力端子（あるいは出力端子）であって、該端子Ｔから該
内部回路に至る配線にダイオードD1,D2が接続され、ダ
イオードD1のカソード側はアース電位とされ、一方ダイ
オードD2のアノード側は半導体基板に印加される電位V
EE（例えば−5.2Vで、通常サブアースと称する）が印加
される。
れるような回路がしばしば用いられる。該第５図中、Ｔ
は所定の内部回路（例えばメモリなど）に対する外部入
力端子（あるいは出力端子）であって、該端子Ｔから該
内部回路に至る配線にダイオードD1,D2が接続され、ダ
イオードD1のカソード側はアース電位とされ、一方ダイ
オードD2のアノード側は半導体基板に印加される電位V
EE（例えば−5.2Vで、通常サブアースと称する）が印加
される。
このようにして該集積回路の組立工程などにおいて、
人体あるいはパッケージなどを介して該外部端子Ｔから
侵入する正側の静電気はダイオードD1を介してアース側
に流され、一方負側の静電気はダイオードD2を介してサ
ブアースVEE側から該端子Ｔ側に流され、これによって
該静電気による該端子の大巾な電位変化を抑制し、該内
部回路が静電破壊から保護される。
人体あるいはパッケージなどを介して該外部端子Ｔから
侵入する正側の静電気はダイオードD1を介してアース側
に流され、一方負側の静電気はダイオードD2を介してサ
ブアースVEE側から該端子Ｔ側に流され、これによって
該静電気による該端子の大巾な電位変化を抑制し、該内
部回路が静電破壊から保護される。
なお該ダイオードには常時逆バイアス電位が印加され
ており、該内部回路に対しては該ダイオードは何等の影
響も与えない。
ており、該内部回路に対しては該ダイオードは何等の影
響も与えない。
この場合、該ダイオードを該半導体基板内に形成する
にあたっては、第６図に示されるような構成が通常使用
される。すなわち第６図において、71はP-形半導体基
板、72はn+形の埋込層、73はn-形のエピタキシャル層、
74および75はそれぞれn+形およびP+形の拡散領域、76は
シリコン酸化膜などの絶縁膜、77および78はそれぞれア
ルミニウムの配線端子を示しており、該P+形拡散層75と
n+形埋込層72との接合部にダイオードが形成される。
にあたっては、第６図に示されるような構成が通常使用
される。すなわち第６図において、71はP-形半導体基
板、72はn+形の埋込層、73はn-形のエピタキシャル層、
74および75はそれぞれn+形およびP+形の拡散領域、76は
シリコン酸化膜などの絶縁膜、77および78はそれぞれア
ルミニウムの配線端子を示しており、該P+形拡散層75と
n+形埋込層72との接合部にダイオードが形成される。
第７図は、上記ダイオードの構成を利用した従来技術
における静電破壊保護装置の構成を例示するもので、該
第７図中、51はP-形半導体基板、52および53はn+形埋込
層、54はn-形エピタキシャル層、55および56はそれぞれ
n+形およびP+形拡散領域で、該P+形拡散領域56とn+形埋
込層52との接合部に上記ダイオードD1が形成される。57
はP+形のアイソレーション領域（素子分離領域）であっ
て、その内部領域を取り囲むように形成されている。更
に58および59はそれぞれn+形およびP+形拡散領域で、上
記ダイオードD2は上記P-形半導体基板51とn+形埋込層53
との接合部に形成される。また60はシリコン酸化膜など
の絶縁膜、61は該ダイオードD2に対するアノード側の配
線端子で基板電位VEE（例えば−5.2V）が印加されるサ
ブアース側の端子である。62は上記内部回路にアルミニ
ウム配線を介して接続される外部入出力端子Ｔであっ
て、該ダイオードD1のアノード側と該ダイオードD2のカ
ソード側とに接続される。63は該ダイオードD1に対する
カソード側の配線端子でグラウンド電位が印加されるア
ース側の端子である。
における静電破壊保護装置の構成を例示するもので、該
第７図中、51はP-形半導体基板、52および53はn+形埋込
層、54はn-形エピタキシャル層、55および56はそれぞれ
n+形およびP+形拡散領域で、該P+形拡散領域56とn+形埋
込層52との接合部に上記ダイオードD1が形成される。57
はP+形のアイソレーション領域（素子分離領域）であっ
て、その内部領域を取り囲むように形成されている。更
に58および59はそれぞれn+形およびP+形拡散領域で、上
記ダイオードD2は上記P-形半導体基板51とn+形埋込層53
との接合部に形成される。また60はシリコン酸化膜など
の絶縁膜、61は該ダイオードD2に対するアノード側の配
線端子で基板電位VEE（例えば−5.2V）が印加されるサ
ブアース側の端子である。62は上記内部回路にアルミニ
ウム配線を介して接続される外部入出力端子Ｔであっ
て、該ダイオードD1のアノード側と該ダイオードD2のカ
ソード側とに接続される。63は該ダイオードD1に対する
カソード側の配線端子でグラウンド電位が印加されるア
ース側の端子である。
上記第７図に示されるような従来技術の構成による
と、サブアース側（VEEが印加されている）の端子61
や、グラウンド電位側の端子63が保護素子（ダイオード
D1およびD2）部分とかなり離れており、それだけ各ダイ
オードの寄生抵抗（各ダイオードと直列に接続される）
が増大し、したがって各保護素子（各ダイオードの接合
部）に直接印加される静電気による電圧が降下して静電
破壊保護特性が劣化するとともに、上記アイソレーショ
ン領域（素子分離領域）を設けることによって保護装置
全体の面積が増大し、更にP-形半導体基板とn+形埋込層
53との接合部に形成されるダイオードD2の容量を十分に
大きくとることが困難で、特に負側の静電気に対する静
電耐量が減少してしまうなどの課題を有している。
と、サブアース側（VEEが印加されている）の端子61
や、グラウンド電位側の端子63が保護素子（ダイオード
D1およびD2）部分とかなり離れており、それだけ各ダイ
オードの寄生抵抗（各ダイオードと直列に接続される）
が増大し、したがって各保護素子（各ダイオードの接合
部）に直接印加される静電気による電圧が降下して静電
破壊保護特性が劣化するとともに、上記アイソレーショ
ン領域（素子分離領域）を設けることによって保護装置
全体の面積が増大し、更にP-形半導体基板とn+形埋込層
53との接合部に形成されるダイオードD2の容量を十分に
大きくとることが困難で、特に負側の静電気に対する静
電耐量が減少してしまうなどの課題を有している。
本発明はかかる課題を解決するためになされたもの
で、上記サブアース領域やアイソレーション領域を保護
素子（この場合ダイオードD2）の一部として一体的に形
成することにより、該素子領域の有効利用をはかるとと
もに各ダイオードの寄生抵抗を減少させ、更に上記VEE
側のダイオードD2の容量をも十分に大きくとるようにし
て、負側の静電気に対する静電耐量をも増大させるよう
にしたものである。
で、上記サブアース領域やアイソレーション領域を保護
素子（この場合ダイオードD2）の一部として一体的に形
成することにより、該素子領域の有効利用をはかるとと
もに各ダイオードの寄生抵抗を減少させ、更に上記VEE
側のダイオードD2の容量をも十分に大きくとるようにし
て、負側の静電気に対する静電耐量をも増大させるよう
にしたものである。
上記課題を解決するために本発明によれば、第１のP+
領域およびn+領域で形成された第１のダイオードの周り
に第２のn+領域が形成され、更に該第２のn+領域の周り
に、該第２のn+領域との側面接合部に第２のダイオード
を形成しかつサブアースおよび素子分離領域をも兼用す
る第２のP+領域が形成され、該第１のP+領域と第２のn+
領域とが短絡されている、静電破壊保護装置が提供され
る。
領域およびn+領域で形成された第１のダイオードの周り
に第２のn+領域が形成され、更に該第２のn+領域の周り
に、該第２のn+領域との側面接合部に第２のダイオード
を形成しかつサブアースおよび素子分離領域をも兼用す
る第２のP+領域が形成され、該第１のP+領域と第２のn+
領域とが短絡されている、静電破壊保護装置が提供され
る。
上記構成によれば、該第１のn+領域がダイオードD1
（正側の静電気に対する保護素子）のカソード側（グラ
ウンド電位側）に対応し、互いに短絡されている該第１
のP+領域と該第２のn+領域とがそれぞれ該ダイオードD1
のアノード側と該ダイオードD2（負側の静電気に対する
保護素子）のカソード側に対応して該外部入出力端子Ｔ
に接続される。更に該第２のn+領域の周りに第２のP+領
域を形成することによって、これら第２のn+領域および
P+領域の側面接合部に形成されるダイオードD2の容量を
十分に大きくとることができ、更に該第２のP+領域が該
ダイオードD2のアノード側（サブアース側）に対応し、
かつアイソレーション領域としても機能する。
（正側の静電気に対する保護素子）のカソード側（グラ
ウンド電位側）に対応し、互いに短絡されている該第１
のP+領域と該第２のn+領域とがそれぞれ該ダイオードD1
のアノード側と該ダイオードD2（負側の静電気に対する
保護素子）のカソード側に対応して該外部入出力端子Ｔ
に接続される。更に該第２のn+領域の周りに第２のP+領
域を形成することによって、これら第２のn+領域および
P+領域の側面接合部に形成されるダイオードD2の容量を
十分に大きくとることができ、更に該第２のP+領域が該
ダイオードD2のアノード側（サブアース側）に対応し、
かつアイソレーション領域としても機能する。
第１図は本発明の１実施例としての静電破壊保護装置
を示すもので、11はP-形半導体基板、12はn+形埋込層、
13はn-形エピタキシャル層、16はP+形拡散領域、17は該
拡散領域16の上部に形成されるn+形拡散領域で、該拡散
領域16,17の接合部にダイオードD1が形成される。15は
該P+形拡散領域16の周りに形成されるn+形拡散領域で、
該拡散領域15,16はともにアルミニウムの配線端子20,2
0′を介して外部入出力端子Ｔに接続される。換言すれ
ば該拡散領域15,16およびその下部に存在する埋込層12
は互に短絡されており、該ダイオードD1のアノード側と
該ダイオードD2のカソード側の接続点に対応する。
を示すもので、11はP-形半導体基板、12はn+形埋込層、
13はn-形エピタキシャル層、16はP+形拡散領域、17は該
拡散領域16の上部に形成されるn+形拡散領域で、該拡散
領域16,17の接合部にダイオードD1が形成される。15は
該P+形拡散領域16の周りに形成されるn+形拡散領域で、
該拡散領域15,16はともにアルミニウムの配線端子20,2
0′を介して外部入出力端子Ｔに接続される。換言すれ
ば該拡散領域15,16およびその下部に存在する埋込層12
は互に短絡されており、該ダイオードD1のアノード側と
該ダイオードD2のカソード側の接続点に対応する。
更に14は該n+形拡散領域15の周りに形成されたP+形拡
散領域で、該拡散領域14および15の側面（周面）に形成
される接合部がダイオードD2として機能する。ここで該
P+形拡散領域14はアイソレーション領域としても機能し
ており、更に該拡散領域14は基板電位VEEが印加される
配線端子19,19′に接続されて、所謂サブアース領域と
しても機能している。すなわち該P+形拡散領域14は、保
護素子であるダイオードD2の構成要素であると同時に、
サブアース領域およびアイソレーション領域としても機
能する。なおダイオードD1の構成要素であるn+形拡散領
域17は、グラウンド電位が印加される配線端子21に接続
されており、18はシリコン酸化膜などの絶縁膜を示す。
なおn+形拡散領域15の形成には、従来のコレクタコンタ
クト用拡散技術が用いられるが、従来のようなコレクタ
コンタクト領域としては使われていない。
散領域で、該拡散領域14および15の側面（周面）に形成
される接合部がダイオードD2として機能する。ここで該
P+形拡散領域14はアイソレーション領域としても機能し
ており、更に該拡散領域14は基板電位VEEが印加される
配線端子19,19′に接続されて、所謂サブアース領域と
しても機能している。すなわち該P+形拡散領域14は、保
護素子であるダイオードD2の構成要素であると同時に、
サブアース領域およびアイソレーション領域としても機
能する。なおダイオードD1の構成要素であるn+形拡散領
域17は、グラウンド電位が印加される配線端子21に接続
されており、18はシリコン酸化膜などの絶縁膜を示す。
なおn+形拡散領域15の形成には、従来のコレクタコンタ
クト用拡散技術が用いられるが、従来のようなコレクタ
コンタクト領域としては使われていない。
このようにアイソレーションおよびサブアース兼用の
拡散領域14と上記拡散領域15の側面に形成されるPn接合
をダイオードD2に利用することで、ダイオードD2の容量
を十分に大きくするとともに、その寄生抵抗を減少させ
て負の静電気に対する耐量を向上させることができる。
拡散領域14と上記拡散領域15の側面に形成されるPn接合
をダイオードD2に利用することで、ダイオードD2の容量
を十分に大きくするとともに、その寄生抵抗を減少させ
て負の静電気に対する耐量を向上させることができる。
第２図および第３図は、それぞれ第１図における拡散
領域14乃至17の部分の平面図を示すもので、第２図に示
されるような正方形あるいは短形の平面構造とすること
もでき、また第３図に示されるような同心円状の平面構
造とすることもできる。そして後者のような同心円状の
平面構造とした場合には電界集中を避けることができ、
それによる素子の破壊を防ぐ上で有利となる。
領域14乃至17の部分の平面図を示すもので、第２図に示
されるような正方形あるいは短形の平面構造とすること
もでき、また第３図に示されるような同心円状の平面構
造とすることもできる。そして後者のような同心円状の
平面構造とした場合には電界集中を避けることができ、
それによる素子の破壊を防ぐ上で有利となる。
第４図は本発明の他の実施例としての静電破壊保護装
置を示すもので、第３図中、符号11乃至15は第１図にお
ける符号11乃至15に対応し、第１のダイオードD1を構成
するためのP+形領域16′は、ベース拡散工程又は抵抗拡
散工程を利用して形成され、その上部に形成されるn+形
拡散領域17との接合部に該ダイオードD1が形成される。
更に符号18乃至21は第１図における符号18乃至21に対応
する。
置を示すもので、第３図中、符号11乃至15は第１図にお
ける符号11乃至15に対応し、第１のダイオードD1を構成
するためのP+形領域16′は、ベース拡散工程又は抵抗拡
散工程を利用して形成され、その上部に形成されるn+形
拡散領域17との接合部に該ダイオードD1が形成される。
更に符号18乃至21は第１図における符号18乃至21に対応
する。
本発明によれば、サブアース領域と、アイソレーショ
ン（素子分離）領域と、負の静電気に対する保護用ダイ
オードD2のP+領域とを１つのP+拡散領域でまかなえるた
め、無駄な領域がなく、これによって各ダイオードの寄
生抵抗が減少し、静電気に対する耐圧を向上させること
ができる。またダイオードD2として、上記P+拡散領域の
側面に形成されるPn接合を利用しているため、ダイオー
ドD2の容量を増大することができ、特に負の静電気に対
する耐量を増大させることができる。しかも、すべてIC
製造のための通常プロセス（素子分離拡散、コレクタ補
償拡散、ベース拡散、抵抗拡散等）を用いればよく、本
装置を形成するのに特別な工程を要することがない。
ン（素子分離）領域と、負の静電気に対する保護用ダイ
オードD2のP+領域とを１つのP+拡散領域でまかなえるた
め、無駄な領域がなく、これによって各ダイオードの寄
生抵抗が減少し、静電気に対する耐圧を向上させること
ができる。またダイオードD2として、上記P+拡散領域の
側面に形成されるPn接合を利用しているため、ダイオー
ドD2の容量を増大することができ、特に負の静電気に対
する耐量を増大させることができる。しかも、すべてIC
製造のための通常プロセス（素子分離拡散、コレクタ補
償拡散、ベース拡散、抵抗拡散等）を用いればよく、本
装置を形成するのに特別な工程を要することがない。
第１図は、本発明の１実施例としての静電破壊保護装置
を示す断面図、 第２図および第３図は、それぞれ第１図の要部の平面構
造を例示する図、 第４図は、本発明の他の実施例としての静電破壊保護装
置を示す断面図、 第５図は、この種の静電破壊保護装置の一般的な回路
図、 第６図は、この種の静電破壊保護装置に用いられるダイ
オードの構成を例示する図、 第７図は、従来技術におけるこの種の静電破壊保護装置
の構成を例示する図である。 （符号の説明） 11,51,71:半導体基板、 12,52,53,72:n+形埋込層、 14:アイソレーションおよびサブアース兼用P+形拡散領
域、 15:P+形領域14との間でダイオードD2を形成するn+形拡
散領域、 16,16′：ダイオードD1を形成するP+形拡散領域、 17:ダイオードD1を形成するn+形拡散領域、 57:アイソレーション領域、 59:サブアース側P+形拡散領域。
を示す断面図、 第２図および第３図は、それぞれ第１図の要部の平面構
造を例示する図、 第４図は、本発明の他の実施例としての静電破壊保護装
置を示す断面図、 第５図は、この種の静電破壊保護装置の一般的な回路
図、 第６図は、この種の静電破壊保護装置に用いられるダイ
オードの構成を例示する図、 第７図は、従来技術におけるこの種の静電破壊保護装置
の構成を例示する図である。 （符号の説明） 11,51,71:半導体基板、 12,52,53,72:n+形埋込層、 14:アイソレーションおよびサブアース兼用P+形拡散領
域、 15:P+形領域14との間でダイオードD2を形成するn+形拡
散領域、 16,16′：ダイオードD1を形成するP+形拡散領域、 17:ダイオードD1を形成するn+形拡散領域、 57:アイソレーション領域、 59:サブアース側P+形拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/088 27/092
Claims (1)
- 【請求項１】第１のP+領域およびn+領域で形成された第
１のダイオードの周りに第２のn+領域が形成され、更に
該第２のn+領域の周りに、該第２のn+領域との側面接合
部に第２のダイオードを形成しかつサブアースおよび素
子分離領域をも兼用する第２のP+領域が形成され、該第
１のP+領域と該第２のn+領域とが短絡されていることを
特徴とする静電破壊保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038489A JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038489A JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214055A JPH01214055A (ja) | 1989-08-28 |
| JP2579989B2 true JP2579989B2 (ja) | 1997-02-12 |
Family
ID=12526674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038489A Expired - Lifetime JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579989B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| FR2693032B1 (fr) * | 1992-06-25 | 1994-09-30 | Sgs Thomson Microelectronics | Structure de diodes de protection de plot. |
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-
1988
- 1988-02-23 JP JP63038489A patent/JP2579989B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214055A (ja) | 1989-08-28 |
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