JPH02283070A - 入力保護回路を備えた半導体集積回路装置 - Google Patents
入力保護回路を備えた半導体集積回路装置Info
- Publication number
- JPH02283070A JPH02283070A JP1105227A JP10522789A JPH02283070A JP H02283070 A JPH02283070 A JP H02283070A JP 1105227 A JP1105227 A JP 1105227A JP 10522789 A JP10522789 A JP 10522789A JP H02283070 A JPH02283070 A JP H02283070A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果型トランジスタのゲート
絶縁破壊を防止すべき入力保護回路を備えた半導体集積
回路装置に関し、特に、入力保護回路の半導体構造に関
する。
絶縁破壊を防止すべき入力保護回路を備えた半導体集積
回路装置に関し、特に、入力保護回路の半導体構造に関
する。
従来、絶縁ゲート電界効果型トランジスタを備えた半導
体集積回路装置には、第４図に示すような入力保護回路
を有するものが知られている。第４図中、Ｍは絶縁ゲー
ト電界効果型トランジスタで、このゲートＧと接地（Ｇ
ＮＤ）との間にはゲート電圧制限ダイオードＤ１が接続
され、またゲ−）Ｇは電流制限抵抗Ｒを介して入力端子
ＩＮに接続されている。更に入力端子ＩＮと接地との間
には抵抗保護ダイオードＤ２が接続されている。
体集積回路装置には、第４図に示すような入力保護回路
を有するものが知られている。第４図中、Ｍは絶縁ゲー
ト電界効果型トランジスタで、このゲートＧと接地（Ｇ
ＮＤ）との間にはゲート電圧制限ダイオードＤ１が接続
され、またゲ−）Ｇは電流制限抵抗Ｒを介して入力端子
ＩＮに接続されている。更に入力端子ＩＮと接地との間
には抵抗保護ダイオードＤ２が接続されている。
なお、Ｄ３は寄生ダイオードで、これには導通防止用の
電源電圧ＶＣＣが印加されている。
電源電圧ＶＣＣが印加されている。
ゲート電圧制限ダイオードＤＩのブレークダウン電圧は
絶縁ゲート電界効果型トランジスタＭのゲート酸化膜破
壊電圧より低く設定されている。
絶縁ゲート電界効果型トランジスタＭのゲート酸化膜破
壊電圧より低く設定されている。
入力端子ＩＮに対し正極性でゲート酸化膜破壊電圧以上
の高耐圧のサージが印加された場合には、ゲート電圧制
限ダイオードＤＩのブレイクダウンが起こり、電流が電
流制限抵抗Ｒ，アゲート圧制限ダイオードＤ２を介して
接地（ＧＮＤ）に流れ込み、これによりゲートＧは絶縁
破壊から保護される。一方、入力端子ＩＮに対し負極性
のサージが印加された場合、電流が抵抗保護ダイオード
Ｄ２を介して接地側から入力端子ＩＮへ流れるので、過
大電流による電流制限抵抗Ｒの破壊を防ぐことができる
。
の高耐圧のサージが印加された場合には、ゲート電圧制
限ダイオードＤＩのブレイクダウンが起こり、電流が電
流制限抵抗Ｒ，アゲート圧制限ダイオードＤ２を介して
接地（ＧＮＤ）に流れ込み、これによりゲートＧは絶縁
破壊から保護される。一方、入力端子ＩＮに対し負極性
のサージが印加された場合、電流が抵抗保護ダイオード
Ｄ２を介して接地側から入力端子ＩＮへ流れるので、過
大電流による電流制限抵抗Ｒの破壊を防ぐことができる
。
ところで、上記の入力保護回路における第４図示破線内
の電流制限抵抗Ｒおよび抵抗保護ダイオードＤ２は、第
５図に示す半導体構造とされている。第５図中、１はｐ
型半導体基板で、この上には高濃度ｎ型埋込み層２ａ、
２ｂが形成されている。３ａ、３ｂはｐ型半導体基板ｌ
上の低濃度ｎ型のエピタキシャル成長層をｐ型アイソレ
イション領域４ａ、４ｂ、４ｃで画成した分離島領域で
ある。分離島領域３ａ上に拡散形成された高１度ｎ型の
カソードコンタクト領域５ａには入力端子パッド５が導
電接触されている。この分離島領域３ａを区画するｐ型
アイソレイション領域４ａ上にはｐ型のアノードコンタ
クト領域６ａを介して導電接触する接地されたアノード
電極配線６が設ケラしている。ｐ型アイソレインジン領
域４ａとｐ型の分離島領域３ａとは抵抗保護ダイオード
Ｄ２を構成している。一方、分離島領域３ａに隣る分離
島領域３ｂには、電流制限抵抗Ｒとしてのｐ型拡散抵抗
層７が形成されている。このｐ型拡散抵抗層７の一端は
接続配線７ａを介して分離島領域３ａ上の入力端子バッ
ド５に接続されており、その他端は接続配線７ｂを介し
て他の分離島領域（図示せず）内に作り込まれた絶縁ゲ
ート電、界効果型トランジスタＭのゲートＧに接続され
ている。
の電流制限抵抗Ｒおよび抵抗保護ダイオードＤ２は、第
５図に示す半導体構造とされている。第５図中、１はｐ
型半導体基板で、この上には高濃度ｎ型埋込み層２ａ、
２ｂが形成されている。３ａ、３ｂはｐ型半導体基板ｌ
上の低濃度ｎ型のエピタキシャル成長層をｐ型アイソレ
イション領域４ａ、４ｂ、４ｃで画成した分離島領域で
ある。分離島領域３ａ上に拡散形成された高１度ｎ型の
カソードコンタクト領域５ａには入力端子パッド５が導
電接触されている。この分離島領域３ａを区画するｐ型
アイソレイション領域４ａ上にはｐ型のアノードコンタ
クト領域６ａを介して導電接触する接地されたアノード
電極配線６が設ケラしている。ｐ型アイソレインジン領
域４ａとｐ型の分離島領域３ａとは抵抗保護ダイオード
Ｄ２を構成している。一方、分離島領域３ａに隣る分離
島領域３ｂには、電流制限抵抗Ｒとしてのｐ型拡散抵抗
層７が形成されている。このｐ型拡散抵抗層７の一端は
接続配線７ａを介して分離島領域３ａ上の入力端子バッ
ド５に接続されており、その他端は接続配線７ｂを介し
て他の分離島領域（図示せず）内に作り込まれた絶縁ゲ
ート電、界効果型トランジスタＭのゲートＧに接続され
ている。
このｐ型拡散抵抗層７とｎ型分離島領域３ｂは寄生ダイ
オードＤ３を構成しているが、その寄生ダイオードを不
能化するため、分離島領域３ｂの高濃度ｎ型コンタクト
領域８には電源電圧Ｖ。Ｃが印加される。な↓、９はシ
リコン酸化膜で、１０は表面保護膜である。
オードＤ３を構成しているが、その寄生ダイオードを不
能化するため、分離島領域３ｂの高濃度ｎ型コンタクト
領域８には電源電圧Ｖ。Ｃが印加される。な↓、９はシ
リコン酸化膜で、１０は表面保護膜である。
しかしながら、上記の入力保護回路の半導体構造にあっ
ては、電流制限抵抗Ｒは分離島領域３ｂ内にｐ型拡散抵
抗層７として形成され、抵抗保護ダイオードＤ２は別の
分離島領域３ａおよびそれを画成するアイソレイション
領域４ａを用いて構成されており、保護素子が夫々異な
る分離島領域に作り込まれていることから、素子占有面
積が大きくなり、チップサイズの大型化を招く。
ては、電流制限抵抗Ｒは分離島領域３ｂ内にｐ型拡散抵
抗層７として形成され、抵抗保護ダイオードＤ２は別の
分離島領域３ａおよびそれを画成するアイソレイション
領域４ａを用いて構成されており、保護素子が夫々異な
る分離島領域に作り込まれていることから、素子占有面
積が大きくなり、チップサイズの大型化を招く。
そこで、本発明の課題は、単一の分離島領域内に入力保
護回路の電流制限抵抗および抵抗保護ダイオードを共に
作り込むことによって、素子占有面積の小型化を実現し
た入力保護回路を備えた半導体集積回路装置を提供する
ことにある。
護回路の電流制限抵抗および抵抗保護ダイオードを共に
作り込むことによって、素子占有面積の小型化を実現し
た入力保護回路を備えた半導体集積回路装置を提供する
ことにある。
上記課題を解決するために、本発明の講じた手段は、抵
抗保護ダイオードのコンタクト領域が形成された分離島
領域内に、そのコンタクト領域に隣接すると共にそれと
逆導電型の電流制限抵抗層を形成し、上記分離島領域上
にコンタクト領域および電流制限抵抗層の一部と導電接
触する入力端子バッドを設けたものである。
抗保護ダイオードのコンタクト領域が形成された分離島
領域内に、そのコンタクト領域に隣接すると共にそれと
逆導電型の電流制限抵抗層を形成し、上記分離島領域上
にコンタクト領域および電流制限抵抗層の一部と導電接
触する入力端子バッドを設けたものである。
かかる手段によれば、入力端子パッド下の単一の分離島
領域には電流制限抵抗層と抵抗保護ダイオードが形成さ
れているので、従来に比して１つの分離島領域を節約す
ることができ、チップサイズの小型化およびコストダウ
ンを図ることができる。
領域には電流制限抵抗層と抵抗保護ダイオードが形成さ
れているので、従来に比して１つの分離島領域を節約す
ることができ、チップサイズの小型化およびコストダウ
ンを図ることができる。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図は本発明の一実施例における入力保護回路を示す
回路構成図である。図中、Ｍは絶縁ゲート電界効果型ト
ランジスタ、ＤｌはそのゲートＧと接地間に接続された
ゲート電圧制限ダイオード、ＲはゲートＧと入力端子Ｉ
Ｎとの間に接続された電流制限抵抗、Ｄ２は入力端子と
接地間に接続された抵抗保護ダイオードである。
回路構成図である。図中、Ｍは絶縁ゲート電界効果型ト
ランジスタ、ＤｌはそのゲートＧと接地間に接続された
ゲート電圧制限ダイオード、ＲはゲートＧと入力端子Ｉ
Ｎとの間に接続された電流制限抵抗、Ｄ２は入力端子と
接地間に接続された抵抗保護ダイオードである。
第２図は同入力保護回路に係る半導体構造の平面図で、
第３図は第２図中のｌｌｌ−１１７線に沿って切断した
状態を示す切断矢視図である。
第３図は第２図中のｌｌｌ−１１７線に沿って切断した
状態を示す切断矢視図である。
この半導体構造にふいては、ｐ型半導体基板１上のエピ
タキシャル成長層をｐ型アイソレイション領域４ａ、４
ｂで区画して形成された低濃度ｎ型の分離島領域３ａ内
に、電流制限抵抗Ｒおよび抵抗保護ダイオードＤ２が作
り込まれている。抵抗保護ダイオードＤ２は、ｐ型アイ
ソレイション領域４ａをアノード領域とし、ｎ型分離島
領域３ａをカソード領域とするものである。アイソレイ
ション領域４ａ上のｐ型のアノードコンタクト領域６ａ
には接地されたアノード電極配線６が導電接触している
。底部に高濃度ｎ型の埋込み層２ａを有する分離島領域
３ａには高濃度ｎ型のカソードコンタクト領域１２が形
成され、このコンタクト領域１２は入力端子パッド１３
の張出し部１３ａの一部に導電接触している。また、こ
の分離島領域３ａにはカソードコンタクト領域１２に隣
接するｎ型拡散抵抗層１４が形成されている。ｎ型拡散
抵抗層１４のうちコンタクト領域１２側の部分は入力端
子パッド１３の張出し部１３ａに導電接触しており、そ
の反対側の部分はゲー）Ｇに導通する接続配線７ａに接
触している。
タキシャル成長層をｐ型アイソレイション領域４ａ、４
ｂで区画して形成された低濃度ｎ型の分離島領域３ａ内
に、電流制限抵抗Ｒおよび抵抗保護ダイオードＤ２が作
り込まれている。抵抗保護ダイオードＤ２は、ｐ型アイ
ソレイション領域４ａをアノード領域とし、ｎ型分離島
領域３ａをカソード領域とするものである。アイソレイ
ション領域４ａ上のｐ型のアノードコンタクト領域６ａ
には接地されたアノード電極配線６が導電接触している
。底部に高濃度ｎ型の埋込み層２ａを有する分離島領域
３ａには高濃度ｎ型のカソードコンタクト領域１２が形
成され、このコンタクト領域１２は入力端子パッド１３
の張出し部１３ａの一部に導電接触している。また、こ
の分離島領域３ａにはカソードコンタクト領域１２に隣
接するｎ型拡散抵抗層１４が形成されている。ｎ型拡散
抵抗層１４のうちコンタクト領域１２側の部分は入力端
子パッド１３の張出し部１３ａに導電接触しており、そ
の反対側の部分はゲー）Ｇに導通する接続配線７ａに接
触している。
次に、上記の半導体構造の製造方法を説明すると、まず
、ｐ型半導体基板１上に高濃度ｎ型の埋込み層２ａを形
成し、その上に低濃度ｎ型のエピタキシャル層を成長さ
せ、ｐ型アイソレイション領域４ａ、４ｂを形成して分
離島領域３ａを画成する。次に、ｎ型拡散によりアノー
ドコンタクト領域６ａふよびｎ型拡散抵抗層１４を同時
に形成した後、ｎ型拡散抵抗層１４の隣接領域に高濃度
ｎ型拡散によりカソードコンタクト領域１２を形成する
。
、ｐ型半導体基板１上に高濃度ｎ型の埋込み層２ａを形
成し、その上に低濃度ｎ型のエピタキシャル層を成長さ
せ、ｐ型アイソレイション領域４ａ、４ｂを形成して分
離島領域３ａを画成する。次に、ｎ型拡散によりアノー
ドコンタクト領域６ａふよびｎ型拡散抵抗層１４を同時
に形成した後、ｎ型拡散抵抗層１４の隣接領域に高濃度
ｎ型拡散によりカソードコンタクト領域１２を形成する
。
しかる後、シリコン酸化膜９にコンタクトホールを開孔
し、アルミニウム蒸着とエツチングによりアノード電橋
配線６．入力端子バッド１３および接続配線７ｂを同時
に形成し、その上に表面保護膜ｌＯを被着する。この製
造プロセスにおけるアノードコンタクト領域６ａおよび
ｎ型拡散抵抗層１４のｎ型拡散はバイポーラ部のベース
拡散、ＣＭＯ３部のｐチャネル絶縁ゲート電界効果型ト
ランジスタのソース環よびドレイン拡散と兼用でき、そ
の表面濃度は１０”−１０”ａｍ−’である。またカソ
ードコンタクト領域１２のｎ型拡散はバイポーラ部のエ
ミッタ拡牧、ＣＭＯ５部のＮチャネル絶縁ゲート電界効
果型トランジスタのソースふよびドレイン拡散と兼用で
きる。したがって、プロセス工程の追加なしに、電流制
限抵抗Ｒおよび抵抗保護ダイオードＤ２の作り込みが可
能である。
し、アルミニウム蒸着とエツチングによりアノード電橋
配線６．入力端子バッド１３および接続配線７ｂを同時
に形成し、その上に表面保護膜ｌＯを被着する。この製
造プロセスにおけるアノードコンタクト領域６ａおよび
ｎ型拡散抵抗層１４のｎ型拡散はバイポーラ部のベース
拡散、ＣＭＯ３部のｐチャネル絶縁ゲート電界効果型ト
ランジスタのソース環よびドレイン拡散と兼用でき、そ
の表面濃度は１０”−１０”ａｍ−’である。またカソ
ードコンタクト領域１２のｎ型拡散はバイポーラ部のエ
ミッタ拡牧、ＣＭＯ５部のＮチャネル絶縁ゲート電界効
果型トランジスタのソースふよびドレイン拡散と兼用で
きる。したがって、プロセス工程の追加なしに、電流制
限抵抗Ｒおよび抵抗保護ダイオードＤ２の作り込みが可
能である。
このように、単一の分離島領域３ａおよびこれを画成す
るアイソレイション領域４ａに電流制限抵抗Ｒおよび抵
抗保護ダイオードＤ２が作り込まれているので、入力保
護回路の素子形成の稠密化によりチップサイズの小型化
が実現される。従来の入力保護回路では１端子当たりの
レイアウト面積は約０．２ｍｍ２必要であったが、本実
施例によれば、その約半分の０．ｌｎｕ＋＋’で済む。
るアイソレイション領域４ａに電流制限抵抗Ｒおよび抵
抗保護ダイオードＤ２が作り込まれているので、入力保
護回路の素子形成の稠密化によりチップサイズの小型化
が実現される。従来の入力保護回路では１端子当たりの
レイアウト面積は約０．２ｍｍ２必要であったが、本実
施例によれば、その約半分の０．ｌｎｕ＋＋’で済む。
例えば、２０入力端子を有する半導体集積回路装置にお
ける入力保護回路の総面積は、従来４叩２必要であった
が、本実施例では約２關２で済み、その削減効果は全チ
ップ面積の１０〜３０％にも及び、これはコストダウン
に有効である。
ける入力保護回路の総面積は、従来４叩２必要であった
が、本実施例では約２關２で済み、その削減効果は全チ
ップ面積の１０〜３０％にも及び、これはコストダウン
に有効である。
以上説明したように、本発明に係る入力保護回路を備え
た半導体集積回路装置は、単一の分離島領域内に、抵抗
保護ダイオードのコンタクト領域とこれに隣接すると共
に逆導電型の電流制限抵抗層が形成され、コンタクト領
域および電流制限抵抗層の一部に導電接触する入力端子
パッドが設けられている点に特徴を有するものであるか
ら、次の効果を奏する。
た半導体集積回路装置は、単一の分離島領域内に、抵抗
保護ダイオードのコンタクト領域とこれに隣接すると共
に逆導電型の電流制限抵抗層が形成され、コンタクト領
域および電流制限抵抗層の一部に導電接触する入力端子
パッドが設けられている点に特徴を有するものであるか
ら、次の効果を奏する。
即ち、単一の分離島領域内に入力保護回路の２素子が稠
密に作り込まれているから、占有面積の縮少化が実現さ
れ、チップサイズの小型化およびコストダウンを図るこ
とができる。
密に作り込まれているから、占有面積の縮少化が実現さ
れ、チップサイズの小型化およびコストダウンを図るこ
とができる。
第１図は、本発明の一実施例における入力保護回路を示
す回路構成図である。 第２図は、同入力保護回路に係る半導体構造の平面図で
ある。 第３図は、第２図中のｌＩ［−［［線に沿って切断した
状態を示す切断矢視図である。 第４図は、従来の入力保護回路の一例を示す回路構成図
である。 第５図は、同従来例の半導体構造を示す断面図である。 Ｍ 絶縁ゲート電界効果型トランジスタ、Ｄｉアゲート
圧制限ダイオード、Ｒ電流制限抵抗、Ｄ２ 抵抗保護ダ
イオード、ｌ ｐ型半導体基板、２ａ 高濃度ｎ型埋込
み層、３ａ 低濃度ｎ型の分離島領域、４ ａ、ｄ ｂ
ｐ型アイソレインヨン領域、６ アノード電極配線
、７ｂ 接続配線、９ シリコン酸化膜、１０ 表面
保護膜、１２ 高濃度ｎ型のカソードコンタクト領域
、１３ 入力端子パッド、１３ａ 張出し部、１４
ｐ型拡散抵抗層。 ＮＤ 第 図
す回路構成図である。 第２図は、同入力保護回路に係る半導体構造の平面図で
ある。 第３図は、第２図中のｌＩ［−［［線に沿って切断した
状態を示す切断矢視図である。 第４図は、従来の入力保護回路の一例を示す回路構成図
である。 第５図は、同従来例の半導体構造を示す断面図である。 Ｍ 絶縁ゲート電界効果型トランジスタ、Ｄｉアゲート
圧制限ダイオード、Ｒ電流制限抵抗、Ｄ２ 抵抗保護ダ
イオード、ｌ ｐ型半導体基板、２ａ 高濃度ｎ型埋込
み層、３ａ 低濃度ｎ型の分離島領域、４ ａ、ｄ ｂ
ｐ型アイソレインヨン領域、６ アノード電極配線
、７ｂ 接続配線、９ シリコン酸化膜、１０ 表面
保護膜、１２ 高濃度ｎ型のカソードコンタクト領域
、１３ 入力端子パッド、１３ａ 張出し部、１４
ｐ型拡散抵抗層。 ＮＤ 第 図
Claims (1)
- １）絶縁ゲート電界効果型トランジスタのゲートと接地
との間に接続されたゲート電圧制限ダイオードと、該ゲ
ートと入力端子パッドとの間に接続された電流制限抵抗
層と、該入力端子パッドに導電接触するコンタクト領域
の属する分離島領域およびこれを区画するアイソレイシ
ョン領域で構成された抵抗保護ダイオードとを有する入
力保護回路を備えた半導体集積回路装置において、該電
流制限抵抗層は、該入力端子パッド下の該分離島領域に
て該コンタクト領域に隣接すると共に、該入力端子パッ
ドに一部導電接触し、該コンタクト領域とは逆導電型層
として形成されていることを特徴とする入力保護回路を
備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105227A JPH02283070A (ja) | 1989-04-25 | 1989-04-25 | 入力保護回路を備えた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105227A JPH02283070A (ja) | 1989-04-25 | 1989-04-25 | 入力保護回路を備えた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283070A true JPH02283070A (ja) | 1990-11-20 |
Family
ID=14401778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105227A Pending JPH02283070A (ja) | 1989-04-25 | 1989-04-25 | 入力保護回路を備えた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401995A (en) * | 1992-07-31 | 1995-03-28 | Sgs-Thomson Microelectronics, S.R.L. | Circuit with diode-protected emitter resistors |
| WO2006134410A3 (en) * | 2004-02-05 | 2007-04-19 | Marpole International Inc | Light-emitting structures |
| KR20180089889A (ko) * | 2016-02-09 | 2018-08-09 | 미쓰비시덴키 가부시키가이샤 | 보호 다이오드 부착 전계 효과 트랜지스터 |
-
1989
- 1989-04-25 JP JP1105227A patent/JPH02283070A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401995A (en) * | 1992-07-31 | 1995-03-28 | Sgs-Thomson Microelectronics, S.R.L. | Circuit with diode-protected emitter resistors |
| WO2006134410A3 (en) * | 2004-02-05 | 2007-04-19 | Marpole International Inc | Light-emitting structures |
| US7332861B2 (en) | 2004-02-05 | 2008-02-19 | Agilight, Inc. | Light-emitting structures |
| KR20180089889A (ko) * | 2016-02-09 | 2018-08-09 | 미쓰비시덴키 가부시키가이샤 | 보호 다이오드 부착 전계 효과 트랜지스터 |
| US10438942B2 (en) | 2016-02-09 | 2019-10-08 | Mitsubishi Electric Corporation | Field-effect transistor with protection diodes |
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