JP2601143B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型ダイオード
に関し、特にＩＣの静電気保護用定電圧ダイオードのペ
レット構造に関する。
に関し、特にＩＣの静電気保護用定電圧ダイオードのペ
レット構造に関する。
【０００２】
【従来の技術】従来の定電圧ダイオードの一例を図３
（ａ）（ｂ）の断面図に示す。（ａ）は拡散により接合
を形成する構造の定電圧ダイオ−ドで、（ｂ）は多結晶
半導体により接合を形成する構造の定電圧ダイオ−ドで
ある。同図（ａ）のようにＮ型半導体基板２０ａ上の酸
化膜にフォトレジストで窓をあけ、アクセプタ−不純物
を拡散し、ガードリングとなるＰ型領域２１ａを形成す
る。同様にして、前記Ｐ型領域２１ａで囲まれる領域に
前記Ｐ型領域２１ａよりアクセプタ−不純物濃度が高く
所要の降伏電圧になるＰ+ 領域２２ａを形成する。Ｐ+
領域２２ａ側とＮ型半導体基板２０ａ側にアノ−ド電極
２４ａとカソ−ド電極２５ａを形成する。又は、同図
（ｂ）のようにＮ型半導体基板２０ｂ上の酸化膜にフォ
トレジストで窓をあけ、アクセプタ−不純物を拡散し、
ガ−ドリングとなるＰ型領域２１ｂを形成する。前記Ｐ
型領域２１ｂで囲まれる領域に所要の降伏電圧になる高
濃度のアクセプタ−不純物を含んだ多結晶半導体（Ｐ+
領域）２２ｂを形成する。多結晶半導体（Ｐ+ 領域）２
２ｂ側とＮ型半導体基板２０ｂ側にアノ−ド電極２４ｂ
とカソード電極２５ｂを形成する。このように構成され
る定電圧ダイオードは、アノード電極とカソード電極を
リード等を介して外部回路に接続し、かつ所定の封止が
行われる。
（ａ）（ｂ）の断面図に示す。（ａ）は拡散により接合
を形成する構造の定電圧ダイオ−ドで、（ｂ）は多結晶
半導体により接合を形成する構造の定電圧ダイオ−ドで
ある。同図（ａ）のようにＮ型半導体基板２０ａ上の酸
化膜にフォトレジストで窓をあけ、アクセプタ−不純物
を拡散し、ガードリングとなるＰ型領域２１ａを形成す
る。同様にして、前記Ｐ型領域２１ａで囲まれる領域に
前記Ｐ型領域２１ａよりアクセプタ−不純物濃度が高く
所要の降伏電圧になるＰ+ 領域２２ａを形成する。Ｐ+
領域２２ａ側とＮ型半導体基板２０ａ側にアノ−ド電極
２４ａとカソ−ド電極２５ａを形成する。又は、同図
（ｂ）のようにＮ型半導体基板２０ｂ上の酸化膜にフォ
トレジストで窓をあけ、アクセプタ−不純物を拡散し、
ガ−ドリングとなるＰ型領域２１ｂを形成する。前記Ｐ
型領域２１ｂで囲まれる領域に所要の降伏電圧になる高
濃度のアクセプタ−不純物を含んだ多結晶半導体（Ｐ+
領域）２２ｂを形成する。多結晶半導体（Ｐ+ 領域）２
２ｂ側とＮ型半導体基板２０ｂ側にアノ−ド電極２４ｂ
とカソード電極２５ｂを形成する。このように構成され
る定電圧ダイオードは、アノード電極とカソード電極を
リード等を介して外部回路に接続し、かつ所定の封止が
行われる。
【０００３】
【発明が解決しようとする課題】ＩＣの静電気保護用定
電圧ダイオードを作成する場合、次のような電気的特性
にする必要がある。 ・降伏電圧がＩＣの入出力信号電圧より高く、ＩＣの耐
圧より低い電圧［５Ｖ信号系ＩＣの場合、約６Ｖ］ ・リーク電流が小さい。（ＩＣの入出力信号波形を乱さ
ないため、消費電力を小さくするため） ・端子間容量が小さい。（ＩＣの入出力信号波形を乱さ
ないため）［１０ｐＦ程度以下］ ・静電気耐量が大きい。 一方、静電気耐量と端子間容量は、比例関係にあり、Ｉ
Ｃの入出力信号波形を乱さないように端子間容量を小さ
くすると、十分な静電気耐量が得られないという欠点が
あった。また、ダイオードの降伏電圧が５Ｖ以下の場
合、ツェナー降伏が支配的になり、リーク電流が大きく
なる。例えば、３Ｖ信号系ＩＣの静電気保護用ダイオー
ドを従来構造で作製しようとした場合、降伏電圧が４Ｖ
のダイオードを作製すると、３Ｖの時のリーク電流が数
ｍＡ程度になる。そのため、入出力信号の電圧が５Ｖよ
り小さいＩＣの静電気保護用ダイオードは、リーク電流
の問題があって、従来構造で作製できないという欠点が
あった。
電圧ダイオードを作成する場合、次のような電気的特性
にする必要がある。 ・降伏電圧がＩＣの入出力信号電圧より高く、ＩＣの耐
圧より低い電圧［５Ｖ信号系ＩＣの場合、約６Ｖ］ ・リーク電流が小さい。（ＩＣの入出力信号波形を乱さ
ないため、消費電力を小さくするため） ・端子間容量が小さい。（ＩＣの入出力信号波形を乱さ
ないため）［１０ｐＦ程度以下］ ・静電気耐量が大きい。 一方、静電気耐量と端子間容量は、比例関係にあり、Ｉ
Ｃの入出力信号波形を乱さないように端子間容量を小さ
くすると、十分な静電気耐量が得られないという欠点が
あった。また、ダイオードの降伏電圧が５Ｖ以下の場
合、ツェナー降伏が支配的になり、リーク電流が大きく
なる。例えば、３Ｖ信号系ＩＣの静電気保護用ダイオー
ドを従来構造で作製しようとした場合、降伏電圧が４Ｖ
のダイオードを作製すると、３Ｖの時のリーク電流が数
ｍＡ程度になる。そのため、入出力信号の電圧が５Ｖよ
り小さいＩＣの静電気保護用ダイオードは、リーク電流
の問題があって、従来構造で作製できないという欠点が
あった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面に第１及び第２のダイオード領域を
有し、第１のダイオード領域がブレークダウンする電圧
より小さい印加電圧で第１のダイオード領域と第２のダ
イオード領域間の半導体基板の表面を反転させ一つにつ
ながせるＭＯＳ部を有し、ＭＯＳ部のゲートは第１のダ
イオード領域に接続するという特徴を有しているもので
ある。また、第１導電型を有する半導体基板の一主面に
第２導電型の第１のダイオード領域と、前記第１のダイ
オード領域と分離して形成された第２導電型の第２のダ
イオード領域と、前記第１のダイオード領域上にコンタ
クト領域を有し、前記第１のダイオード領域、第１導電
型領域、及び第２のダイオード領域上を覆う絶縁膜と、
前記コンタクト領域に接続し、前記第１導電型領域、前
記第２のダイオード領域上の絶縁膜の一部又は全体を覆
うように形成された配線を有し、前記第１のダイオード
領域がブレークダウンする電圧より小さい印加電圧で、
前記配線下の前記第１導電型領域が反転し、第１のダイ
オード領域と第２のダイオード領域が一つにつながるこ
とを特徴とする半導体装置である。本発明の半導体装置
において、後述の実施例で説明するが、ダイオード領域
について例えば図１（ａ）では、第１のダイオード領域
はＰ型領域２ａ及びＰ＋領域５ａであり、第２のダイオ
ード領域はＰ型領域３ａ，４ａ及びＰ＋領域６ａであ
る。図１（ｂ）では、第１のダイオード領域はＰ型領域
２ｂ及び多結晶半導体（Ｐ＋領域）５ｂであり、第２の
ダイオード領域はＰ型領域３ｂ，４ｂ及び多結晶半導体
（Ｐ＋領域）６ｂである。
半導体基板の一主面に第１及び第２のダイオード領域を
有し、第１のダイオード領域がブレークダウンする電圧
より小さい印加電圧で第１のダイオード領域と第２のダ
イオード領域間の半導体基板の表面を反転させ一つにつ
ながせるＭＯＳ部を有し、ＭＯＳ部のゲートは第１のダ
イオード領域に接続するという特徴を有しているもので
ある。また、第１導電型を有する半導体基板の一主面に
第２導電型の第１のダイオード領域と、前記第１のダイ
オード領域と分離して形成された第２導電型の第２のダ
イオード領域と、前記第１のダイオード領域上にコンタ
クト領域を有し、前記第１のダイオード領域、第１導電
型領域、及び第２のダイオード領域上を覆う絶縁膜と、
前記コンタクト領域に接続し、前記第１導電型領域、前
記第２のダイオード領域上の絶縁膜の一部又は全体を覆
うように形成された配線を有し、前記第１のダイオード
領域がブレークダウンする電圧より小さい印加電圧で、
前記配線下の前記第１導電型領域が反転し、第１のダイ
オード領域と第２のダイオード領域が一つにつながるこ
とを特徴とする半導体装置である。本発明の半導体装置
において、後述の実施例で説明するが、ダイオード領域
について例えば図１（ａ）では、第１のダイオード領域
はＰ型領域２ａ及びＰ＋領域５ａであり、第２のダイオ
ード領域はＰ型領域３ａ，４ａ及びＰ＋領域６ａであ
る。図１（ｂ）では、第１のダイオード領域はＰ型領域
２ｂ及び多結晶半導体（Ｐ＋領域）５ｂであり、第２の
ダイオード領域はＰ型領域３ｂ，４ｂ及び多結晶半導体
（Ｐ＋領域）６ｂである。
【０００５】
【作用】本発明においては、静電気による過大な電圧が
印加された場合に、第１のダイオード領域と第２のダイ
オード領域で静電気エネルギーを吸収することができる
ものであり、また静電気耐量と端子間容量は、比例関係
にあるため、第２のダイオード領域の接合面積を大きく
することで、印加電圧がＩＣの入出力電圧範囲の時の端
子間容量を増やすことなく、従来構造に比べて数倍以上
の静電気耐量を得ることが出来るものである。
印加された場合に、第１のダイオード領域と第２のダイ
オード領域で静電気エネルギーを吸収することができる
ものであり、また静電気耐量と端子間容量は、比例関係
にあるため、第２のダイオード領域の接合面積を大きく
することで、印加電圧がＩＣの入出力電圧範囲の時の端
子間容量を増やすことなく、従来構造に比べて数倍以上
の静電気耐量を得ることが出来るものである。
【０００６】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１（ａ）（ｂ）（ｃ）は、本発明の第１
実施例の定電圧ダイオードである。ここで図１（ａ）は
拡散により接合を形成する構造の定電圧ダイオ−ドで、
（ｂ）は多結晶半導体により接合を形成する構造の定電
圧ダイオ−ドで、（ｃ）は同図（ａ）（ｂ）の等価回路
である。図１（ａ）について説明する。図１（ａ）のＮ
型半導体基板１ａの表面に酸化膜を設け、フォトレジス
トで選択的に酸化膜に窓をあけ、この窓を通してアクセ
プタ−不純物を拡散し、ダイオ−ドのガードリングとな
るＰ型領域２ａ，３ａ，４ａを形成する。また、Ｐ型領
域２ａは，ＭＯＳトランジスタ部のドレインとなり、Ｐ
型領域３ａはＭＯＳトランジスタ部のソ−スとなる。再
び、Ｎ型半導体基板１ａに改めて酸化膜を形成し、フォ
トレジストで選択的に酸化膜に窓をあけ、Ｐ型領域２ａ
で囲まれる領域及びＰ型領域３ａとＰ型領域４ａで囲ま
れる領域に高濃度のアクセプタ−不純物を拡散し、所要
の降伏電圧のＰ+ 領域５ａ，６ａを形成する。Ｐ型領域
２ａ及びＰ+ 領域５ａは、ダイオード領域１のアノ−ド
となり、Ｐ型領域３ａ，４ａ及びＰ+ 領域６ａはダイオ
ード領域２のアノ−ドとなる。酸化膜を選択的に除去及
び形成し、ゲート酸化膜７ａと酸化膜８ａを形成する。
Ｐ型領域２ａとＰ型領域３ａの間に不純物をイオン注入
し、ＭＯＳトランジスタ部のターンオン電圧ＶT をコン
トロールする。アノード電極９ａ（即ち、配線）とカソ
ード電極１０ａを蒸着し、ペレットを作製する。
する。 ［実施例１］図１（ａ）（ｂ）（ｃ）は、本発明の第１
実施例の定電圧ダイオードである。ここで図１（ａ）は
拡散により接合を形成する構造の定電圧ダイオ−ドで、
（ｂ）は多結晶半導体により接合を形成する構造の定電
圧ダイオ−ドで、（ｃ）は同図（ａ）（ｂ）の等価回路
である。図１（ａ）について説明する。図１（ａ）のＮ
型半導体基板１ａの表面に酸化膜を設け、フォトレジス
トで選択的に酸化膜に窓をあけ、この窓を通してアクセ
プタ−不純物を拡散し、ダイオ−ドのガードリングとな
るＰ型領域２ａ，３ａ，４ａを形成する。また、Ｐ型領
域２ａは，ＭＯＳトランジスタ部のドレインとなり、Ｐ
型領域３ａはＭＯＳトランジスタ部のソ−スとなる。再
び、Ｎ型半導体基板１ａに改めて酸化膜を形成し、フォ
トレジストで選択的に酸化膜に窓をあけ、Ｐ型領域２ａ
で囲まれる領域及びＰ型領域３ａとＰ型領域４ａで囲ま
れる領域に高濃度のアクセプタ−不純物を拡散し、所要
の降伏電圧のＰ+ 領域５ａ，６ａを形成する。Ｐ型領域
２ａ及びＰ+ 領域５ａは、ダイオード領域１のアノ−ド
となり、Ｐ型領域３ａ，４ａ及びＰ+ 領域６ａはダイオ
ード領域２のアノ−ドとなる。酸化膜を選択的に除去及
び形成し、ゲート酸化膜７ａと酸化膜８ａを形成する。
Ｐ型領域２ａとＰ型領域３ａの間に不純物をイオン注入
し、ＭＯＳトランジスタ部のターンオン電圧ＶT をコン
トロールする。アノード電極９ａ（即ち、配線）とカソ
ード電極１０ａを蒸着し、ペレットを作製する。
【０００７】図１（ｂ）について説明する。図１（ｂ）
のＮ型半導体基板１ｂの表面に酸化膜を設け、フォトレ
ジストで選択的に酸化膜に窓をあけ、この窓を通してア
クセプタ−不純物を拡散し、ダイオ−ドのガードリング
となるＰ型領域２ｂ，３ｂ，４ｂを形成する。また、Ｐ
型領域２ｂは，ＭＯＳトランジスタ部のドレインとな
り、Ｐ型領域３ｂはＭＯＳトランジスタ部のソ−スとな
る。再び、Ｎ型半導体基板１ｂに改めて酸化膜を形成
し、フォトレジストで選択的に酸化膜に窓をあけ、Ｐ型
領域２ｂで囲まれる領域及びＰ型領域３ｂとＰ型領域４
ｂで囲まれる領域に所要の降伏電圧になる高濃度のアク
セプタ−不純物を含んだ多結晶半導体（Ｐ+領域）５
ｂ、６ｂを形成する。Ｐ型領域２ｂ及び多結晶半導体
（Ｐ+ 領域）５ｂは、ダイオード領域１のアノ−ドとな
り、Ｐ型領域３ｂ，４ｂ及び多結晶半導体（Ｐ+ 領域）
６ｂはダイオード領域２のアノ−ドとなる。酸化膜を選
択的に除去及び形成し、ゲート酸化膜７ｂと酸化膜８ｂ
を形成する。Ｐ型領域２ｂとＰ型領域３ｂの間に不純物
をイオン注入し、ＭＯＳトランジスタ部のターンオン電
圧ＶT をコントロールする。アノード電極９ｂとカソー
ド電極１０ｂを蒸着し、ペレットを作製する。図中のＡ
1 はダイオ−ド領域１のアノ−ド、Ｋ1 はダイオ−ド領
域１のカソ−ド、Ａ2 はダイオ−ド領域２のアノ−ド、
Ｋ2 はダイオ−ド領域２のカソ−ド、ＤはＭＯＳトラン
ジスタ部のドレイン、ＳはＭＯＳトランジスタ部のソ−
ス、ＧはＭＯＳトランジスタ部のゲ−トを示すものであ
る。
のＮ型半導体基板１ｂの表面に酸化膜を設け、フォトレ
ジストで選択的に酸化膜に窓をあけ、この窓を通してア
クセプタ−不純物を拡散し、ダイオ−ドのガードリング
となるＰ型領域２ｂ，３ｂ，４ｂを形成する。また、Ｐ
型領域２ｂは，ＭＯＳトランジスタ部のドレインとな
り、Ｐ型領域３ｂはＭＯＳトランジスタ部のソ−スとな
る。再び、Ｎ型半導体基板１ｂに改めて酸化膜を形成
し、フォトレジストで選択的に酸化膜に窓をあけ、Ｐ型
領域２ｂで囲まれる領域及びＰ型領域３ｂとＰ型領域４
ｂで囲まれる領域に所要の降伏電圧になる高濃度のアク
セプタ−不純物を含んだ多結晶半導体（Ｐ+領域）５
ｂ、６ｂを形成する。Ｐ型領域２ｂ及び多結晶半導体
（Ｐ+ 領域）５ｂは、ダイオード領域１のアノ−ドとな
り、Ｐ型領域３ｂ，４ｂ及び多結晶半導体（Ｐ+ 領域）
６ｂはダイオード領域２のアノ−ドとなる。酸化膜を選
択的に除去及び形成し、ゲート酸化膜７ｂと酸化膜８ｂ
を形成する。Ｐ型領域２ｂとＰ型領域３ｂの間に不純物
をイオン注入し、ＭＯＳトランジスタ部のターンオン電
圧ＶT をコントロールする。アノード電極９ｂとカソー
ド電極１０ｂを蒸着し、ペレットを作製する。図中のＡ
1 はダイオ−ド領域１のアノ−ド、Ｋ1 はダイオ−ド領
域１のカソ−ド、Ａ2 はダイオ−ド領域２のアノ−ド、
Ｋ2 はダイオ−ド領域２のカソ−ド、ＤはＭＯＳトラン
ジスタ部のドレイン、ＳはＭＯＳトランジスタ部のソ−
ス、ＧはＭＯＳトランジスタ部のゲ−トを示すものであ
る。
【０００８】このペレットの等価回路を同図（ｃ）に示
す。例えば、５Ｖ信号系ＩＣの静電気保護用定電圧ダイ
オードを作製する場合、ダイオード領域１及びダイオー
ド領域２の降伏電圧を６Ｖ程度にし、ＭＯＳトランジス
タ部のターンオン電圧を５．５Ｖ程度にする。また、Ｐ
型領域（ガードリング）３ａ，３ｂの内径寸法を８０μ
ｍφ程度以下にすることで、印加電圧がターンオン電圧
未満時の端子間容量は１０ｐＦ程度以下になる。印加電
圧がＩＣの入出力信号電圧範囲（０〜５Ｖ）の時は、ダ
イオード領域１が単独にあるのと同じであるから、端子
間容量が小さい。（ＩＣの入出力信号波形を乱さな
い。）［同図（ｃ）のＤとＳ間がオ−プン状態］ 印加電圧がターンオン電圧（５．５Ｖ）をこえると、Ｐ
型領域２ａ，２ｂとＰ型領域３ａ，３ｂ間の表面が反転
し、ダイオード領域１とダイオード領域２のカソ−ドが
一つにつながり、接合面積及び端子間容量がふえる。
［同図（ｃ）のＤとＳ間がショ−ト状態となり、ダイオ
−ド領域１とダイオ−ド領域２が並列接続になる。］印
加電圧が降伏電圧（６Ｖ）になると、ダイオード領域１
とダイオード領域２の両方で降伏が起きる。よって、静
電気による過大な電圧が印加された場合、ダイオード領
域１とダイオード領域２の両方で静電気エネルギーを吸
収する。静電気耐量と端子間容量は、比例関係にあるた
め、ダイオード領域２の接合面積を大きくすることで、
印加電圧がＩＣの入出力電圧範囲の時の端子間容量を増
やすことなく、従来構造に比べて数倍以上の静電気耐量
を得ることが出来る。
す。例えば、５Ｖ信号系ＩＣの静電気保護用定電圧ダイ
オードを作製する場合、ダイオード領域１及びダイオー
ド領域２の降伏電圧を６Ｖ程度にし、ＭＯＳトランジス
タ部のターンオン電圧を５．５Ｖ程度にする。また、Ｐ
型領域（ガードリング）３ａ，３ｂの内径寸法を８０μ
ｍφ程度以下にすることで、印加電圧がターンオン電圧
未満時の端子間容量は１０ｐＦ程度以下になる。印加電
圧がＩＣの入出力信号電圧範囲（０〜５Ｖ）の時は、ダ
イオード領域１が単独にあるのと同じであるから、端子
間容量が小さい。（ＩＣの入出力信号波形を乱さな
い。）［同図（ｃ）のＤとＳ間がオ−プン状態］ 印加電圧がターンオン電圧（５．５Ｖ）をこえると、Ｐ
型領域２ａ，２ｂとＰ型領域３ａ，３ｂ間の表面が反転
し、ダイオード領域１とダイオード領域２のカソ−ドが
一つにつながり、接合面積及び端子間容量がふえる。
［同図（ｃ）のＤとＳ間がショ−ト状態となり、ダイオ
−ド領域１とダイオ−ド領域２が並列接続になる。］印
加電圧が降伏電圧（６Ｖ）になると、ダイオード領域１
とダイオード領域２の両方で降伏が起きる。よって、静
電気による過大な電圧が印加された場合、ダイオード領
域１とダイオード領域２の両方で静電気エネルギーを吸
収する。静電気耐量と端子間容量は、比例関係にあるた
め、ダイオード領域２の接合面積を大きくすることで、
印加電圧がＩＣの入出力電圧範囲の時の端子間容量を増
やすことなく、従来構造に比べて数倍以上の静電気耐量
を得ることが出来る。
【０００９】［実施例２］図２（ａ）（ｂ）（ｃ）は、
本発明の第２の実施例の定電圧ダイオードで、（ａ）は
拡散により接合を形成する構造の定電圧ダイオ−ド、
（ｂ）は多結晶半導体により接合を形成する構造の定電
圧ダイオ−ド、（ｃ）は同図（ａ）（ｂ）の等価回路で
ある。その製法は、第１の実施例と同じであるため、省
略する。第２の実施例の特徴は、ダイオード領域１とダ
イオード領域２の降伏電圧を変えたことにある。例え
ば、３Ｖ信号系ＩＣの静電気保護用定電圧ダイオードを
作製する場合、ＭＯＳトランジスタ部のターンオン電圧
を４Ｖ程度（ＩＣの入出力信号電圧より高く、ＩＣの耐
圧より低い電圧）にし、ダイオード領域２の降伏電圧を
ターンオン電圧以下にする。印加電圧がＩＣの入出信号
電圧範囲（０〜３Ｖ）の時は、降伏電圧の高いダイオー
ド領域１が単独にあるのと同じであるから、リーク電流
が非常に小さく、端子間容量が小さい。［同図（ｃ）の
ＤとＳ間がオ−プン状態］ 印加電圧がターンオン電圧（４Ｖ）をこえると、Ｐ型領
域１２ａ，１２ｂとＰ型領域１３ａ，１３ｂ間の表面が
反転し、ダイオード領域１とダイオード領域２が一つに
つながり、ダイオード領域２に降伏電圧以上の電圧が印
加されるため、ダイオード領域２で降伏が起きる。よっ
て、静電気による過大な電圧が印加された場合、ダイオ
ード領域２で静電気エネルギーを吸収する。［同図
（ｃ）のＤとＳ間がショ−ト状態］ 従来構造で、入出力信号電圧が５Ｖより小さいＩＣの静
電気保護用ダイオードの作製は、リーク電流が大きいと
いう問題があって不可能であったが、本構造を用いるこ
とにより作製が可能となる。
本発明の第２の実施例の定電圧ダイオードで、（ａ）は
拡散により接合を形成する構造の定電圧ダイオ−ド、
（ｂ）は多結晶半導体により接合を形成する構造の定電
圧ダイオ−ド、（ｃ）は同図（ａ）（ｂ）の等価回路で
ある。その製法は、第１の実施例と同じであるため、省
略する。第２の実施例の特徴は、ダイオード領域１とダ
イオード領域２の降伏電圧を変えたことにある。例え
ば、３Ｖ信号系ＩＣの静電気保護用定電圧ダイオードを
作製する場合、ＭＯＳトランジスタ部のターンオン電圧
を４Ｖ程度（ＩＣの入出力信号電圧より高く、ＩＣの耐
圧より低い電圧）にし、ダイオード領域２の降伏電圧を
ターンオン電圧以下にする。印加電圧がＩＣの入出信号
電圧範囲（０〜３Ｖ）の時は、降伏電圧の高いダイオー
ド領域１が単独にあるのと同じであるから、リーク電流
が非常に小さく、端子間容量が小さい。［同図（ｃ）の
ＤとＳ間がオ−プン状態］ 印加電圧がターンオン電圧（４Ｖ）をこえると、Ｐ型領
域１２ａ，１２ｂとＰ型領域１３ａ，１３ｂ間の表面が
反転し、ダイオード領域１とダイオード領域２が一つに
つながり、ダイオード領域２に降伏電圧以上の電圧が印
加されるため、ダイオード領域２で降伏が起きる。よっ
て、静電気による過大な電圧が印加された場合、ダイオ
ード領域２で静電気エネルギーを吸収する。［同図
（ｃ）のＤとＳ間がショ−ト状態］ 従来構造で、入出力信号電圧が５Ｖより小さいＩＣの静
電気保護用ダイオードの作製は、リーク電流が大きいと
いう問題があって不可能であったが、本構造を用いるこ
とにより作製が可能となる。
【００１０】
【発明の効果】以上説明したように本発明によれば、半
導体基板にダイオード領域１と、ダイオード領域２と、
ダイオード領域１がブレークダウンする電圧より小さい
印加電圧でダイオード領域１とダイオード領域２間の半
導体基板表面を反転させる絶縁膜と配線を形成し、前記
配線をダイオード領域１に接続させたので、静電気耐量
が高くなるという効果とリーク電流が小さくなるという
効果を有する。即ち、ＩＣの入出力信号波形を乱さない
ように端子間容量を小さくすることがあっても、十分な
静電気耐量が得られるものであり、また入出力信号の電
圧が５Ｖより小さいＩＣの静電気保護用ダイオードにお
いても、リーク電流の問題を解決することができるとい
う効果を奏するものである。
導体基板にダイオード領域１と、ダイオード領域２と、
ダイオード領域１がブレークダウンする電圧より小さい
印加電圧でダイオード領域１とダイオード領域２間の半
導体基板表面を反転させる絶縁膜と配線を形成し、前記
配線をダイオード領域１に接続させたので、静電気耐量
が高くなるという効果とリーク電流が小さくなるという
効果を有する。即ち、ＩＣの入出力信号波形を乱さない
ように端子間容量を小さくすることがあっても、十分な
静電気耐量が得られるものであり、また入出力信号の電
圧が５Ｖより小さいＩＣの静電気保護用ダイオードにお
いても、リーク電流の問題を解決することができるとい
う効果を奏するものである。
【図１】本発明の第１の実施例の定電圧ダイオード
【図２】本発明の第２の実施例の定電圧ダイオード
【図３】従来の定電圧ダイオード
１ａ，１ｂ Ｎ型半導体基板 ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ Ｐ型領域（ガー
ドリング） ５ａ，６ａ Ｐ+ 領域 ５ｂ，６ｂ 多結晶半導体（Ｐ+ 領域） ７ａ，７ｂ ゲート酸化膜 ８ａ，８ｂ 酸化膜 ９ａ，９ｂ アノード電極 １０ａ，１０ｂ カソード電極 １１ａ，１１ｂ Ｎ型半導体基板 １２ａ，１２ｂ Ｐ型領域（ダイオード領域１） １３ａ，１３ｂ，１４ａ，１４ｂ Ｐ型領域（ガードリ
ング） １５ａ Ｐ+ 領域 １５ｂ 多結晶半導体（Ｐ+ 領域） １６ａ，１６ｂ ゲート酸化膜 １７ａ，１７ｂ 酸化膜 １８ａ，１８ｂ アノード電極 １９ａ，１９ｂ カソード電極 ２０ａ，２０ｂ Ｎ型半導体基板 ２１ａ，２１ｂ Ｐ型領域（ガードリング） ２２ａ Ｐ+ 領域 ２２ｂ 多結晶半導体（Ｐ+ 領域） ２３ａ，２３ｂ 酸化膜 ２４ａ，２４ｂ アノード電極 ２５ａ，２５ｂ カソード電極
ドリング） ５ａ，６ａ Ｐ+ 領域 ５ｂ，６ｂ 多結晶半導体（Ｐ+ 領域） ７ａ，７ｂ ゲート酸化膜 ８ａ，８ｂ 酸化膜 ９ａ，９ｂ アノード電極 １０ａ，１０ｂ カソード電極 １１ａ，１１ｂ Ｎ型半導体基板 １２ａ，１２ｂ Ｐ型領域（ダイオード領域１） １３ａ，１３ｂ，１４ａ，１４ｂ Ｐ型領域（ガードリ
ング） １５ａ Ｐ+ 領域 １５ｂ 多結晶半導体（Ｐ+ 領域） １６ａ，１６ｂ ゲート酸化膜 １７ａ，１７ｂ 酸化膜 １８ａ，１８ｂ アノード電極 １９ａ，１９ｂ カソード電極 ２０ａ，２０ｂ Ｎ型半導体基板 ２１ａ，２１ｂ Ｐ型領域（ガードリング） ２２ａ Ｐ+ 領域 ２２ｂ 多結晶半導体（Ｐ+ 領域） ２３ａ，２３ｂ 酸化膜 ２４ａ，２４ｂ アノード電極 ２５ａ，２５ｂ カソード電極
Claims (2)
- 【請求項１】 半導体基板の一主面に第１及び第２のダ
イオード領域を有し、第１のダイオード領域がブレーク
ダウンする電圧より小さい印加電圧で第１のダイオード
領域と第２のダイオード領域間の半導体基板の表面を反
転させ一つにつながせるＭＯＳ部を有し、ＭＯＳ部のゲ
ートは第１のダイオード領域に接続するという特徴を有
している半導体装置。 - 【請求項２】 第１導電型を有する半導体基板の一主面
に第２導電型の第１のダイオード領域と、前記第１のダ
イオード領域と分離して形成された第２導電型の第２の
ダイオード領域と、前記第１のダイオード領域上にコン
タクト領域を有し、前記第１のダイオード領域、第１導
電型領域、及び第２のダイオード領域上を覆う絶縁膜
と、前記コンタクト領域に接続し、前記第１導電型領
域、前記第２のダイオード領域上の絶縁膜の一部又は全
体を覆うように形成された配線を有し、前記第１のダイ
オード領域がブレークダウンする電圧より小さい印加電
圧で、前記配線下の前記第１導電型領域が反転し、第１
のダイオード領域と第２のダイオード領域が一つにつな
がることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171202A JP2601143B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体装置 |
| US08/260,832 US5548152A (en) | 1993-06-17 | 1994-06-16 | Semiconductor device with parallel-connected diodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171202A JP2601143B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774312A JPH0774312A (ja) | 1995-03-17 |
| JP2601143B2 true JP2601143B2 (ja) | 1997-04-16 |
Family
ID=15918918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171202A Expired - Fee Related JP2601143B2 (ja) | 1993-06-17 | 1993-06-17 | 半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US5548152A (ja) |
| JP (1) | JP2601143B2 (ja) |
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|---|---|---|---|---|
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| KR100505619B1 (ko) * | 1998-09-29 | 2005-09-26 | 삼성전자주식회사 | 반도체소자의정전하방전회로,그구조체및그구조체의제조방법 |
| US6545711B1 (en) * | 1998-11-02 | 2003-04-08 | Agilent Technologies, Inc. | Photo diode pixel sensor array having a guard ring |
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| JP2001352079A (ja) * | 2000-06-07 | 2001-12-21 | Nec Corp | ダイオードおよびその製造方法 |
| US7074687B2 (en) * | 2003-04-04 | 2006-07-11 | Freescale Semiconductor, Inc. | Method for forming an ESD protection device |
| US7999357B1 (en) | 2008-05-12 | 2011-08-16 | Semiconductor Components Industries, Llc | Electrostatic discharge circuit using forward biased circular-arc shaped steering diodes |
| JP5739826B2 (ja) * | 2012-01-23 | 2015-06-24 | 株式会社東芝 | 半導体装置 |
| US10522674B2 (en) | 2016-05-18 | 2019-12-31 | Rohm Co., Ltd. | Semiconductor with unified transistor structure and voltage regulator diode |
| CN106803520A (zh) * | 2016-08-27 | 2017-06-06 | 湖北文理学院 | 一种用于避雷器的多pn结瞬态抑制二极管及其使用方法 |
| US10692863B2 (en) | 2016-09-30 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device and semiconductor package |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207650A (ja) * | 1983-05-11 | 1984-11-24 | Nec Corp | 入出力保護装置 |
| JPH04215468A (ja) * | 1990-12-14 | 1992-08-06 | Clarion Co Ltd | 静電保護装置 |
-
1993
- 1993-06-17 JP JP5171202A patent/JP2601143B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-16 US US08/260,832 patent/US5548152A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5548152A (en) | 1996-08-20 |
| JPH0774312A (ja) | 1995-03-17 |
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|---|---|---|---|
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