JPH0258864A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0258864A JPH0258864A JP63211251A JP21125188A JPH0258864A JP H0258864 A JPH0258864 A JP H0258864A JP 63211251 A JP63211251 A JP 63211251A JP 21125188 A JP21125188 A JP 21125188A JP H0258864 A JPH0258864 A JP H0258864A
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- Pending
Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 24
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
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- 230000002411 adverse Effects 0.000 abstract 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に入出力保護装置を含
む半導体装置に関する７ 〔従来の技術〕 第３図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。本従来例では、Ｎ型ＭＯＳト
ランジスタを例に説明する。従来、半導体の入出力保護
装置は、第２図に示すような等価回路で表わされる。第
３図に示すように、Ｐ型シリコン基板１上にＰ型埋込層
１２を形成した後、その上にＰ型ウェル領域６を形成す
る。次に、Ｐ型ウェル領域６上に拡散層７ａを形成し、
Ｎ型ＭＯＳトランジスタとしていた。この場合、拡散層
７ａは、Ｐ型ウェル領域６．Ｐ型埋込層１２及びＰ型基
板１により他の能動素子、例えば、隣接したメモリセル
１１のＮ型拡散層７ｂと分離した構造となっている。
む半導体装置に関する７ 〔従来の技術〕 第３図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。本従来例では、Ｎ型ＭＯＳト
ランジスタを例に説明する。従来、半導体の入出力保護
装置は、第２図に示すような等価回路で表わされる。第
３図に示すように、Ｐ型シリコン基板１上にＰ型埋込層
１２を形成した後、その上にＰ型ウェル領域６を形成す
る。次に、Ｐ型ウェル領域６上に拡散層７ａを形成し、
Ｎ型ＭＯＳトランジスタとしていた。この場合、拡散層
７ａは、Ｐ型ウェル領域６．Ｐ型埋込層１２及びＰ型基
板１により他の能動素子、例えば、隣接したメモリセル
１１のＮ型拡散層７ｂと分離した構造となっている。
上述した従来の半導体装置では、Ｐ型基板１゜Ｐ型埋込
層１２及びＰ型ウェル領域６のＰ型導電層上に等価的に
外部端子に接続されているＮ型拡散層領域７ａが形成さ
れているため、外部端子に接地電位以下の電圧が印加さ
れると、Ｎ型拡散領域７ａをエミッタ、Ｐ型溝電層をベ
ース、Ｎ型拡散層７ｂをコレクタとする寄生トランジス
タが生じてしまい、Ｎ型拡散領域７ａはＮ型拡散層７ｂ
より電流を吸収し、例えば、Ｎ型拡散層７ｂがメモリセ
ル１１の場合、メモリセル１１が保持しているデータを
破壊してしまうばかりでなく、Ｐ型基板ｌにも電流が流
れるため、基板の電位を上昇させ、耐ラツチアツプ性能
が悪くなるという欠点があった。
層１２及びＰ型ウェル領域６のＰ型導電層上に等価的に
外部端子に接続されているＮ型拡散層領域７ａが形成さ
れているため、外部端子に接地電位以下の電圧が印加さ
れると、Ｎ型拡散領域７ａをエミッタ、Ｐ型溝電層をベ
ース、Ｎ型拡散層７ｂをコレクタとする寄生トランジス
タが生じてしまい、Ｎ型拡散領域７ａはＮ型拡散層７ｂ
より電流を吸収し、例えば、Ｎ型拡散層７ｂがメモリセ
ル１１の場合、メモリセル１１が保持しているデータを
破壊してしまうばかりでなく、Ｐ型基板ｌにも電流が流
れるため、基板の電位を上昇させ、耐ラツチアツプ性能
が悪くなるという欠点があった。
本発明の目的は、吸収電流の発生を防止することにより
他の能動素子に対しての影響を無くすとともに、耐ラツ
チアツプ特性の強化が可能な半導体装置を提供すること
にある。
他の能動素子に対しての影響を無くすとともに、耐ラツ
チアツプ特性の強化が可能な半導体装置を提供すること
にある。
本発明の半導体装置は、−導電型半導体基板上に選択的
に設けられた逆導電型埋込層と、前記逆導電型埋込層上
に設けられな一導電型又は逆導電型のエピタキシャル層
と、前記一導電型又は逆導電型エピタキシャル層主表面
上に設けられた逆導電型ウェル領域と、前記逆導電型ウ
ェル領域主表面上に設けられた一導電型拡散領域と、前
記一導電型又は逆導電型エピタキシャル層の側面部すべ
てを包囲するよう前記逆導電型埋込層に達する深さまで
設けられた逆導電型拡散層とを含んで構成される。
に設けられた逆導電型埋込層と、前記逆導電型埋込層上
に設けられな一導電型又は逆導電型のエピタキシャル層
と、前記一導電型又は逆導電型エピタキシャル層主表面
上に設けられた逆導電型ウェル領域と、前記逆導電型ウ
ェル領域主表面上に設けられた一導電型拡散領域と、前
記一導電型又は逆導電型エピタキシャル層の側面部すべ
てを包囲するよう前記逆導電型埋込層に達する深さまで
設けられた逆導電型拡散層とを含んで構成される。
次に５本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例を説明するため
の半導体チップの断面図である。同図に示すように、Ｐ
型シリコン基板１上にＮ型埋込層２を形成した後、Ｎ型
エピタキシャル層３を堆積させる。次に、Ｐ型ウェル領
域６を形成し、その主表面上にＮ型拡散Ｎ ７ ａを形
成し、更に電極を多結晶シリコンって形成することによ
りＮ型ＭＯＳトランジスタ１０を形成する。又、Ｎ型エ
ピタキシャル層３側面部すべてを包囲するようにＮ型拡
散層４をＮ型埋込層２に達する深さまで形成し、電源電
位に固定する。これにより、Ｎ型ＭＯＳトランジスタ１
０は、電源電位に固定されたＮ型拡散層４とＮ型埋込層
２に完全に包囲された形となる。
の半導体チップの断面図である。同図に示すように、Ｐ
型シリコン基板１上にＮ型埋込層２を形成した後、Ｎ型
エピタキシャル層３を堆積させる。次に、Ｐ型ウェル領
域６を形成し、その主表面上にＮ型拡散Ｎ ７ ａを形
成し、更に電極を多結晶シリコンって形成することによ
りＮ型ＭＯＳトランジスタ１０を形成する。又、Ｎ型エ
ピタキシャル層３側面部すべてを包囲するようにＮ型拡
散層４をＮ型埋込層２に達する深さまで形成し、電源電
位に固定する。これにより、Ｎ型ＭＯＳトランジスタ１
０は、電源電位に固定されたＮ型拡散層４とＮ型埋込層
２に完全に包囲された形となる。
なお、本実施例では、Ｎ型ＭＯＳトランジスタを例に説
明したが、本発明は、Ｐ型ＭＯＳトランジスタでも同様
な効果を有することができる９〔発明の効果〕 以上説明したように、本発明は、電流発生源となる一導
電型ＭＯＳトランジスタを一導電型拡散層及び−導電型
埋込層で完全に包囲する事により、ＭＯＳトランジスタ
の他の能動素子からの電流吸収を防止し、隣接する他の
能動素子、例えば、メモリセル等が保持しているデータ
を破壊されることを防ぐことができ、又、他の能動素子
から吸収する電流による半導体基板の電位が上昇するこ
とがないため、耐ラツチアツプ特性も強化されるという
効果がある。
明したが、本発明は、Ｐ型ＭＯＳトランジスタでも同様
な効果を有することができる９〔発明の効果〕 以上説明したように、本発明は、電流発生源となる一導
電型ＭＯＳトランジスタを一導電型拡散層及び−導電型
埋込層で完全に包囲する事により、ＭＯＳトランジスタ
の他の能動素子からの電流吸収を防止し、隣接する他の
能動素子、例えば、メモリセル等が保持しているデータ
を破壊されることを防ぐことができ、又、他の能動素子
から吸収する電流による半導体基板の電位が上昇するこ
とがないため、耐ラツチアツプ特性も強化されるという
効果がある。
第１図は本発明の半導体装置の第１の実施例を説明する
ための半導体チップの断面図、第２図は入出力保護装置
の等価回路、第３図は従来の半導体装置の一例を説明す
るための半導体チップの断面図である。
ための半導体チップの断面図、第２図は入出力保護装置
の等価回路、第３図は従来の半導体装置の一例を説明す
るための半導体チップの断面図である。
■・・・Ｐ型基板、２・・・Ｎ型埋込層、３・・・Ｎ型
エピタキシャル層、４・・・Ｎ型拡散層、５・・・Ｎ型
エピタキシャル層、６・・・Ｐ型ウェル領域、７ａ、７
ｂ・・・Ｎ型拡散層、８・・・Ｎ型拡散層、９・・・多
結晶シリコン、１０・・・Ｎ型ＭＯＳトランジスタ、１
１・・・メモリセル、１２・・・Ｐ型埋込層。
エピタキシャル層、４・・・Ｎ型拡散層、５・・・Ｎ型
エピタキシャル層、６・・・Ｐ型ウェル領域、７ａ、７
ｂ・・・Ｎ型拡散層、８・・・Ｎ型拡散層、９・・・多
結晶シリコン、１０・・・Ｎ型ＭＯＳトランジスタ、１
１・・・メモリセル、１２・・・Ｐ型埋込層。
Claims (1)
- 一導電型半導体基板上に選択的に設けられた逆導電型
埋込層と、前記逆導電型埋込層上に設けられた一導電型
又は逆導電型のエピタキシャル層と、前記一導電型又は
逆導電型エピタキシャル層主表面上に設けられた逆導電
型ウェル領域と、前記逆導電型ウェル領域主表面上に設
けられた一導電型拡散領域と、前記一導電型又は逆導電
型エピタキシャル層の側面部すべてを包囲するよう前記
逆導電型埋込層に達する深さまで設けられた逆導電型拡
散層とを含んで形成されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211251A JPH0258864A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211251A JPH0258864A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258864A true JPH0258864A (ja) | 1990-02-28 |
Family
ID=16602811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211251A Pending JPH0258864A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015360A1 (fr) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Dispositif a semi-conducteurs |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
-
1988
- 1988-08-24 JP JP63211251A patent/JPH0258864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015360A1 (fr) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Dispositif a semi-conducteurs |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
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