JPS60103658A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路をサージ電圧あるいは静電気から保護
する保護素子に関するものである。

集積回路の検査工程あるいは組立時に加わる静電気によ
シ集積回路の内部素子の破壊が生じることがある。従来
、この対策として第１図の様に保護抵抗４によシ内部素
子３を流れる電流を制限し、また第２図の場合は保護ダ
イオード５によシ内部素子３に加わる電圧を制限するこ
とによシ、それ　□ぞれ内部素子に加わる電気エネルギ
ーを制限してその保護を行っている。

第１図の抵抗４による保護では、特性上の制約によシ抵
抗値を大きくできない場合や内部素子がＭＯ８構造や、
ショットキーバリャダイオードの逆方向の様に電界によ
シ破壊する素子に対しては。

保護できな腟場合がある欠点を有する。

また第２図のダイオード５による保護では、逆方向伏降
電圧が内部素子よシ高い場合は端子１に正の静電気ある
いはサージ電圧の加わる場合に保護効果のない欠点を有
する。また、第２図において、ダイオード５の代シにエ
ミッタ拡散領域とベース拡散領域等で形成されるツェナ
ーダイオードを用いる場合、ツェナーダイオードの破壊
を防止し、クランプ効果を確保するため動作抵抗を小さ
く設計する必要がある。このため、保護素子のサイズが
大きくなシネ経済である欠点や、高濃度のＰＮ接合面積
が大きくなるため端子１−２間の寄生容量が大きくなり
、高周波回路や高インビダンス回路に適用できない欠点
を有する。

本発明の目的はツェナーダイオードの上記の欠点を改良
した保護素子を備えた半導体集積回路を得ることにある
。

第３図は本発明の一実施例による保護素子の等価回路で
ある。端子１に正の静電気あるいはサージ電圧が加わっ
た場合はツェナーダイオード６のツェナー電圧とトラン
ジスタ７のエミッタペース間電圧の和で端子１−２間電
圧は制限され、端子１に負の静電気あるいはサージ電圧
が加わった場合はダイオード８の層方向で制限されるの
で、正負両方向忙対し電圧制限効果を有する。

また第２図の保護ダイオード５をツェナーダイオードに
取シ変えた場合に比べ、第３図の実施例ではツェナーの
動作電流はトランジスタ７の１　／ｈ　Ｐ　ｘに減少す
るため、動作抵抗はｈｙｚ＠まで許容でき、ツェナーダ
イオード部の高濃度接合面積を小さくできる利点を有す
る。

第４図は第３図の保護素子を半導体基板上に構成した時
の断面構造図である。第３図の内部素子３は任意の素子
を想定しておシ、特定できないので第４図では省略しで
ある。例えばＭＯＳＦＥＴのゲート電極とソース電極間
等が考えられる。第４図において、半導体基板ａに埋込
み層すを拡散し５工ピタキシヤル層を形成した後、絶縁
拡散層ε′によシ単独に絶縁されたエピタキシャル層ｄ
を得る。

エピタキシャル層ｄにベース拡散工程でベース領域ｅお
よびダイオードアノード領域りを、エミッタ拡散工程で
、ツェナーダイオードカソードおよびコレクタ領域ｆを
拡散形成する。第４図でｇ。

ｅ、ｆは第３図のトランジスタ７を構成しそれぞれエミ
ッ（り・ベース・コレクタに相当する。ｅ。

ｆはツェナーダイオード６を構成しアノード・カソード
に相当する。またり、ｆでダイオード８を構成し、アノ
ード・カソードに相当する。これらは集積回路のトラン
ジスタの製造工程と同じでよい。ツェナダイオードとト
ランジスタの破壊耐量を同一にした場合素子サイズは３
〜４：１であるースとツェナダイオード６のアノードを
、またトランジスタ７のコレクタとツェナダイオード６
のカソードとダイオード８のカソードを共通とすること
により、第２図の保護方法で５をツェナーダイオードと
する場合に比べ第５図の保護素子を第４図の構成とする
場合は保護素子のサイズを１／２内至１／３にできるこ
とを確認した。

第３図の説明では、集積回路の動作時において、端子１
と端子２の電位差が、ツェナー電圧を越えず、かつ端子
１の電位が高い場合を想定して説明したが、端子間の電
位差がツェナー電圧を越る場合は第５図の如く複数個の
保護素子を直列に接続することによシ、また端子間の電
位が逆転する場合は第６図の如く保護素子の極性を逆に
して対向させることによシ、集積回路の動作を損うこと
なく任意の２端子間の保護として使用できる。

また本発明の保護素子に保護抵抗を併用しても本発明の
効果があることは明らかである。

以上説明した様に本発明によ＃Ｉｉ製造工程を変５− 更することなく、集積回路の任意の二端子間に、正負両
方向に電圧制限効果を有し、かつ寄生容量の少い保護素
子を経済的に実現することができる。

【図面の簡単な説明】

第１図、第２図は従来の保護回路の例を示す等価回路、
第３図、第５図、第６図は本発明の各実施例を示す等価
回路、第４図は本発明の保薩素子の断面構造図を表わす
。 １．２・・・・・・集積回路の任意の端子％３・・・・
・・保護すべき内部素子、４・・・・・・保換抵抗％５
・・・・・・保護ダイオード、６・・・・・・ツェナー
ダイオード、７・・・・・・ｎｐｎ）ランジスタ、８・
・・・・・ダイオード、ａ・・・・・・半導体基板、ｂ
・・・・・・埋込み層、Ｃ・・・・・・絶縁領域。 ｄ・・・・・・エピタキシャル層、ｅ・・・・・・ベー
ス領域、ｆ・・・・・・エミッタ領域、ｇ・・・・・・
コレクタコンタク・ト■領域、ｈ・・・・・・エピタキ
シャル層に選択的に形成したＰ領域。 ６一 ・″・、′ Ｃ −一一其一一一 第５図 第４回 第６　い

Claims (1)

【特許請求の範囲】
1. 信号端子と、基準電位端子と、該信号端子にコレクタが
   接続され、前記基準電位端子にエミッタが接続されたト
   ランジスタと、該トランジスタのベースと前記信号端子
   間に接続されたツェナーダイオードと、前記信号端子と
   前記基準電位端子間に接続されたダイオードとを保Ｓ素
   子として備える半導体集積回路。