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JP2012191170A - Ｇｅ・オン・ＩＩＩ／Ｖ族・オン・インシュレータ構造を形成するための方法 - Google Patents

Ｇｅ・オン・ＩＩＩ／Ｖ族・オン・インシュレータ構造を形成するための方法 Download PDF

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Abstract

【課題】半導体・オン・インシュレータ構造（１０）を形成するための新規な方法を提供する。
【解決手段】本発明は、III／V族材料から作られる半導体層（３）を含む半導体・オン・インシュレータ構造（１０）を形成するための方法に関し、（ａ）緩和ゲルマニウム層（２）をドナー基板（１）上に成長させるステップと、（ｂ）III／V族材料から作られる少なくとも１つの層（３）をゲルマニウム層（２）上に成長させるステップと、（ｃ）劈開面（６）を緩和ゲルマニウム層（２）内に形成するステップと、（ｄ）ドナー基板（１）の劈開された部分を支持基板（４）に転写するステップであって、その劈開された部分が、劈開面（６）において劈開されたドナー基板（１）の一部分でありかつIII／V族材料から作られる少なくとも１つの層（３）を備える、ステップと、を備えることを特徴とする。
【選択図】 図１

Description

本発明の分野は、高移動度チャンネル・トランジスタを形成するのを可能にする半導体・オン・インシュレータ（ＳｅＯＩ）構造の分野である。
より詳細には、本発明は、そのような構造を作製するための改善された方法に関する。
過去４０年の間、マイクロエレクトロニクス技術は、この技術の基本的構成要素すなわちトランジスタの寸法を縮小し、それによって、回路におけるトランジスタの密度を増加させ、さらには、それぞれのトランジスタの性能を改善することができた。この増加は、きわめてよく知られている「ムーアの法則」と呼ばれる指数曲線に従うことが知られている。この曲線の最初の部分においては、性能向上は、トランジスタのより小さい寸法から直接に導き出されたが、最後の１０年間においては、高性能シリコン・ベースＣＭＯＳ（「相補型金属酸化膜半導体」）技術は、世代的な性能動向を維持するために、トランジスタ・レベルにおける材料革新に大きく依存してきた。
材料革新の一側面は、キャリア移動度を増加させるために、すなわち、回路をより高性能なものに直接に変える大きな電流密度に達するために、シリコン結晶のひずみを増加させることであった。この側面は、最後の世代の限界にまで推し進められてしまっており、その結果として、現在、より多くのひずみを増加させつづけ、あるいは、より多くのひずみが加えられたにしても、移動度増加を飽和させつづけることは考えられない。しかしながら、キャリア移動度利得によってより良い性能を得る必要性が、依然として存在している。
電界効果型トランジスタは、半導体材料において１つの型を有する電荷担体によるチャンネル形状すなわちチャンネル導電率を制御するのは、電界に依存している。新しい高移動度材料が、そのようなトランジスタのチャンネルにおけるシリコンと取り替えられることが期待されている。最も研究されているＮＦＥＴ（「Ｎ型電界効果トランジスタ」）のための高移動度材料は、III／V族材料であり、より詳細には、ＧａＡｓおよびＩｎＧａＡｓである。純粋なＧｅまたはＳｉＧｅ合金は、通常、ＰＦＥＴ（「Ｐ型電界効果トランジスタ」）に適していると考えられている。
しかしながら、そのような新しい材料を含む構造を製造することには、とりわけ、半導体・オン・インシュレータ（ＳｅＯＩ）構造を製造することには、問題が残されている。
ＳｅＯＩ構造は、埋め込み絶縁層上に半導体材料の１つかまたはそれ以上の薄層を備え、この薄層は、支持基板を被覆し、一般的には、シリコンから作られる。しかしながら、一方におけるシリコンと他方におけるＧａＡｓまたはＩｎＧａＡｓとは、容易に整合することのできない大きく異なる格子定数を有する結晶性物質である。したがって、格子定数の大きな違いを調整（ａｃｃｏｍｍｏｄａｔｅ）するために、時間がかかりかつコストもかかるきわめて厚い緩衝層をシリコン基板から成長させない限り、シリコン基板上に成長させたＩｎＧａＡｓの層は、性能を大きく低下させる結晶欠陥、ミスフィット、および、転位を有することになる。
例えばＧａＡｓまたはＩｎＰから作られたより相性の良い支持基板が、存在するが、代わりとなるそのような基板は、高価であり、かつ、制限された直径を有する（シリコン・ウェーハが３００ｍｍであることに比較すれば、ＩｎＰウェーハは１５０ｍｍである）。
これらの解決法のすべては、大量生産マイクロエレクトロニクス製造業には適していない。
さらにまた、シリコンから高移動度材料へ移行することは、ＮＦＥＴおよびＰＦＥＴのための２つの異なるＳｅＯＩ構造を有することを必要とすることを意味するが、シリコンは、この２つの異なるＳｅＯＩ構造の両方を可能にする。
最後に、埋め込みソースおよび埋め込みドレインを備える一般的なIII／V族トランジスタを形成するには、もう１つの大きな障害が存在する。実際に、トランジスタは、３つの電極を必要とし、それらの３つの電極のうち２つは、ＦＥＴにおける半導体材料との接続点である（ソースおよびドレインにおける）。しかしながら、修復することのできないドーピング注入欠陥のために、III／V族材料との金属コンタクトは、大きな抵抗を有し、同様に、これも性能を低下させる。
これらの理由すべてから、シリコンは、当分の間、好ましい材料のままである。
この結果として、III／V族高移動度チャンネル・トランジスタを大量生産するのを可能にし、かつ、小さいアクセス抵抗を有するソース・コンタクトおよびドレイン・コンタクトを備えるＳｅＯＩ構造を形成するための方法が必要とされている。
これらの目的のために、本発明は、III／V族材料から作られる半導体層を含む半導体・オン・インシュレータ構造を形成するための方法を提供し、この方法は、
（ａ）緩和ゲルマニウム層（ｒｅｌａｘｅｄ ｇｅｒｍａｎｉｕｍ ｌａｙｅｒ）をドナー基板上に成長させるステップと、
（ｂ）III／V族材料から作られる少なくとも１つの層をゲルマニウム層上に成長させるステップと、
（ｃ）劈開面を緩和ゲルマニウム層内に形成するステップと、
（ｄ）ドナー基板の劈開された部分を支持基板に転写するステップであって、その劈開された部分が、劈開面において劈開されたドナー基板の一部分でありかつIII／V族材料から作られる少なくとも１つの層を備える、ステップと、
を備えることを特徴とする。
この構造が、シリコン支持基板から実現されるとき、工業用の３００ｍｍのウェーハが、製造されてもよい。大量生産低コスト生産が、可能である。
さらにまた、Ｇｅ−III／V族・ヘテロ接合は、非ショットキー型（接合部に電位障壁が現れない）であることが知られているので、Ｇｅ層は、低抵抗コンタクトを形成するのに使用されてもよい。また、ソースおよびドレインが、Ｇｅ層内にイオン注入される。
本発明の好ましいが限定するものではない特徴には、次のものがある。
・III／V族材料は、ＩｎＧａＡｓである。
・ドナー基板は、シリコンから作製されている。
・緩和ゲルマニウム層を成長させるステップ（ａ）は、格子適合（ｌａｔｔｉｃｅ ａｄａｐｔａｔｉｏｎ）のシリコン・ゲルマニド（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｄｅ）緩衝層をドナー基板上に成長させる先行サブステップ（ａ１）を備え、緩和ゲルマニウム層は、シリコン・ゲルマニド緩衝層上に成長させられる。
・劈開面を緩和ゲルマニウム層内に形成するステップ（ｃ）は、絶縁層をIII／V族材料から作られる少なくとも１つの層上および／または支持基板上に形成する先行サブステップ（ｃ１）を備える。
・絶縁層を形成するステップ（ｃ１）は、支持基板を熱酸化することを備える。
・絶縁層を形成するステップ（ｃ１）は、酸化物層をIII／V族材料から作られる少なくとも１つの層上に堆積させることを備える。
・III／V族材料から作られる少なくとも１つの層をゲルマニウム層上に成長させるステップ（ｂ）は、薄いシリコン層をIII／V族材料から作られる少なくとも１つの層上に形成する後続サブステップ（ｂ１）を備える。
・支持基板は、絶縁層を備えるシリコン・オン・インシュレータ構造である。
第２の態様において、本発明は、支持基板、絶縁層、その絶縁層上に存在するIII／V族材料からから作られる少なくとも１つの層、および、III／V族材料から作られる少なくとも１つの層上に存在するゲルマニウム層を備えるＧｅ・オン・III／V族・オン・インシュレータ構造を提供する。
さらにまた、本発明に基づいて形成されたこのＧｅ・オン・III／V族・オン・インシュレータ構造は、ＮＦＥＴトランジスタおよびＰＦＥＴトランジスタの両方を製造するのを可能にする。
第３の態様において、本発明は、本発明の第２の態様によるＧｅ・オン・III／V族・オン・インシュレータ構造に形成されたＮＦＥＴトランジスタを提供し、このＮＦＥＴトランジスタは、
ゲルマニウム層におけるIII／V族材料層に至る空洞内のゲートであり、このゲートが、高Ｋ誘電体材料によってゲルマニウム層およびIII／V族材料層から絶縁されている、ゲートと、
空洞の第１の側においてゲルマニウム層内に存在するソース領域と、
空洞の他方の側においてゲルマニウム層内に存在するドレイン領域と、
を備える。
第４の態様において、本発明は、本発明の第３の態様によるＮＦＥＴトランジスタを製造するための方法を提供し、この方法は、
本発明の第２の態様によるＧｅ・オン・III／V族・オン・インシュレータ構造を形成するステップと、
ゲルマニウム層にIII／V族材料層に至る空洞を形成するステップと、
高Ｋ誘電体材料およびゲートを空洞内に堆積させるステップであって、ゲートが、高Ｋ誘電体材料によってゲルマニウム層およびIII／V族層から絶縁されえいる、ステップと、
空洞の両側に存在するゲルマニウム層内のソース領域およびドレイン領域にイオン注入するステップと、
を備える。
第５の態様において、本発明は、本発明の第２の態様によるＧｅ・オン・III／V族・オン・インシュレータ構造に形成されたＰＦＥＴトランジスタを提供し、このＰＦＥＴトランジスタは、
高Ｋ誘電体材料によってゲルマニウム層から絶縁されたゲートを備える、ゲルマニウム層上に存在するアイランドと、
アイランドの第１の側においてゲルマニウム層内に存在するソース領域と、
アイランドの他方の側においてゲルマニウム層内に存在するドレイン領域と、
を備える。
第６の態様において、本発明は、本発明の第５の態様によるＰＦＥＴトランジスタを製造するための方法を提供し、この方法は、
本発明の第２の態様によるＧｅ・オン・III／V族・オン・インシュレータ構造を形成するステップと、
高Ｋ誘電体材料およびゲートを堆積することによってアイランドをゲルマニウム層上に形成するステップであって、ゲートが、高Ｋ誘電体材料によってゲルマニウム層から絶縁されている、ステップと、
アイランドの両側に存在するゲルマニウム層内のソース領域およびドレイン領域にイオン注入するステップと、
を備える。
本発明の好ましいが限定するものではない特徴には、次のものがある。
・Ｇｅ・オン・III／V族・オン・インシュレータ構造は、本発明の第１の態様に基づいて形成され、この方法は、アイランドを形成するステップの前に、緩衝層にゲルマニウム層に至る空洞を形成するステップを備え、ゲートは、高Ｋ誘電体材料によって緩衝層から絶縁されている。
・アイランドを形成するステップの前に、ゲルマニウム層は、部分的にくぼみを形成される。
本発明の第１の態様による方法の実施形態のステップを示す図である。 本発明の第１の態様による方法のさらなる実施形態のステップを示す図である。 本発明の第２の態様による方法の実施形態によって製造されたＮＦＥＴトランジスタの横断面図である。 本発明の第３の態様による方法の実施形態によって製造されたＰＦＥＴトランジスタの実施形態の横断面図である。
本発明の上述したおよびその他の目的、特徴、および、利点が、添付の図面を参照して読むことによって、本発明の例として役に立つ実施形態の以下に記述される詳細な説明から明らかとなる。
Ｓｉ／Ｇｅドナー上におけるIII／V族層
ここで、図面を参照して、本発明の考えられる実施形態による方法を説明する。
本発明は、有利にはシリコンから作られるドナー基板１とIII／V族材料から作られる少なくとも１つの層３との間に緩和ゲルマニウムの層２を挿入することを提案するものであり、そのIII／V族材料は、例えば、ＩｎＰ、ＡｓＧａ、ＩｎＡｓであり、有利には、ＩｎＡｓＧａの高い電荷担体移動度のために、ＩｎＡｓＧａである。実際に、ＧｅおよびIII／V族材料の格子は、格子調整問題を伴うことなく、緩和Ｇｅ層の上面においてIII／V族材料層の成長を可能にするほど十分に近接している。さらにまた、露出したシリコン・ドナー基板の上面において緩和Ｇｅ層を成長させるための方法は、当業者には公知のことである。
層の結晶性材料が、その層の公称格子定数とほぼ同じ格子定数を有している場合、その層は、「緩和」しており、ここで、この材料の格子定数は、材料に加えられた応力のないその材料の平衡形（ｅｑｕｉｌｉｂｒｉｕｍ ｆｏｒｍ）の状態にある。それとは逆に、層の結晶性材料が、引っ張られた状態あるいは圧縮された状態で弾性的に応力を加えられている場合、その層は、「歪んで」いる。例えば、歪み層は、一方の材料上において他方の材料がエピタキシャル成長することによって得ることができ、ここで、これらの２つの材料は、異なる格子定数を有する。
ゲルマニウムとシリコンとは、異なる格子定数を有するので、シリコン基板の上面において緩和Ｇｅ層を成長させるための第１の方法は、層の基部においては歪んでおり（この薄いＧｅ層は、シリコンと同じ面内格子定数を有し、したがって、格子定数間における４％の不整合（ｍｉｓｍａｔｃｈ）のために大きく歪んでいる）、層が厚くなるにつれて徐々に緩和されるゲルマニウムから作られる格子適合の層を成長させることである。十分な厚さから、ゲルマニウムの成長は、完全に緩和される。この技術は、通常、少なくとも２μｍの厚いＧｅ層を必要とする。
あるいは、格子適合のシリコン・ゲルマニド緩衝層７が、使用される。この緩衝層７は、緩和ゲルマニウム層を成長させる前に、シリコン・ドナー基板１上において成長させられ、また、この緩衝層７は、緩和ＳｉＧｅから作られ、緩衝層７が厚くなるにつれて、ゲルマニウムの割合が増加する。したがって、シリコン・ドナー基板１と緩衝層７との界面においては、緩衝層７は、基本的には、シリコンから作られ、緩和ゲルマニウム層２と緩衝層７との界面においては、緩衝層７は、格子適合問題のない純粋な緩和ゲルマニウムの成長を可能にするほど十分なゲルマニウムの割合を備える。この技術は、通常、２〜５ミクロンの厚さを有する緩衝層７を必要とする。
あるいは、ドナー基板全体が、ＳｉＧｅから作製され、格子適合層の役割をなしてもよい。緩和ゲルマニウムは、このＳｉＧｅ基板上において直接に成長させられてもよい。
ＳｅＯＩ構造の形成
本発明によるIII／V族材料の半導体層３を含む半導体・オン・インシュレータ構造１０を形成する方法の実施形態に含まれるステップが、図１に示される。
緩和ゲルマニウム層２は、これまでに説明されたように、ドナー基板１上において成長させられる。その後、III／V族材料から作られる少なくとも１つの層３、有利には、ＩｎＡｓＧａから作られる層３が、ゲルマニウム層２上において成長させられる。
さらに、支持基板４が、製作され、この支持基板４は、有利には、シリコンから作製され、あるいは、基板として典型的に使用されるその他の何らかの材料から作製される。支持基板４は、標準的なシリコン・オン・インシュレータ基板であってもよく、薄いシリコン層８の下に絶縁層５を備える。
支持基板４が、シリコン・オン・インシュレータ構造でない場合、言い換えれば、支持基板４が、絶縁層５を備えない場合、絶縁層５は、有利には、III／V族材料から作られる少なくとも層３上に、および／または、支持基板４上に、形成される。図１に示される実施形態においては、絶縁層は、支持基板４の熱酸化によって形成される。例えば、支持基板４が、シリコンから作製されている場合、二酸化ケイ素絶縁層が、形成される。あるいは、絶縁層５は、とりわけ、III／V族材料層３上に堆積させられてもよい。同様に、酸化物は、好ましいものである。有利には、酸化物層が、両方の表面上に形成されまたは堆積させられる。実際に、酸化物／酸化物結合は、良好な品質であることが知られている。あるいは、少なくとも１つの絶縁層５を形成する前に薄いシリコン層８をIII／V族材料層３上に形成することも可能であり、その結果、ドナー基板１と支持基板４とが結合されるとき、シリコン・オン・インシュレータ下部構造が、再構成される。この実施形態は、図２に示される。
その後、劈開面６が、緩和ゲルマニウム層２内に形成される。このステップは、絶縁層５を形成するステップの前に、実行されてもよく、それどころか、絶縁層５が支持基板４上だけに形成される場合には、絶縁層５を形成するステップと同時に実行されてもよいことがわかるはずである。このために、緩和ゲルマニウム層２は、例えば、Ｓｍａｒｔ−Ｃｕｔ（商標）技術に基づいて、水素のようなイオン種を注入される。この注入は、埋め込まれかつ弱体化された領域である劈開面６を生成することになる。さらに、ドナー基板１は、支持基板４と結合され、その後、注入された種の侵入深さに対応する深さ（劈開面６）において、すなわち、ゲルマニウム層２内においてソース基板１を劈開することによって、ソース基板１は分離される。有利には、ゲルマニウム層が、シリコン・ゲルマニド緩衝層７上に成長させられている場合、劈開面は、このサブ層７内に形成されてもよい。
このようにして、ＳｅＯＩ構造１０（より正確には、Ｇｅ・オン・III／V族・オン・インシュレータ構造）が、得られ、このＳｅＯＩ構造１０は、支持基板４と、ドナー基板１の劈開した部分とを含み、ドナー基板１の劈開した部分は、III／V族材料から作られる少なくとも１つの層３と、ゲルマニウム層２の残りの部分とを備える（あるいは、それが適切であるならば、ゲルマニウム層２とゲルマニド緩衝層７の残りの部分とを備える）。さらに、恐らくゲルマニウム層２の残りの部分によって上面を覆われている（あるいは、それが適切であるならば、ゲルマニド緩衝層７の残りの部分によって上面を覆われている）、上述したソース基板１の一部分である残りの剥離した基板１’が、生成される。
結合することに関しては、これは、活性化を伴いあるいは活性化を伴わずに可能であるが（とりわけ、酸化物／酸化物・コンタクトの場合においては）、好ましい選択肢は、ＣＭＰ（化学機械研磨）活性化結合である。
Ｇｅ・オン・III／V族・オン・インシュレータ構造
本発明の第２の態様によれば、Ｇｅ・オン・III／V族・オン・インシュレータ構造が、提供され、この構造は、上述したようなＳｅＯＩ構造１０を形成する方法のおかげによって、形成することができる。
Ｇｅ・オン・III／V族・オン・インシュレータ構造１０は、支持基板４、絶縁層５、絶縁層５上に存在するIII／V族材料から作られる少なくとも１つの層３、III／V族材料から作られる少なくとも１つの層３上に存在するゲルマニウム層２を備える。
とりわけ有利な方法においては、構造１０は、最終的に、底部から上部へ次のものを備える。
・シリコン基板４、
・酸化ケイ素絶縁層５、
・ことよると薄いシリコン層８、
・ＩｎＡｓＧａ層３、
・緩和Ｇｅ層２、
・残りの部分のゲルマニド緩衝層７。
ＮＦＥＴトランジスタ
本発明の第３の態様および第４の態様によれば、これまでに説明されたＧｅ・オン・III／V族・オン・インシュレータ構造１０から製造されたＮＦＥＴトランジスタ２０ａ、および、そのようなＮＦＥＴトランジスタ２０ａを製造するための方法が、それぞれ、提供される。
そのような高性能ＮＦＥＴトランジスタ２０ａが、図３に示される。上述したように、電界効果型トランジスタは、半導体材料において１つの型を有する電荷担体によるチャンネル形状すなわちチャンネル導電率を制御するのは、電界に依存している。Ｎ型（負）においては、電荷担体は、電子である。そのために、半導体は、Ｐ型にドーピングされ（あるいは、完全空乏型状態で動作させられる場合、ドーピングされない）、また、活性化されると、Ｎ型チャンネルが生成され、電流が循環することができる。
そのようなＮＦＥＴトランジスタ２０ａを製造するために、Ｇｅ・オン・III／V族・オン・インシュレータ構造１０が、第１のステップにおいて形成される。その後、空洞２１が、ゲルマニウム層２からIII／V族材料層３に至るまで形成される。この空洞２１によって、ゲルマニウム層２は、典型的には完全空乏型動作モードのためにドーピングされていないＩｎＡｓＧａ層３によってだけ結合された２つの部分に分割される。その後、高Ｋ誘電体材料２２から作られる層が、最初に、堆積させられる。高Ｋ誘電体という用語は、（二酸化ケイ素と比較して）高い誘電率ｋを備える材料を意味し、トンネル現象による漏れ電流が、回避されなければならず、そのために、特定の絶縁材料を使用することになる。その後、ゲート２３が堆積させられ、高Ｋ誘電体材料２２によって被膜される。有利には、ゲート２３は、金属から作製され、高Ｋ誘電体材料２２によってその他の層から絶縁される。
最後に、ソース領域２４およびドレイン領域２５が、空洞２１によって分割されたゲルマニウム層２の２つの部分にイオン注入することによって、形成される。実際に、これまでに説明したように、Ｇｅ−III／V族・ヘテロ接合は、非ショットキー型であることが知られているので、Ｇｅ層は、低抵抗コンタクトを形成するのに使用される。ＮＦＥＴトランジスタは、現在、使用可能である。十分に大きな正のゲート−ソース電圧（ＦＥＴのしきい値電圧と呼ばれる）を印加することによって、伝導チャンネルが、現れる。層３に添加されたドーパント・イオンを打ち消すためには、十分な量の電子が、ゲートの近くに引き寄せられなければならず、これは、最初に、空乏領域と呼ばれる移動キャリアの存在しない領域を形成する。ゲート−ソース電圧のさらなる増加が、さらなる電子をゲートへ引き寄せ、これは、過剰な負電荷を出現させることができ、このプロセスは、反転と呼ばれる。
ＰＦＥＴトランジスタ
本発明の第５および第６の態様によれば、上述したＧｅ・オン・III／V族・オン・インシュレータ構造１０から製造されたＰＦＥＴトランジスタ２０ｂ、および、そのようなＰＦＥＴトランジスタ２０ｂを製造するための方法が、それぞれ、提供される。
そのような高性能ＰＦＥＴトランジスタ２０ｂが、図４に示される。Ｐ型（正）においては、電荷担体は、正孔である。そのために、半導体は、Ｎ型にドーピングされ（あるいは、完全空乏型状態で動作させられる場合、ドーピングされない）、活性化されると、Ｐ型チャンネルが生成され、電流が循環することができる。これは、ＮＦＥＴトランジスタに対して逆の機能である。
そのようなＰＦＥＴトランジスタ２０ｂを製造するために、Ｇｅ・オン・III／V族・オン・インシュレータ構造が、第１のステップにおいて形成される。その後、アイランド２６が、ゲルマニウム層２上に形成される。高Ｋ誘電体材料２２から作られる層が、最初に、堆積させられる。その後、ゲート２３が、堆積させられる。これは、好ましくは、金属ゲートである。実際に、正孔の場合、高移動度層は、ゲルマニウム層２であり、そのために、ゲルマニウム層２は、２つの部分に分割されない。そうは言っても、有利には、ゲルマニウム層２には、アイランドが形成される前に、くぼみが部分的に形成される。したがって、より薄いゲルマニウム・チャンネルをより簡単に開通することができる。ゲルマニド層７が、存在する場合、アイランドをゲルマニウム層２上に直接に形成させるために、空洞が、この層からゲルマニウム層２まで形成される。ゲート２３は、有利には、金属から作製され、高Ｋ誘電体材料２２によってその他の層から絶縁される。
最後に、ソース領域２４およびドレイン領域２５が、アイランド２６の両側におけるゲルマニウム層２の２つの部分にイオン注入することによって、形成される。ＰＦＥＴトランジスタは、現在、使用可能である。ＮＦＥＴと同様に、十分に大きな正のゲート−ソース電圧を印加することによって、伝導チャンネルが、現れる。添加されたドーパント・イオンを打ち消すためには、十分な量の正孔が、ＩｎＡｓＧａ層３からゲルマニウム層２へ引き寄せられなければならない。
１…ドナー基板、１’…残りの剥離した基板、２…緩和ゲルマニウム層、３…III／V族材料層、４…支持基板、５…絶縁層、６…劈開面、７…ゲルマニド緩衝層、８…薄いシリコン層、１０…ＳｅＯＩ構造、２０ａ…ＮＦＥＴトランジスタ、２０ｂ…ＰＦＥＴトランジスタ、２１…空洞、２２…高Ｋ誘電体材料、２３…ゲート、２４…ソース領域、２５…ドレイン領域、２６…アイランド。

Claims (16)

  1. III／V族材料から作られる半導体層（３）を含む半導体・オン・インシュレータ構造（１０）を形成するための方法において、
    （ａ）緩和ゲルマニウム層（２）をドナー基板（１）上に成長させるステップと、
    （ｂ）前記III／V族材料から作られる少なくとも１つの層（３）を前記ゲルマニウム層（２）上に成長させるステップと、
    （ｃ）劈開面（６）を前記緩和ゲルマニウム層（２）内に形成するステップと、
    （ｄ）前記ドナー基板（１）の劈開された部分を支持基板（４）に転写するステップであって、前記劈開された部分が、前記劈開面（６）において劈開された前記ドナー基板（１）の一部分でありかつ前記III／V族材料から作られる少なくとも１つの層（３）を備える、ステップと、
    を備えることを特徴とする、方法。
  2. 前記III／V族材料が、ＩｎＧａＡｓである、請求項１に記載の方法。
  3. 前記ドナー基板（１）が、シリコンから作製されている、請求項１または２に記載の方法。
  4. 前記緩和ゲルマニウム層（２）を成長させるステップ（ａ）が、格子適合のシリコン・ゲルマニド緩衝層（７）を前記ドナー基板（１）上に成長させる先行サブステップ（ａ１）を備え、前記緩和ゲルマニウム層（２）が、前記シリコン・ゲルマニド緩衝層（７）上に成長させられる、請求項３に記載の方法。
  5. 前記劈開面（６）を前記緩和ゲルマニウム層（２）内に形成するステップ（ｃ）が、絶縁層（５）を前記III／V族材料から作られる少なくとも１つの層（３）上および／または前記支持基板（４）上に形成する先行サブステップ（ｃ１）を備える、請求項１〜４のいずれか一項に記載の方法。
  6. 前記絶縁層（５）を形成するステップ（ｃ１）が、前記支持基板（４）を熱酸化することを備える、請求項５に記載の方法。
  7. 前記絶縁層（５）を形成するステップ（ｃ１）が、酸化物層を前記III／V族材料から作られる少なくとも１つの層（３）上に堆積させることを備える、請求項５または６に記載の方法。
  8. 前記III／V族材料から作られる少なくとも１つの層（３）を前記ゲルマニウム層（２）上に成長させるステップ（ｂ）が、薄いシリコン層（８）を前記III／V族材料から作られる少なくとも１つの層（３）上に形成する後続サブステップ（ｂ１）を備える、請求項５〜７のいずれか一項に記載の方法。
  9. 前記支持基板（４）が、前記絶縁層（５）を備えるシリコン・オン・インシュレータ構造である、請求項１〜４のいずれか一項に記載の方法。
  10. 支持基板（４）、絶縁層（５）、前記絶縁層（５）上に存在するIII／V族材料から作られる少なくとも１つの層（３）、および、前記III／V族材料から作られる少なくとも１つの層（３）上に存在するゲルマニウム層（２）を備える、Ｇｅ・オン・III／V族・オン・インシュレータ構造（１０）。
  11. 請求項１０に記載のＧｅ・オン・III／V族・オン・インシュレータ構造（１０）に形成されるＮＦＥＴトランジスタ（２０ａ）であって、
    前記ゲルマニウム層（２）における前記III／V族材料層（３）に至る空洞（２１）内のゲート（２３）であり、前記ゲート（２３）が、高Ｋ誘電体材料（２２）によって前記ゲルマニウム層（２）および前記III／V族材料層（３）から絶縁されている、ゲート（２３）と、
    前記空洞（２１）の第１の側において前記ゲルマニウム層（２）内に存在するソース領域（２４）と、
    前記空洞（２１）の他方の側において前記ゲルマニウム層（２）内に存在するドレイン領域（２５）と、
    を備える、ＮＦＥＴトランジスタ（２０ａ）。
  12. 請求項１１に記載のＮＦＥＴトランジスタ（２０ａ）を製造するための方法であって、
    請求項１０に記載のＧｅ・オン・III／V族・オン・インシュレータ構造（１０）を形成するステップと、
    前記ゲルマニウム層（２）に前記III／V族材料層（３）に至る前記空洞（２１）を形成するステップと、
    前記高Ｋ誘電体材料（２２）および前記ゲート（２３）を前記空洞（２１）内に堆積させるステップであって、前記ゲートが、前記高Ｋ誘電体材料（２２）によって前記ゲルマニウム層（２）および前記III／V族層（３）から絶縁されている、ステップと、
    前記空洞（２１）の両側に存在する前記ゲルマニウム層（２）内の前記ソース領域（２４）および前記ドレイン領域（２５）にイオン注入するステップと、
    を備える、方法。
  13. 請求項１０に記載のＧｅ・オン・III／V族・オン・インシュレータ構造（１０）に形成されるＰＦＥＴトランジスタ（２０ｂ）であって、
    高Ｋ誘電体材料（２２）によって前記ゲルマニウム層（２）から絶縁されるゲート（２３）を備える、前記ゲルマニウム層（２）上に存在するアイランド（２６）と、
    前記アイランド（２６）の第１の側において前記ゲルマニウム層（２）内に存在するソース領域（２４）と、
    前記アイランド（２６）の他方の側において前記ゲルマニウム層（２）内に存在するドレイン領域（２５）と、
    を備える、ＰＦＥＴトランジスタ（２０ｂ）。
  14. 請求項１３に記載のＰＦＥＴトランジスタ（２０ａ）を製造するための方法であって、
    請求項１０に記載のＧｅ・オン・III／V族・オン・インシュレータ構造（１０）を形成するステップと、
    前記高Ｋ誘電体材料（２２）および前記ゲート（２３）を堆積することによって前記アイランド（２６）を前記ゲルマニウム層（２）上に形成するステップであって、前記ゲート（２３）が、前記高Ｋ誘電体材料（２２）によって前記ゲルマニウム層（２）から絶縁されている、ステップと、
    前記アイランド（２６）の両側に存在する前記ゲルマニウム層（２）内の前記ソース領域（２４）および前記ドレイン領域（２５）にイオン注入するステップと、
    を備える、方法。
  15. 前記Ｇｅ・オン・III／V族・オン・インシュレータ構造（１０）が、請求項４に記載の方法によって形成され、前記アイランド（２６）を形成するステップの前に、前記緩衝層（７）に前記ゲルマニウム層（２）に至る空洞を形成するステップを備え、前記ゲート（２３）が、前記高Ｋ誘電体材料（２２）によって前記緩衝層（７）から絶縁されている、請求項１４に記載の方法。
  16. 前記アイランド（２６）を形成するステップの前に、前記ゲルマニウム層（２）が、部分的にくぼみを形成される、請求項１４または１５に記載の方法。
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