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KR102045989B1 - 상호 확산을 사용한 반도체 소자 및 이를 제조하는 방법 - Google Patents

상호 확산을 사용한 반도체 소자 및 이를 제조하는 방법 Download PDF

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KR102045989B1
KR102045989B1 KR1020180029553A KR20180029553A KR102045989B1 KR 102045989 B1 KR102045989 B1 KR 102045989B1 KR 1020180029553 A KR1020180029553 A KR 1020180029553A KR 20180029553 A KR20180029553 A KR 20180029553A KR 102045989 B1 KR102045989 B1 KR 102045989B1
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Abstract

실시예들에 따른 반도체 소자의 제조 방법은 제1 도펀트 원자 및 제2 도펀트 원자를 포함한 제1 기판 상에, 희생층을 형성하는 단계; 및 상기 희생층 상에 저마늄(Ge) 층을 형성하는 단계를 포함할 수 있다. 여기서, 상기 저마늄(Ge) 층은 형성 단계에서의 성장 온도에 의해 상기 제1 기판으로부터 확산된 상기 제1 도펀트 원자를 포함할 수 있다. 또한, 저마늄(Ge) 층 성장 후 어닐링 단계를 더 포함하여 저마늄(Ge) 층이 제2 도펀트 원자를 포함하게 할 수 있다. 또한, 저마늄(Ge) 층의 표면의 적어도 일부에 캡핑층을 더 형성하여 저마늄(Ge) 층의 극성을 부분적으로 제어할 수 있다

Description

상호 확산을 사용한 반도체 소자 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE USING INTERDIFFUSION AND METHOD FOR MANUFACTURING THE SAME}
실시예들은 상호 확산(interdiffusion)을 사용하여 반도체 소자를 제조하는 것에 관한 것으로서, 보다 상세하게는 저마늄(Ge) 성장 도중 또는 성장 후의 열처리에 의해 도펀트 원자를 저마늄(Ge) 층으로 상호 확산시킴으로써 반도체 소자를 제조하는 것에 관한 것이다.
프랑스의 SOITEC 사에서 절연체상 실리콘(Silicon-on-Insulator; SOI) 구조를 개발하였는데, SOI는 다양한 반도체 소자의 성능 향상에 상당한 기여를 하였다. 그러나, 실리콘(Si) 기반 소자는 크기를 소형화(scaling)하는 데에 어려움이 있어서, 수년 내에 그 한계에 도달할 것으로 전망되고 있어, 새로운 반도체 소재 또는 소자 개발 메커니즘에 대한 관심이 높아지고 있다.
이 중 새로운 반도체 소재로서 저마늄(Ge)은 실리콘(Si)에 비하여 전자(electron) 이동도가 2배, 그리고 정공(hole) 이동도가 4배로 높기 때문에 N형 및 P형의 금속 산화물　반도체 전계 효과 트랜지스터(MOSFET) 채널의 소재로서 관심을 받고 있으며, 특히 P-MOSFET의 재료로서 유망한 후보로 여겨지고 있다. 이에 따라, GeOI 구조의 반도체 소자에 대한 수요와 관심도 급증하고 있다.
종래에는 GeOI를 제조하기 위해 저마늄(Ge) 기판 또는 실리콘저마늄(SixGe1-x) 버퍼층에 성장된 저마늄(Ge) 층에 수소를 주입(Hydrogen Implantation)한 상태에서 별도의 실리콘(Si) 기판상에 웨이퍼 접합(wafer bonding)시킨 후 저마늄(Ge) 층만을 분리(splitting) 하는 방법이나, 저마늄(Ge) 층이 성장된 실리콘저마늄(SixGe1-x) 버퍼층을 실리콘(Si) 기판상에 웨이퍼 본딩시킨 후 그라인딩(griding)하여 저마늄(Ge) 층만을 남기는 방법 등이 사용되어 왔다. 이 외에도, 저마늄(Ge) 응축(condensation) 기법이나 액상 에피택시(liquid phase epitaxy) 방식 등도 사용되었다.
그러나, GeOI 제조를 위한 종래의 방법들은 도펀트 원자 주입(dopant implantation) 과정에서 저마늄(Ge) 결정 품질이 손상될 수 있고, 도펀트 원자 주입 후 어닐링(annealing)에 의한 활성화 수율이 낮은 한계가 있었다. 또한, 종래의 GeOI 제작 방법에 의해 저마늄(Ge) 층 두께를 수십 nm 이하로 제조하기 위한 공정 난이도가 지나치게 높고, 표면 방향에 있어서 (100) 방향 외에 (110) 혹은 (111)과 같은 다른 방향을 가지는 GeOI를 제조하는 것이 어려운 문제점이 있다.
게다가, N형 도펀트 원자 주입(n-type dopant implantation) 과정에서 E19cm-3이상의 높은 도핑 농도를 실현하기 어렵고 접촉 저항(contact resistance)이 높기 때문에(예를 들어, E-8 Ω-cm2을 초과하는 접촉 저항), 양질의 N-MOSFET을 제조하기 어려운 문제가 있다. 또한, N형과 P형 모두 저마늄에 기반한 동종 채널 물질의 상보성 소자를 제조하기 어려운 문제가 있었다.
한편, N형 GeOI를 제조하기 어려운 한계로 인해 N-MOSFET은 인듐갈륨비소(InGaAs)에 기초하고, P-MOSFET만 저마늄(Ge)에 기초하여 상보성 소자를 제조하는 시도가 있으나, 이종 물질로 상보성 소자를 제조하는 것은 공정 비용 측면에서 현실성이 없는 한계가 있다.
특허공개공보 제10-2009-0110667호 특허공개공보 제10-2013-0138711호 특허공개공보 제10-2016-0102970호
본 발명의 일 측면에 따르면, 상호 확산을 사용하여 N형 및/또는 P형 극성을 갖는 저마늄(Ge) 반도체 소자 및 이를 제조하는 방법을 제공할 수 있다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 제1 도펀트 원자 및 제2 도펀트 원자를 포함한 제1 기판 상에, 희생층을 형성하는 단계; 및 상기 희생층 상에 저마늄(Ge) 층을 형성하는 단계를 포함할 수 있다. 여기서, 상기 저마늄(Ge) 층은 형성 단계에서의 성장 온도에 의해 상기 제1 기판으로부터 확산된 상기 제1 도펀트 원자를 포함한다.
일 실시예에서, 상기 제1 기판을 어닐링하는 단계를 더 포함할 수 있다. 여기서, 상기 제1 기판을 어닐링하는 단계는 상기 저마늄(Ge) 층에 포함된 상기 제1 도펀트 원자 중 적어도 일부를 상기 저마늄(Ge) 층 외부로 탈출시킬 수 있다.
일 실시예에서, 상기 제1 기판을 어닐링하는 단계는 추가적으로 상기 제2 도펀트 원자를 상기 제1 기판으로부터 상기 저마늄(Ge) 층으로 확산시킬 수 있다.
일 실시예에서, 상기 희생층은 갈륨 아세나이드(GaAs), 알루미늄 아세나이드(AlAs) 및 알루미늄 갈륨 아세나이드(AlGaAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합을 포함할 수 있다.
일 실시예에서, 상기 희생층은, 상기 희생층에 포함된 제1 도펀트 원자와 다른 원자 간의 결합 에너지가 상기 제1 기판에 포함된 제1 도펀트 원자와 제2 도펀트 원자 간의 결합 에너지 보다 클 수 있다.
일 실시예에서, 상기 제1 기판은 갈륨아세나이드(GaAs)로 이루어지고, 상기 희생층은 에피택시 성장 방식으로 상기 제1 기판 상에 형성될 수 있다.
일 실시예에서, 상기 제1 기판의 표면 방향은 (100), (110) 및 (111) 중 어느 하나일 수 있다.
일 실시예에서, 상기 반도체 소자의 제조 방법은 제1 기판을 어닐링하기 이전에 제1 캡핑층을 상기 저마늄(Ge) 층 상에 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 반도체 소자의 제조 방법은 제1 기판을 어닐링한 이후에 상기 제1 캡핑층을 제거하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 반도체 소자의 제조 방법은 상기 제1 캡핑층을 형성하기 이전에 상기 저마늄(Ge) 층 상에 상기 제1 도펀트 원자로 이루어진 제2 캡핑층을 형성하는 단계; 및 상기 제1 캡핑층을 형성한 이후 상기 제2 캡핑층을 어닐링하는 단계를 더 포함할 수 있다. 여기서, 상기 제2 캡핑층은 비정질 구조일 수 있다.
일 실시예에서, 상기 반도체 소자의 제조 방법은 상기 제1 캡핑층을 제거한 이후 상기 제2 캡핑층을 제거하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 캡핑층을 상기 저마늄(Ge) 층 상에 형성하는 단계는 상기 제1 캡핑층을 상기 저마늄(Ge) 층의 일부 표면 상에 형성하는 단계를 포함할 수 있다.
상술한 실시예들에 따른 반도체 소자의 제조 방법은 제2 기판 상에 절연층을 형성하는 단계; 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및 상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각하여 상기 희생층 및 상기 제1 기판을 분리하는 단계를 더 포함할 수 있다.
본 발명의 다른 일 측면에 따른 반도체 소자는 기판 상에 위치하는 희생층; 및 상기 희생층 상에 위치하는 저마늄(Ge) 층을 포함할 수 있다. 여기서, 상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 과정에서의 성장 온도에 의해 상기 기판으로부터 확산된 제1 도펀트 원자를 포함한다.
일 실시예에서, 상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 이후 가해진 어닐링에 의해 상기 기판으로부터 확산된 제2 도펀트 원자를 더 포함하며, 상기 제2 도펀트 원자의 농도는 상기 제1 도펀트 원자의 농도 보다 더 높을 수 있다.
일 실시예에서, 상기 저마늄(Ge) 층은 일 부분에서 상기 제1 도펀트 원자의 농도가 상기 제2 도펀트 원자의 농도 보다 더 높고 상기 저마늄 층의 다른 부분에서 상기 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높을 수 있다.
일 실시예에서, 상기 저마늄(Ge) 층의 일 부분 상에 위치하는 제1 캡핑층을 더 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 저마늄(Ge) 층과 상기 제1 캡핑층 사이에 위치하는 제2 캡핑층을 더 포함할 수 있다. 여기서, 상기 제2 캡핑층은 비정질 구조로서 상기 제1 도펀트 원자로 이루어진다.
상술한 실시예들에 따른 반도체 소자에서 기판은 갈륨 아세나이드(GaAs)로 이루어진다.
본 발명의 또 다른 일 측면에 따른 반도체 소자는 기판 상에 위치하는 절연층; 및 상기 절연층 상에 위치하는 저마늄(Ge) 층을 포함할 수 있다. 여기서, 상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 과정에서의 성장 온도에 의해 확산된 제1 도펀트 원자를 포함한다.
일 실시예에서, 상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 이후 가해진 어닐링에 의해 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높을 수 있다.
일 실시예에서, 상기 저마늄(Ge) 층의 일 부분에서는 상기 제1 도펀트 원자의 농도가 상기 제2 도펀트 원자의 농도 보다 더 높고 상기 저마늄(Ge) 층의 다른 부분에서 상기 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높을 수 있다.
상술한 실시예들에 따른 반도체 소자에서 기판은 실리콘(Si)으로 이루어진다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 따르면, 기판의 성분인 갈륨 아세나이드(GaAs)의 격자 상수와 저마늄(Ge)의 격자 상수가 실질적으로 동일하기 때문에 상기 기판 상에 저마늄(Ge) 층을 성장시키는 경우 전위가 거의 발생하지 않는다. 따라서, 격자 부정합이 없는 에피택시(epitaxy) 성장 구조를 갖는 저마늄(Ge) 반도체 소자를 얻을 수 있다.
또한, 저마늄(Ge) 층의 극성을 결정하는데 있어서 도펀트 원자를 주입하는 과정 없이 상호 확산을 사용하여 저마늄(Ge) 층이 N형 도펀트 원자 및/또는 P형 도펀트 원자를 포함하게 할 수 있다. 상호 확산은 도펀트 원자 주입과 비교하여 상대적으로 적은 에너지를 필요로 하기 때문에 도펀트 원자 주입에 의한 저마늄(Ge)의 결정성 손상이 발생하지 않는다. 이로 인해, 큐어링 어닐링(curing annealing)과 같은 저마늄(Ge) 결정성을 향상시키기 위한 별도의 과정이 필요치 않다.
이 과정에서, 단순히 열처리 조건을 제어하여 상호 확산을 제어할 수 있으므로, 복잡한 공정이 없이 저마늄(Ge) 층의 극성을 결정할 수 있다.
나아가, 상호 확산을 사용하여 저마늄(Ge) 층의 극성을 결정하는데 있어서 캡핑층들을 통해 도펀트 원자의 농도를 강화시킬 수 있다. 특히, N형 반도체 소자를 제조하는데 있어서 접촉 저항(contact resistance)을 충분히 낮게 하는 높은 농도(예를 들어, E19cm-3이상)를 얻을 수 있다.
또한, 별도의 버퍼층(예를 들어, 실리콘저마늄(SixGe1-x) 버퍼층 등)이 불필요하여 활성 저마늄(Ge) 층의 두께를 수 내지 수십 nm까지 스케일 다운한 초박형 저마늄(ultra-thin body Ge) 층을 포함한 반도체 소자를 얻을 수 있다.
또한, 격자 부정합이 없는 에피택시(epitaxy) 성장 구조를 사용한 웨이퍼 접합(wafer bonding) 및 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 공정에 의해 반도체 소자의 구조가 형성되므로, 제조 후 저마늄(Ge) 층의 표면 거칠기가 낮아 추가적인 연마(polishing) 과정을 필요로 하지 않다.
나아가, 저마늄(Ge) 기반의 N-MOSFET과 저마늄(Ge) 동종 채널 물질에 기반한 C-MOSFET 을 제조하기 위해 사용될 수 있는 반도체 소자를 제공할 수 있다
본 발명 또는 종래 기술의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예에 대한 설명에서 필요한 도면이 아래에서 간단히 소개된다. 하나 이상의 도면에서 도시된 유사한 요소를 식별하기 위해 동일한 참조 번호가 사용된다. 아래의 도면들은 본 명세서의 실시예를 설명하기 목적일 뿐 한정의 목적이 아니라는 것으로 이해되어야 한다. 또한, 설명의 명료성을 위해 아래의 도면들에서 과장, 생략 등 다양한 변형이 적용된 일부 요소들이 도시될 수 있다.
도 1은, 제1 실시예에 따른, GeOI 를 제조하는 방법의 개념도이다.
도 2a 내지 도 2c는, 제1 실시예에 따른, 도펀트 원자가 상호 확산되는 과정을 도시한 개념도이다.
도 3은, 제1 실시예에 따른, 희생층에 의해 도펀트 원자 상호 확산이 감소되는 과정을 도시한 개념도이다.
도 4는 도펀트 원자의 탈출을 억제하는 캡핑층을 도시한 개념도이고, 도 5는, 제1 실시예에 따른, 도펀트 원자를 더 공급하는 캡핑층을 도시한 개념도이다.
도 6은, 제2 실시예에 따른, Ge C-MOSFET-OI를 제조하는 방법의 개념도이다.
도 7은, 제2 실시예에 따른, 상보성 논리 소자를 제조하기 위해 사용되는 반도체 소자의 단면도이다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면 중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
본 발명의 실시예들에 의하면, 저마늄 결정의 손상이 상대적으로 없는 고품질의 저마늄(Ge) 층을 갖는 N형 및/또는 P형의 반도체 소자, 그리고 상기 반도체 소자에 기반한 고품질의 N형 또는 P형 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조의 반도체 소자, 또는 상보성 소자를 제조할 수 있다.
<제1 실시예>
도 1은, 제1 실시예에 따른, GeOI 를 제조하는 방법의 개념도이다. GeOI 구조의 반도체 소자를 제조하기 위해 모체로 사용되는 저마늄(Ge) 구조의 반도체 소자는 기판(또는, “제1 기판”이라고 지칭함)(100), 희생층(120) 및 저마늄(Ge) 층(140)을 포함한다.
도 1을 참조하면, 기판(100)상에 희생층(120)을 형성할 수 있다. 기판(100)은 전자 수송 특성이 우수하면서 저마늄 층의 극성을 결정할 수 있는 Ⅲ-Ⅴ족 화합물로 이루어질 수 있다.
기판(100) 상에 희생층(120)을 형성한 뒤 희생층(120) 상에 저마늄(Ge) 층(140)을 형성할 수 있다. 일 실시예에서, 희생층(120)과 저마늄(Ge) 층(140)은 에피택시(epitaxy) 성장 방식으로 기판(100) 상에 형성될 수 있다.
한편, 기판(100), 희생층(120) 은 저마늄(Ge)과의 격자 상수(0.565nm)가 매우 인접한 물질로 이루어진다. 일 실시예에서, 기판(100)은 갈륨 아세나이드(GaAs)로 이루어질 수 있다. 또한, 희생층(120)은 갈륨 아세나이드(GaAs), 알루미늄 아세나이드(AlAs) 및 알루미늄 갈륨 아세나이드(AlGaAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합의 물질로 이루어진다.
갈륨 아세나이드(GaAs)의 격자 상수는 0.56533nm, 알루미늄 아세나이드(AlAs)의 격자 상수는 0.56605nm이고, 알루미늄 갈륨 아세나이드(AlGaAs)의 격자 상수는 갈륨(Ga)과 알루미늄(Al) 간의 성분 비에 따라 0.56533~0.56605nm 범위이다. 이와 같이 저마늄(Ge) 층(140)과 기판(100), 희생층(120) 사이의 격자 상수 차이가 매우 작으므로(0.05~0.18% 차이), 저마늄(Ge) 층(140)을 형성하는 과정에서 전위(dislocation) 등의 원자구조 결함이 발생하지 않는다. 이로 인해, 고품질의 결정 구조를 갖는 저마늄(Ge) 층(140)을 얻을 수 있다.
도 2a 내지 도 2c는, 제1 실시예에 따른, 도펀트 원자가 상호 확산되는 과정을 도시한 개념도이다. 설명의 명료성을 위해 도 2에서는 기판(100)은 갈륨 아세나이드(GaAs) 로 이루지고, 희생층(120)은 생략되었다.
기판(100) 상에 저마늄(Ge) 층(140)을 형성하는 경우, 저마늄(Ge) 층의 성장 온도 또는 성장 후 어닐링 온도에 의해 기판(100)의 갈륨(Ga) 원자 및/또는 아세나이드(As) 원자가 기판(100)에서 저마늄(Ge) 층(140)으로 확산된다.
도 2a에 도시된 바와 같이, 기판(100) 상에 저마늄을 저마늄 층(140)으로 성장시키는 경우, 저마늄(Ge) 성장 중에 우선 아세나이드(As) 원자가 저마늄 층(140)으로 확산된다. 아세나이드(As)의 확산 계수가 갈륨(Ga)의 확산 계수에 비해 크기 때문이다. 이와 같이 저마늄(Ge) 층(140)이 성장되면, 저마늄(Ge) 층(140)에서 아세나이드(As) 도펀트 원자의 농도는 높아지게 되며, 이로 인해 N형 극성을 가지게 된다.
저마늄(Ge) 성장 온도는 아세나이드(As) 원자가 확산되면서 갈륨(Ga) 원자는 확산되지 않는 온도가 적절하다. 일부 실시예에서, 저마늄(Ge) 성장 온도는 200℃일 수 있다.
저마늄(Ge)이 성장된 후 기판(100)을 추가로 어닐링하여 저마늄(Ge) 층(140)의 도펀트 원자의 농도를 제어할 수 있다. 여기서 서술되는 어닐링 과정은 상호 확산을 위한 일종의 열처리 공정으로서, 이온 주입(ion implantation)에 의한 결정성 손상을 치유하기 위한 큐어링 어닐링 과정과는 다르다.
도 2b를 참조하면, 성장 후 기판(100)을 추가로 어닐링하기 시작하면 저마늄(Ge) 층(140)에 포함되어 있는 아세나이드(As) 도펀트 원자는 저마늄(Ge) 층(140) 내부를 거쳐 외부로 더 확산하여 저마늄(Ge) 층(140)으로부터 탈출하게 된다. 또한, 기판(100)의 갈륨(Ga) 원자는 저마늄(Ge) 층(140)으로 확산된다. 따라서, 성장 후 어닐링을 통해 아세나이드(As) 도펀트 원자의 농도를 낮추고, 또한 갈륨(Ga) 도펀트 원자의 농도를 높이는 것과 같이 도펀트 원자의 농도를 제어할 수 있다.
다시 도 2b를 참조하면 계속적으로 어닐링을 하면 저마늄(Ge) 층(140)에서의 아세나이드(As) 도펀트 원자의 농도는 계속 낮아지고 갈륨(Ga) 도펀트 원자의 농도는 계속 높아지게 된다.
결국, 도 2c에 도시된 바와 같이 저마늄(Ge) 층(140)의 갈륨(Ga) 농도가 아세나이드(As)의 농도 보다 훨씬 높아지게 되고, 저마늄(Ge) 층(140)은 P형 극성을 가지게 된다. 즉, 저마늄(Ge) 층(140) 성장 후 어닐링에 의해 저마늄(Ge) 층(140)의 극성을 제어할 수 있다.
일부 실시예에서, 성장 후 어닐링(annealing) 공정은 200 내지 700℃의 온도에서 수행될 수 있다. 700℃ 보다 높을 경우 저마늄(Ge) 층(140) 표면의 거칠기가 급격히 저하된다. 다른 일부 실시예에서, 성장 후 어닐링 공정은 500℃ 이하로 수행될 수 있다. 이 경우 저마늄(Ge) 층(140) 표면에서 1nm 이하의 rms 거칠기 값을 얻을 수 있다.
여기서, 기판(100)을 추가로 어닐링하는 과정은 도 2a의 온도에서 온도를 높이거나, 동일한 온도에서 시간을 더 지속하는 것과 같은 지속적인 공정 및 각 과정이 개별적으로 수행되는 단속적인 공정을 모두 포함한다.
다른 일부 실시예에서, 저마늄(Ge) 층(140)의 도펀트 원자의 농도는 저마늄(Ge) 층(140)에 의존할 수 있다. 예를 들어, 동일한 열 조건에서 저마늄(Ge) 층(140)의 두께가 얇을 수록 높은 도펀트 원자의 농도를 얻을 수 있다.
도 3은, 제1 실시예에 따른, 희생층(120)에 의해 도펀트 원자 상호 확산이 감소되는 과정을 도시한 개념도이다.
전술한 바와 같이, 희생층(120)은 갈륨 아세나이드(GaAs), 알루미늄 아세나이드(AlAs) 및 알루미늄 갈륨 아세나이드(AlGaAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합의 물질로 이루어진다.
일부 실시예에서, 희생층(120)에 포함된 제1 도펀트 원자와 다른 원자 간의 결합 에너지가 상기 제1 기판에 포함된 제1 도펀트 원자와 제2 도펀트 원자 간의 결합 에너지 보다 큰 경우 희생층(120)은 저마늄(Ge) 층(140)으로의 아세나이드(As)의 확산을 감소시키는 기능을 한다.
일 실시예에서, 희생층(120)이 알루미늄 아세나이드(AlAs)로 이루어진 경우 알루미늄(Al)과 아세나이드(As) 간의 결합 에너지는 갈륨(Ga)과 아세나이드(As) 간의 결합에너지 보다 더 크다. 이로 인해, 동일한 성장 온도에서 저마늄(Ge) 층(140)을 형성하더라도 저마늄(Ge) 층(140)으로 확산되는 아세나이드(As)의 확산량을 감소시킬 수 있다.
다시 도 1을 참조하면, 기판(100), 희생층(120) 및 저마늄(Ge) 층(140)을 형성한 후, 저마늄(Ge) 층(140)을 기판(200) 상의 절연층(220)에 접합시킬 수 있다.
기판(200)(또는, 제2 기판이라고 지칭함)은 GeOI 구조에서 절연층(220)을 형성하기 위한 기판이다. 일 실시예에서, 기판(200)은 실리콘(Si)으로 이루어지며, 기판(200) 상에 절연층(220)을 형성할 수 있다. 절연층(220)은 실리콘(Si) 기판(200)의 표면에 형성된 매립된 산화물 층(Buried Oxide Layer; BOX)일 수 있다. 그러나, 이는 예시적인 것으로서 기판(200)은 실리콘(Si) 외 다른 물질로 구성될 수도 있다.
접합은 통상의 웨이퍼 접합(wafer bonding) 기법에 의하여 수행될 수 있다. 일 실시예에서는, 접합 전에 저마늄(Ge) 층(140) 및/또는 절연층(220)의 표면 상에 형성된 자연 산화막을 제거하는 과정이 더 수행된다. 또한 접합 전에 저마늄(Ge) 층(140) 및/또는 절연층(220)의 표면을 플라즈마에 의해 처리함으로써 활성화한다.
희생층(120) 식각은 저마늄(Ge) 층(140)이 절연층(220)에 접합된 후 수행된다. 식각은 희생층(120)을 식각하면서 저마늄(Ge) 층(140)을 식각하지 않도록 식각 용액의 선택성(selectivity)을 조절하면서 수행된다. 일 실시예에서 희생층(120)의 식각에 사용되는 식각 용액은 불화수소(HF)를 포함하는 친수성 용액, 예를 들어, 불화수소(HF)와 탈이온수(deionized water; DIW)가 소정의 비율로 혼합된 용액일 수 있다. 또한, 식각 용액은 기체 버블링(gas bubbling)을 억제하기 위한 이소프로필 알코올(isopropyl alcohol; IPA) 및/또는 아세톤(acetone)을 더 포함할 수 있다.
희생층(120)이 모두 제거되고 나면 제1 기판(100)은 저마늄(Ge) 층(140)과 분리된다. 이와 같이 ELO 공정이 완료되면 도 1에 도시된 것과 같은 GeOI 구조의 반도체 소자가 얻어진다. 상기 반도체 소자는 저마늄(Ge) 층(140)에 포함된 도펀트 원자의 농도에 따라 N-MOSFET 또는 P-MOSFET으로 사용될 수 있다.
추가적으로, 별도의 층을 더 형성하여 어닐링 과정에서 도펀트 원자의 농도를 제어할 수 있다.
도 4는 도펀트 원자의 탈출을 억제하는 캡핑층을 도시한 개념도이고, 도 5는, 제1 실시예에 따른, 도펀트 원자를 더 공급하는 캡핑층을 도시한 개념도이다.
도 4를 참조하면, 일 실시예에서는 저마늄(Ge) 층(140) 상에 확산 배리어(diffusion barrier)로 기능하는 캡핑층(180)(이하, 제1 캡핑층으로 지칭됨)을 형성한다. 저마늄(Ge)이 성장된 이후에 제1 캡핑층(180)을 형성하면 저마늄(Ge) 층(140) 내부로 확산되었던 아세나이드(As) 도펀트 원자가 저마늄(Ge) 층(140) 외부로 탈출하는 것을 억제한다. 일 예에서, 제1 캡핑층(180)이 형성된 경우 저마늄(Ge) 층(140) 외부로 탈출하는 아세나이드(As) 도펀트 원자의 탈출량은 약 40% 억제된다.
일 실시예에서, 제1 캡핑층(180)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx), 알루미늄 옥사이드(Al2O3), 및 이트륨 옥사이드(Y2O3) 로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합으로 이루어진다.
이와 같이 저마늄(Ge) 층(140)에 포함된 아세나이드(As) 도펀트 원자의 탈출이 억제되므로 높은 아세나이드(As) 도펀트 원자의 농도를 얻을 수 있으며, 특히 저마늄(Ge) 층(140) 내의 상단 부분에서 더 높은 아세나이드(As) 도펀트 원자의 농도를 얻을 수 있다. 따라서 더욱 낮은 접촉 저항을 갖는 저마늄(Ge) 구조의 반도체 소자 얻을 수 있다.
또한, 저마늄(Ge) 층(140) 표면에 캡핑층(180)이 존재하여 높은 어닐링 온도에서 저마늄(Ge) 층(140)의 표면이 거칠어지는 현상을 방지할 수 있다.
다시 도 1을 참조하면, 제1 캡핑층(180)을 제거한 뒤 저마늄(Ge) 층(140)과 절연층(220)을 접합한다. 일 실시예에서 제1 캡핑층(180)의 식각에 사용되는 식각 용액은 인산(N3PO4)을 포함할 수 있다. 다른 실시예에서는 불소계 가스와 비활성 기체 등을 넣고 진공 하에서 진행되는 건식 식각에 의해 제1 캡핑층(180)을 제거할 수도 있다.
또 다른 실시예에서, 제1 캡핑층(180)을 저마늄(Ge) 층(140) 상에 형성한 채로 절연층(220)에 접합할 수 있다. 나아가, 일부 실시예에서, 제1 캡핑층(180)과 절연층(220)을 동일한 물질로 형성하여 접합하는 경우 (예를 들어, 이트륨 옥사이드(Y2O3)로 형성된 제1 캡핑층(180)을 생성하여 이트륨 옥사이드(Y2O3)로 형성된 절연층(220)에 접합하는 경우) 확산 배리어와 웨이퍼 접합의 접합 매질에 동일한 물질을 동시에 사용함으로써 더욱 공정 비용을 절감할 수도 있다.
도 5를 참조하면, 일 실시예에서는 제1 캡핑층(180)을 형성하기 이전에 저마늄(Ge) 층(140) 상에 다른 캡핑층(이하, 제2 캡핑층으로 지칭됨)(160)을 형성한다. 제2 캡핑층(160)은 저마늄(Ge)이 성장한 이후에 아세나이드(As)를 저마늄(Ge) 층(140) 상에서 비정질(amorphous) 구조로 형성된다.
상기 제2 캡핑층(160) 상에 제1 캡핑층(180)을 형성한 이후 이를 어닐링시킨다. 그러면 열 탈착(thermal desorption)에 의해 제2 캡핑층(160)의 아세나이드(As) 원자가 저마늄(Ge) 층(140)으로 하향 확산된다.
따라서, 갈륨(Ga)은 저마늄(Ge) 층(140)에 공급되지 않으면서 제1 기판(100) 상의 아세나이드(As) 원자와 더불어 제2 캡핑층(160)의 아세나이드(As) 원자 또한 저마늄(Ge) 층(140)으로 공급된다.
이와 같이 제2 캡핑층(160)을 형성하여 보다 아세나이드(As) 도펀트 원자의 농도가 높은 저마늄(Ge) 층(140)을 얻을 수 있어, 접촉 저항이 더 낮은 N형 반도체 소자를 제조할 수 있다.
다시 도 1을 참조하면, 제2 캡핑층(160)을 제거한 뒤 저마늄(Ge) 층(140)과 절연층(220)을 접합한다. 일 실시예에서, 제1 캡핑층(180)을 제거한 뒤, 열처리를 통해 제2 캡핑층(160)을 제거할 수 있다. 예를 들어, 300℃에서 제2 캡핑층(160)을 어닐링하면, 제1 캡핑층(180)이 제2 캡핑층(160) 상에 없기 때문에 비정질 아세나이드가 열탈착(thermal desorption)되어 제2 캡핑층(160)이 제거된다.
다른 일 실시예에서, 제2 캡핑층(160)이 제거되지 않고 절연층(220)에 접합될 수 있다. 여기서, 제2 캡핑층(160)이 제거되지 않고 절연층(220)에 접합되는 경우는 제2 캡핑층(160)이 저마늄(Ge) 층(140) 상에 형성된 채로 제2 캡핑층(160)이 절연층(220)에 접합되는 경우, 또는 제2 캡핑층(160) 상에 제1 캡핑층(180)이 형성된 채로 제1 캡핑층(180)이 절연층(220)에 접합되는 경우를 포함한다.
추가적으로, 제1 실시예에서 저마늄(Ge) 층(140)의 표면 방향은 반도체 소자에서의 전하 이동도를 고려하여 적절히 결정할 수 있다. 일 예에서, 표면 방향이 (110)인 기판(100)을 이용하여 에피택시 성장 방식으로 희생층(120) 및 저마늄(Ge) 층(140)을 형성하게 되면 저마늄(Ge) 층(140)의 표면 방향 역시 (110)이 된다. 또는 다른 일 예에서 표면 방향이 (111)인 기판(100)을 이용하여 에피택시 성장 방식으로 희생층(120) 및 저마늄(Ge) 층(140)을 형성하게 되면 저마늄(Ge) 층(140)의 표면 방향 역시 (111)이 된다. 저마늄(Ge)의 경우 (100) 표면 방향에 비해 (110) 및 (111) 표면 방향에서 전하 이동도(mobility)가 높으므로, 적절한 표면 방향을 가진 저마늄(Ge) 층(140)을 형성함으로써 반도체 소자의 성능을 극대화할 수 있다.
이와 같이, 본 발명의 일부 실시예들에 따른 반도체 소자 제조 방법은 1) 실리콘 기판 상에 격자 상수 차이(약 4%)를 감수하고 직접 저마늄(Ge) 층을 형성하거나, 2) 실리콘저마늄(SixGe1-x) 버퍼층에서 열 산화(thermal oxidation)를 통해 저마늄을 응축하여 저마늄 에피 박막을 얻는 종래의 기술과 달리, 1) 기판과 저마늄(Ge) 층과의 격자 상수 차이가 없으며 2) 별도의 버퍼층이 없어 수 내지 수십 nm 스케일의 반도체 소자 제조가 가능하며, 3) 저마늄을 응축하기 위한 별도의 열산화 공정이 불필요한 장점이 있다.
<제2 실시예>
도 6은, 제2 실시예에 따른, Ge C-MOSFET-OI를 제조하는 방법의 개념도이고, 도 7은, 제2 실시예에 따른, Ge C-MOSFET-OI를 제조하는데 사용되는 반도체 소자의 단면도이다. 본 발명의 제2 실시예에 따른 반도체 소자를 제조하는 방법은 도 1의 제1 실시예에 따른 반도체 소자를 제조하는 방법과 상당부분 유사하므로, 차이점을 위주로 설명한다.
일 실시예에서, 제1 캡핑층(180)을 저마늄(Ge) 층(140) 상에 형성하는 단계는 제1 캡핑층(180)을 저마늄(Ge) 층(140)의 일부 표면 상에 형성하는 단계를 포함할 수 있다.
도 5를 참조하여 위에서 서술된 바와 같이, 제1 캡핑층(180)이 형성된 경우에는 저마늄(Ge) 성장 후 어닐링을 하더라도 아세나이드(As) 도펀트 원자가 저마늄(Ge) 층(140) 외부로 탈출하지 않는다.
따라서, 저마늄(Ge) 층(140) 상에 제1 캡핑층(180)을 부분적으로 형성한 후 제1 기판(100)을 어닐링하면 제1 캡핑층(180)이 형성된 저마늄(Ge) 부분(140A)에서는 아세나이드(As) 원자가 저마늄(Ge) 층(140) 밖으로 탈출하지 못해 극성이 N형을 띄게 된다.
반면 제1 캡핑층(180)이 형성되지 않은 저마늄(Ge) 부분(140B)에서는 아세나이드(As) 원자는 저마늄 층(140) 밖으로 탈출하면서 갈륨(Ga) 원자가 저마늄 층(140)으로 확산되기 때문에 결국에는 극성이 P형을 띄게 된다. 결국, 도 7에 도시된 바와 같이, 제1 기판(100) 상에 형성되는 저마늄(Ge) 층(140)의 일부(140A)는 N형 극성, 그리고 다른 일부(140B)는 P형 극성을 갖는 반도체 소자를 얻을 수 있다.
이와 같이 고 에너지가 필요한 이온 주입 대신에 상호 확산을 사용하여 저마늄(Ge) 층(140)의 극성을 결정함으로써 고품질의 저마늄(Ge) 구조를 얻을 수 있다. 또한, 상호 확산과 도펀트 원자 활성화가 동시에 발생하므로 높은 활성화 수율을 얻을 수 있다.
나아가, 갈륨(Ga) 원자와 아세나이드(As) 원자의 상호 확산을 사용하여 저마늄(Ge) 층(140)의 극성을 부분적으로 제어할 수 있어, 동종 기판 상에서 반도체 소자의 제조가 가능하다.
추가적으로, P형 부분(140B)에서의 갈륨(Ga) 농도가 높을 경우 추가로 어닐링하여 갈륨(Ga)을 저마늄(Ge) 층(140) 밖으로 탈출시킬 수 있다. 이로 인해, 갈륨(Ga)의 농도를 낮출 수 있다.
추가적으로, 저마늄(Ge) 층(140) 내부의 도펀트 원자의 농도를 제어하기 위해 다양한 층 형성 및/또는 층 처리 과정을 수행할 수 있으나 제1 실시예에 따른 반도체 소자 제조 방법과 유사하므로 자세한 설명은 생략한다.
이와 같이, 1회의 실리콘 나이트라이드(SiNx) 마스크 생성 후 열처리를 통해 일부는 N형, 다른 일부는 P형 극성을 갖는 도 7의 반도체 소자를 얻을 수 있고, 추가적으로 이는 C-MOSFET 제조를 위해 사용될 수 있다. 따라서, 마스크를 씌우고 N형 도펀트 원자를 주입한 뒤, 다시 반대편에 마스크를 씌우고 P 형 도펀트 원자를 주입하는 종래의 C-MOSFET 제조 방법과 비교하여 공정 과정을 간소화할 수 있다.
다시 도 6을 참조하면, 제1 기판(100), 희생층(120) 및 저마늄(Ge) 층(140)을 형성한 뒤 저마늄(Ge) 층(140)이 일부는 N형, 다른 일부는 P형을 갖게 하고, 상기 저마늄(Ge) 층(140)을 제2 기판(200) 상의 절연층(220)에 접합시킨다. 저마늄(Ge) 층(140)이 절연층(220)에 접합된 후, 희생층(120)을 식각한다.
희생층(120)이 모두 제거되고 나면 제1 기판(100)은 저마늄(Ge) 층(140)과 분리된다. 이와 같이 ELO 공정이 완료되면 C-MOSFET 용 GeOI(Ge C-MOSFET-OI) 구조의 반도체 소자가 얻어진다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.

Claims (22)

  1. 제1 도펀트 원자 및 제2 도펀트 원자를 포함한 제1 기판 상에, 희생층을 형성하는 단계; 및
    상기 희생층 상에 저마늄(Ge) 층을 형성하는 단계를 포함하고,
    상기 저마늄(Ge) 층은 형성 단계에서의 성장 온도에 의해 상기 제1 기판으로부터 확산된 상기 제1 도펀트 원자를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 기판을 어닐링하는 단계를 더 포함하며,
    상기 제1 기판을 어닐링하는 단계는 상기 저마늄(Ge) 층에 포함된 상기 제1 도펀트 원자 중 적어도 일부를 상기 저마늄(Ge) 층 외부로 탈출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 기판을 어닐링하는 단계는 추가적으로 상기 제2 도펀트 원자를 상기 제1 기판으로부터 상기 저마늄(Ge) 층으로 확산시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 희생층은 갈륨 아세나이드(GaAs), 알루미늄 아세나이드(AlAs) 및 알루미늄 갈륨 아세나이드(AlGaAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합을 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 희생층은, 상기 희생층에 포함된 제1 도펀트 원자와 다른 원자 간의 결합 에너지가 상기 제1 기판에 포함된 제1 도펀트 원자와 제2 도펀트 원자 간의 결합 에너지 보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 기판은 갈륨아세나이드(GaAs)로 이루어지고, 상기 희생층은 에피택시 성장 방식으로 상기 제1 기판 상에 형성되는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 기판의 표면 방향은 (100), (110) 및 (111) 중 어느 하나인 저마늄 구조체의 제조 방법.
  8. 제2항에 있어서,
    상기 제1 기판을 어닐링하기 이전에 제1 캡핑층을 상기 저마늄(Ge) 층 상에 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 기판을 어닐링한 이후 상기 제1 캡핑층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 캡핑층을 형성하기 이전에 상기 저마늄(Ge) 층 상에 상기 제1 도펀트 원자로 이루어진 제2 캡핑층을 형성하는 단계 - 상기 제2 캡핑층은 비정질 구조; 및
    상기 제1 캡핑층을 형성한 이후 상기 제2 캡핑층을 어닐링하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 캡핑층을 제거한 이후 상기 제2 캡핑층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제1 캡핑층을 상기 저마늄(Ge) 층 상에 형성하는 단계는,
    상기 제1 캡핑층을 상기 저마늄(Ge) 층의 일부 표면 상에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제1항 내지 제12항 중 어느 하나의 항에 있어서,
    제2 기판 상에 절연층을 형성하는 단계;
    상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및
    상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각하여 상기 희생층 및 상기 제1 기판을 분리하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 기판 상에 위치하는 희생층; 및
    상기 희생층 상에 위치하는 저마늄(Ge) 층을 포함하며,
    상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 과정에서의 성장 온도에 의해 상기 기판으로부터 확산된 제1 도펀트 원자를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 이후 가해진 어닐링에 의해 상기 기판으로부터 확산된 제2 도펀트 원자를 더 포함하고,
    상기 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높은 반도체 소자.
  16. 제15항에 있어서,
    상기 저마늄(Ge) 층의 일 부분 상에 위치하는 제1 캡핑층을 더 포함하며,
    상기 저마늄(Ge) 층의 일 부분에서는 상기 제1 도펀트 원자의 농도가 상기 제2 도펀트 원자의 농도 보다 더 크고 상기 저마늄(Ge) 층의 다른 부분에서 상기 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높은 반도체 소자.
  17. 제16항에 있어서,
    상기 저마늄(Ge) 층과 상기 제1 캡핑층 사이에 위치하는 제2 캡핑층을 더 포함하며,
    상기 제2 캡핑층은 비정질 구조로서 상기 제1 도펀트 원자로 이루어진 반도체 소자.
  18. 제14항 내지 제17항 중 어느 하나의 항에 있어서,
    상기 기판은 갈륨아세나이드(GaAs)로 이루어진 반도체 소자.
  19. 기판 상에 위치하는 절연층; 및
    상기 절연층 상에 위치하는 저마늄(Ge) 층을 포함하며,
    상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 과정에서의 성장 온도에 의해 확산된 제1 도펀트 원자를 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 저마늄(Ge) 층은 상기 저마늄(Ge) 층의 형성 이후 가해진 어닐링에 의해 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높은 반도체 소자.
  21. 제19항에 있어서,
    상기 저마늄(Ge) 층의 일 부분에서는 상기 제1 도펀트 원자의 농도가 제2 도펀트 원자의 농도 보다 더 높고 상기 저마늄 층의 다른 일 부분에서는 상기 제2 도펀트 원자의 농도가 상기 제1 도펀트 원자의 농도 보다 더 높은 반도체 소자.
  22. 제19항 내지 제21항 중 어느 하나의 항에 있어서,
    상기 기판은 실리콘(Si)으로 이루어진 반도체 소자.
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