CN106611740B - 衬底及其制造方法 - Google Patents

Abstract

本发明提供了一种衬底及其制造方法，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。由于该钝化层能有效保减小该外延层在键合过程中受到的损伤，避免外延层中产生大量的缺陷，提升利用该外延层制造器件的性能及可靠性。

Description

衬底及其制造方法

技术领域

本发明涉及半导体制造领域，特别涉及一种衬底及其制造方法。

背景技术

随着集成电路产业不断向前发展，如何减小衬底漏电流越来越成为人们研究的重点。其中，通过采用绝缘体上硅(SOI)衬底，以使形成的半导体器件位于绝缘体上，避免半导体器件与衬底之间的漏电流是公认效果最好的途径。

此外，随着半导体器件尺寸的不断减小，需要通过增强沟道载流子迁移率来提升器件性能，例如，通过采用硅锗、锗等具有高载流子迁移率的半导体材料代替硅，以增强沟道载流子迁移率。已经有人提出了在绝缘体上锗(GOI)衬底上制造半导体器件的结构，该结构的半导体器件在运行速度等方面明显优于SOI衬底上制造半导体器件的结构。

现有技术中通常采用在半导体衬底中通过离子注入形成氧离子掩埋层，然后通过退火的方式在半导体中形成氧化物掩埋层；或者通过注入氧离子结合剥离工艺等在半导体中形成氧化物掩埋层；但是这些方法在制造过程中，容易对顶层的材料带来损伤和引入缺陷，另外一方面由于工艺复杂导致成本高昂且效率较低，并不适用于大规模绝缘体上锗生产中。此外，还有通过键合工艺在半导体衬底中形成氧化物掩埋层，通常包括：在一个硅衬底上形成半导体外延层，然后在另一个硅衬底上形成氧化物绝缘层，接着将上述两个衬底的上表面进行键合，然后通过抛光或化学腐蚀的方法在半导体衬底中形成氧化物掩埋层及其上的外延层。但是通过该方法形成氧化物掩埋层的过程中，键合接触面处的外延层会承受很长的高温高压过程，以至于产生大量的缺陷，这些缺陷会影响锗层性能及可靠性。

发明内容

本发明提供了一种衬底及其制造方法，以解决现有技术中难以较低的成本在半导体衬底上形成高质量的氧化物掩埋层及其上半导体层的问题。

本发明提供了一种衬底制造方法，包括：

提供辅助衬底和支撑衬底，所述辅助衬底上至少包括外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；

将所述辅助衬底键合到所述支撑衬底上；

去除所述辅助衬底；

进行化学机械平坦化CMP直至所述外延层达到指定厚度。

优选地，所述外延层包括缓冲层、有用层。

优选地，所述外延层包括：锗层、硅锗层、锗锡层、三五族化合物半导体层、硅层及其叠层。

优选地，所述钝化层为高k介质层，包括以下任意一种或多种：三氧化二铝、氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化钽钪铅及其叠层。

优选地，所述高k介质层为厚度为5-10nm的三氧化二铝薄膜。

优选地，所述辅助衬底为硅衬底，所述去除所述辅助衬底包括：

对所述辅助衬底的背面进行机械研磨grinding直至所述辅助衬底的厚度小于50μm；

利用稀释的四甲基氢氧化铵TMAH溶液进行腐蚀，去除剩余的辅助衬底。

优选地，所述将所述辅助衬底键合到所述支撑衬底上的键合工艺包括：

腔室最大温度范围：200-550℃；

键合最大压力范围：1-60KN；

键合时间范围：0.5-4小时；

键合腔室真空度范围：1×10^-5mbar至1atm。

优选地，所述键合工艺为：

腔室最大温度：500℃；

键合最大压力范围：10-30KN；

键合时间：2小时；

键合腔室真空度：5×10^-4mbar至1×10^-5mbar。

一种衬底，包括：

支撑衬底；

所述支撑衬底之上的掩埋介质层；

所述掩埋介质层之上的钝化层；

所述钝化层之上指定厚度的外延层。

优选地，所述钝化层为厚度为5-10nm的三氧化二铝薄膜。

一种半导体器件，包括：衬底，以及位于所述外延层处的器件结构。

本发明提供了衬底及其制造方法，其中，提供的辅助衬底上至少包括外延层及所述外延层之上的钝化层，该钝化层能有效的保护所述外延层；然后将该辅助衬底键合至所述支撑衬底上，该支撑衬底上的掩埋介质层能阻挡外延层与所述支撑衬底之间的漏电流；接着去除该辅助衬底及多余的外延层。由于该钝化层能有效保减小该外延层在键合过程中受到的损伤，避免外延层中产生大量的缺陷，提升利用该外延层制造器件的性能及可靠性。

进一步地，该钝化层为高k介质材料，高k介质材料的电流阻挡效果明显优于二氧化硅等传统SOI衬底中采用的氧化层的电流阻挡效果，能有效避免衬底漏电流现象。

进一步地，该钝化层为厚度为5-10nm的三氧化二铝薄膜，三氧化二铝相较于二氧化硅为一种高导热材料，在半导体集成电路中，散热的好坏直接影响器件的性能及可靠性，传统SOI衬底中采用二氧化硅薄膜作为氧化物掩埋层，其导热性能较差，不利于器件散热；本发明采用厚度为5-10nm的三氧化二铝薄膜既能减小所述外延层在键合过程中受到的损伤，同时能增强电流阻挡效果，以减小现有通过键合工艺在半导体衬底中形成氧化物掩埋层的厚度，便于器件散热，提升器件的性能及可靠性。

进一步地，该外延层可以为具有比硅材料的载流子迁移率高的半导体材料，例如锗、硅锗等材料形成的外延层，增强利用该衬底制造的器件的沟道载流子迁移率，以提升器件性能。

进一步地，本发明提供了键合工艺参数，以制备出在半导体衬底上具有高质量的氧化物掩埋层及其上外延层。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1A至图1D为现有技术中一种基于键合工艺的绝缘体上半导体SeOI衬底制造过程中的截面结构示意图；

图2为根据本发明实施例的衬底制造方法的流程图；

图3A至图3G为根据本发明实施例一的衬底制造过程中的截面结构示意图；

图4A至图4G为根据本发明实施例二的衬底制造过程中的截面结构示意图；

图5A至图5F为根据本发明实施例三的衬底制造过程中的截面结构示意图；

图6为利用本发明实施例提供的衬底制造的一种半导体器件的截面结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

绝缘体上半导体(Semiconductor on insulator，SeOI)由于在衬底中形成有氧化物掩埋层，该氧化物掩埋层能有效阻止器件与衬底之间的漏电流，改善闩锁效应等问题。现有SeOI衬底的制造通常采用三种方法：1.采用在半导体衬底中通过离子注入形成氧离子掩埋层，然后通过退火的方式在半导体中形成氧化物掩埋层的方法，这是目前最普遍采用的方法，但是该方法由于通过离子注入的方式形成氧化物掩埋层，掩埋层的深度及厚度等参数不易控制；2.通过注入氧离子结合剥离工艺等在半导体中形成氧化物掩埋层，该方法同样存在上述问题，且离子注入工艺成本较高；3通过键合工艺在半导体衬底中形成氧化物掩埋层，该方法将预先形成的氧化物层通过键合工艺置于衬底中，通常包括以下步骤：首先，在一个衬底上形成指定种类材料的外延层，如图1A所示，并在另一个衬底上形成用作氧化物掩埋层的氧化物薄膜，如图1B所示；然后，通过将上述两个衬底的上表面进行键合，如图1C所示；最终，通过抛光或化学腐蚀的方法去除具有外延层的衬底，以暴漏外延层，如图1D所示。特别的，当所述外延层为锗外延层时，由于外延生长的锗层在空气中容易吸潮。另外键合过程中，键合接触面处的外延层会承受很长的高温高压过程，以至于产生大量的缺陷，这些缺陷会影响锗层性能及可靠性。

本发明提供的衬底及其制造方法，由于在辅助衬底上形成外延层之后，在该外延层上形成钝化层以减小键合过程对所述外延层的影响。当该外延层为高k介质层时，可以对锗的表面进行钝化并增强漏电流阻挡效应，改善器件性能及可靠性。

为了更好的理解本发明的技术方案和技术效果，以下将结合流程图和具体的实施例进行详细的描述，流程图如图2所示，制造衬底的过程参考图3A至图5F所示。

在本发明实施例中，所述辅助衬底100的材料与所述外延层材料的选择刻蚀比应≥5:1，以保证在后续去除所述辅助衬底100的过程中减小对所述外延层101的影响。所述辅助衬底100可以为半导体衬底，例如Si衬底、Ge衬底、SiGe衬底等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP、GaP或SiC等，还可以为叠层结构，例如Si/SiGe等。由于需要在所述辅助衬底100上形成外延层101，该外延层材料的晶格常数与所述辅助衬底100的晶格常数越接近，所述外延层101的质量越好，有助于提升器件的可靠性。优选地，所述衬底为硅衬底等价格较低且与目标外延层材料的晶格常数相近的半导体衬底，参考图3A所示。

所述支撑衬底200应具有较高的热稳定性及化学稳定性，此外，还应具有较高的机械强度，以便于实现后续键合等工艺步骤；优选地，该支撑衬底200还应具有较高的热传导率以利于器件在工作过程中散热。具体地，所述辅助衬底100可以为半导体衬底，例如Si衬底、Ge衬底、SiGe衬底等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等；此外，所述辅助衬底100还可以为蓝宝石衬底等氧化物晶体衬底，在此不再列举。

所述外延层101包括但不限于：锗层、硅锗层、锗锡层、三五族化合物半导体层、硅层及其叠层。所述外延层101的外延工艺可以为异质外延，例如，在硅衬底上外延锗、硅锗、三五族化合物半导体等；当然也可以是同质外延，例如，在硅衬底上外延硅，在镓砷衬底上外延镓砷等。此外，所述外延还可以在不同时段进行不同的外延工艺，例如，所述外延可以包括缓冲层1011外延及有用层1012外延两部分，该缓冲层1011部分能有效降低接触面处外延缺陷数量，提高外延层101质量；又例如，所述外延层101可以为多种外延层101的叠层：硅/硅锗/锗叠层、镓砷/铝砷/镓砷叠层等。优选地，所述外延层材料的载流子迁移率大于硅的载流子迁移率，例如锗、硅锗、镓砷等材料制备的外延层101，增强利用该衬底制造的器件的沟道载流子迁移率，以提升器件性能。

所述钝化层102可以为使用CVD、PVD等方法沉积未掺杂的氧化硅(SiO₂)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si₃N₄)等介质材料，也可以为通过热氧法形成的氧化物薄膜，进一步地，为了提高氧化物掩埋层的绝缘效果，所述钝化层102还可以为高k介质层，可以包括以下任意一种或多种：三氧化二铝、氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化钽钪铅及其叠层。

所述掩埋介质层201可以为传统SOI衬底中常用的二氧化硅薄膜，还可以为氮氧化硅薄膜、氮化硅薄膜等常用介质薄膜。

实施例一

在本实施例中，所述辅助衬底100及所述支撑衬底200为体硅衬底，所述外延层101为锗层，所述钝化层102为氧化铪薄膜，所述掩埋介质层201为二氧化硅薄膜，参考图3G所示，该方法包括：

步骤S01，提供辅助衬底100和支撑衬底200，所述辅助衬底100上至少包括外延层101及所述外延层101之上的钝化层102，所述支撑衬底200上至少包括掩埋介质层201，如图3A至图3C所述。

在本实施例中，所述辅助衬底100及所述支撑衬底200为体硅衬底，所述外延层101为高载流子迁移率的锗层以制造高速器件；所述钝化层102为氧化铪高k介质薄膜；所述掩埋介质层201为二氧化硅薄膜。

在一个具体实施例中，提供两个同规格的体硅衬底，其中一个作为辅助衬底100，另一个作为支撑衬底200。通过减压外延法(RP Epi)在所述辅助衬底100上形成1至3μm厚的锗层，如图3A所示，然后在所述锗层上通过原子层沉积ALD法形成厚度为5至10nm厚的氧化铪薄膜，如图3B所示。所述支撑衬底200上通过等热氧化CVD法在该锗层上形成0.2至1μm厚的二氧化硅层，如图3C所示。

需要说明的是，该氧化铪薄膜能有效减小键合工艺对所述锗层的影响，同时，该氧化铪薄膜为高k介质薄膜，能以较薄的薄膜达到较好的电流阻挡效果，使得该二氧化硅层的厚度可以较小，但是该二氧化硅层不仅仅用于电流阻挡层，同时为提升键合效果的关键层，该二氧化硅层不能过薄。

步骤S02，将所述辅助衬底100键合到所述支撑衬底200上，如图3D所示。

在本实施例中，通过键合设备将所示辅助衬底100的掩埋介质层201面键合到所述支撑衬底200上，键合工艺范围包括：

腔室最大温度范围：200-550℃；

键合最大压力范围：1-60KN；

键合时间范围：0.5-4小时；

键合腔室真空度范围：1×10^-5mbar至1atm。

在一个具体实施例中，所述键合工艺为：

腔室最大温度：500℃；

键合最大压力范围：10-30KN；

键合时间：2小时；

键合腔室真空度：5×10^-4mbar至1×10^-5mbar。

需要说明的是，为了提升键合效果，所述键合工艺的加压和/或加热过程可以是分段进行地，例如，设定键合压力增加的步长为10分钟，每个步长增加2KN压力，直至达到设定的压力值，然后保持压力直至键合工艺结束；当然还可以为进行线性加压，例如，设定在3分钟之内达到设定的压力值，然后保持压力直至键合工艺结束；此外，键合工艺快结束时，也可以步进减压或者线性减压的方法减压直至不再施加外压，具体视使用效果而定。

此外，上述例如键合工艺范围是通过大量实验摸索出来的可行的工艺窗口，例如当腔室温度低于200℃时，所述辅助衬底100及所述支撑衬底200就无法很好的键合，如果太高，例如大于800℃，就会有造成锗层熔化和/或蒸发；相同地，当键合压力值小于1KN时，无法将两个衬底键合到一起，当键合压力大于60KN时，可能导致衬底碎裂，并且会在衬底中残留过大的内应力，导致所述外延层101的可靠性降低，因此，上述键合工艺范围是可行的工艺范围。

进一步地，为了提升键合效果，可以在键合前对所述辅助衬底100及所述支撑衬底200进行预处理，例如进行标准清洗等工艺和/或异丙醇等化学试剂处理，形成清洁的衬底表面，然后在键合前对所述辅助衬底100及所述支撑衬底200进行低温的预烘烤，去除表面的水汽，提高键合的质量。此外，可以对完成键合的衬底进行低温退火工艺，释放在键合过程中形成于衬底内的应力。

步骤S03，去除所述辅助衬底100，如图3E至图3F所示。

在本实施例中，所述去除所述辅助衬底100包括：对所述辅助衬底100的背面进行机械研磨grinding直至所述辅助衬底100的厚度变为小于50μm，如图3E所示；利用稀释的四甲基氢氧化铵TMAH溶液进行腐蚀，去除剩余的辅助衬底100，如图3F所示。

在一个具体实施例中，通过机械研磨将所述辅助衬底100从背面研磨至小于50μm，然后通过稀释的TMAH溶液对所述辅助衬底100进行刻蚀。其中，选用一定浓度稀释的TMAH溶液腐蚀剩下的硅衬底，优点是腐蚀速率可控而且均匀性好。当然，在进行刻蚀之前需要将所述支撑衬底200的背面保护起来，例如在所述支撑衬底200的背面涂覆光刻胶或者沉积一层不与TMAH溶液反应的薄膜，以减小TMAH溶液对支撑衬底200的影响。

需要说明的是，本实施例提供的去除所述辅助衬底100的过程中，通过对所述硅衬底具有高选择刻蚀比的TMAH溶液，去除与所述外延层101接触的辅助衬底100部分，因此，对所述辅助衬底100的背面进行研磨时，可以优先考虑效率，即可以以较快的速度进行研磨提高生产效率。

步骤S04，进行化学机械平坦化CMP直至所述外延层101达到指定厚度，如图3G所示。

在本实施例中，通过CMP对暴露的外延层101进行平坦化处理，直至所述外延层101厚度达到指定厚度。通过CMP工艺可以形成具有精确厚度且具有平整表面的外延层101。

需要说明的是，由于外延层材料的晶格常数通常与衬底的晶格常数不一致，使得初始的外延层101质量不高，通过本发明提供的CMP工艺步骤可以去除这些外延质量不高的外延层部分，使得利用本发明提供的衬底制造的器件形成于高质量的外延层101中，以提高器件的性能及可靠性。

在本发明提供的实施例中，通过在两个体硅衬底上分别形成至少包括外延层101及钝化层102的叠层和掩埋介质层201，由于该钝化层102能有效的减小键合工艺过程中长时高温高压对所述外延层101的影响，在衬底上形成高质量的氧化物掩埋层及其上半导体层，以提升利用该外延层101制造器件的性能及可靠性。

实施例二

衬底制造方法，如实施例一所述，所不同的是，在本实施例中，所述辅助衬底100为硅锗衬底；所述外延层101包括缓冲层1011、有用层1012；所述钝化层102为厚度为5-10nm的三氧化二铝薄膜；所述掩埋介质层201通过热氧法形成，如图4A至图4G所示。

步骤S11，提供辅助衬底100和支撑衬底200，所述辅助衬底100上至少包括外延层101及所述外延层101之上的钝化层102，所述支撑衬底200上至少包括掩埋介质层201，如图4A至图4C所示。

在本实施例中，所述辅助衬底100为硅锗衬底，所述支撑衬底200为体硅衬底，所述外延层101包括缓冲层1011、有用层1012；所述钝化层102为厚度为5-10nm的三氧化二铝薄膜；所述掩埋介质层201为通过热氧法形成的二氧化硅薄膜。

其中，所述缓冲层1011在本实施例中，可以采用外延生长工艺，在体硅衬底100上外延生长组分渐变的Ge_xSi_1-x层，其中0<x<1，初始外延层101的x更接近0，临近外延生长完结时x更接近1，该外延层101的厚度可以为1-500nm，具体视实际使用效果而定。该缓冲层1011可以有效改善因外延层材料晶格常数与衬底材料晶格常数不同而导致的外延质量不高的问题，而且该缓冲层1011可以通过后续CMP等工艺去除。

需要说明的是，所述钝化层102为厚度为5-10nm的三氧化二铝薄膜，当所述钝化层102的导热性高于所述掩埋介质层201的导热性时，或者更具体地说，当所述钝化层102的导热性在室温条件下大于10W·cm^-1·K^-1时，所述钝化层102就可以被认为具有高导热性。随着集成电路技术的不断发展，单位面积上集成的器件个数指数级增长，随之而来的问题就是器件散热问题，其直接影响最终制造器件的性能及可靠性。本实施例中采用厚度为5-10nm的三氧化二铝薄膜作为钝化层102，能有效减小键合工艺对所述外延层101影响的同时，由于三氧化二铝具有大于10W·cm^-1·K^-1的热导率，且三氧化二铝为高k介质，能增强电流阻挡效果的同时，减小现有通过键合工艺在半导体衬底中形成的具有低导热率的氧化物掩埋层的厚度，便于器件散热，提升器件的性能及可靠性。

在一个具体实施例中，提供两个同尺寸的衬底，其中硅锗衬底作为辅助衬底100，体硅衬底作为支撑衬底200。通过分子束外延MBE或减压外延法在所述辅助衬底100上外延生长组分渐变的Ge_xSi_1-x层作为缓冲层1011，其中0<x<1，初始外延层101的x更接近0，临近外延生长完结时x更接近1，其缓冲层1011厚度为1-500nm，接着外延生长厚度为0.2-1μm的锗层，如图4A所示；然后在所述锗层上通过原子层沉积ALD法形成厚度为5至10nm厚的三氧化二铝薄膜，如图4B所示。所述支撑衬底200上通过热氧法形成厚度为0.2至1μm的二氧化硅薄膜，如图4C所示。

需要说明的是，通过热氧法可以形成致密的二氧化硅薄膜提升绝缘效果。在进行外延生长前，还可以利用TMAH溶液对所述辅助衬底100进行预腐蚀，以提高外延层101的质量。

步骤S12，将所述辅助衬底100键合到所述支撑衬底200上，如图4D所示。

具体的，所述键合工艺为：

腔室最大温度：550℃；

键合最大压力范围：8-20KN；

键合时间：1小时；

键合腔室真空度：1×10^-4mbar至1×10^-5mbar。

步骤S13至步骤S14，同实施例一的步骤S03至步骤S04，如图4E至图4G所示，在此不再详述。

本发明实施例提供的衬底制造方法，通过在所述外延层101上形成厚度为5-10nm的三氧化二铝薄膜作为钝化层102，由于该钝化层102在室温条件下大于10W·cm^-1·K^-1，具有较高的导热性，不但能减小键合工艺对所述外延层101的影响，还可以减小现有通过键合工艺在半导体衬底中形成的具有低导热率的氧化物掩埋层的厚度，便于器件散热，提升器件的性能及可靠性。

实施例三

衬底制造方法，如实施例一所述，所不同的是，所述外延层101为锗锡层；所述支撑衬底200为蓝宝石衬底；所述外延层101包括缓冲层1011、有用层1012；所述钝化层102为厚度为5-10nm的三氧化二铝薄膜；所述辅助衬底100上包括外延层101、所述外延层101之上的钝化层102以及所述钝化层102之上的氧化物质层103，如图5A至图5F所示。

步骤S21，提供辅助衬底100和支撑衬底200，所述辅助衬底100上至少包括外延层101及所述外延层101之上的钝化层102，所述支撑衬底200上至少包括掩埋介质层201，如图5A至图5B所示。

在本实施例中，不同于实施例一，所述辅助衬底100上形成有所述外延层101及外延层101之上的钝化层102外，还形成有钝化层102之上的氧化物质层103，如图5A所示；该氧化物质层103的材料可以和所述掩埋介质层201相同或不同，优选地，该氧化物质层103的材料和所述掩埋介质层201相同，且该氧化物质层103与所述掩埋介质层201的厚度之和等于预设定的氧化物掩埋层的厚度。其中，该钝化层102之上的氧化物质层103可以进一步减小键合工艺对所述外延层101的影响，以提高形成于该外延层101上器件的性能及可靠性。需要说明的是，该氧化物质层103与所述掩埋介质层201的厚度之和等于预设定的氧化物掩埋层的厚度即可，即所述支撑衬底200上也可以不形成掩埋介质层201，而辅助外延层101的氧化物质层厚度等于预设定的氧化物掩埋层的厚度，但是在实际应用中，需要考虑到保护支撑衬底200表面的洁净度以及单个衬底上薄膜叠层的厚度过大会带来薄膜均匀性变差等问题，尽量不将所有叠层都仅制造在一个衬底之上。

所述外延层101可以包括缓冲层1011及位于该缓冲层1011之上的有用层1012。其中，该缓冲层1011的材料组分可以和所述有用层1012的材料组分相同或不同，例如，本实施例中辅助衬底100为体硅衬底，有用层1012为锗锡外延层，缓冲层1011为硅锗外延层以缓解锗锡材料晶格常数与硅材料晶格常数失配较大导致有用层1012的外延质量不高的问题。

所述掩埋介质层201可以为通过PECVD等工艺形成的氧化物薄膜，如图5B所示，当然还可以是二氧化硅、氮氧化硅等常用介质薄膜的叠层等。所述钝化层102为厚度为5-10nm的三氧化二铝薄膜具体作用参考实施例二相关部分内容，不再详述。

所述支撑衬底200为蓝宝石衬底，由于蓝宝石的导热系数较高，且蓝宝石的硬度极高，能用于制造高机械强度的芯片。此外，由于蓝宝石材料和硅材料相对于TMHA溶液的选择刻蚀比相差很大，在后续去除所述辅助衬底100时，可以不用对所述硅衬底进行诸如在硅衬底背面涂覆光刻胶等步骤以保护支撑衬底200不受影响。

在一个具体实施例中，在体硅衬底上通过超高真空化学气相沉积UHVCVD法和/或反应等离子体化学气相沉积RPCVD法依次外延形成厚度为200nm的硅锗层及厚度为2μm的锗锡层，分别作为缓冲层1011和有用层1012；然后通过ALD法形成厚度为5-10nm的三氧化二铝薄膜；接着通过低压化学气相沉积LPCVD法形成厚度为0.2μm的二氧化硅薄膜。在蓝宝石衬底上通过高密度等离子体化学气相沉积HDPCVD法形成厚度为0.3μm的二氧化硅薄膜。

步骤S22，将所述辅助衬底100键合到所述支撑衬底200上，如图5C所示。

具体的，所述键合工艺为：

腔室最大温度：500℃；

键合最大压力范围：8-20KN；

键合时间：3小时；

键合腔室真空度：1×10^-4mbar至1×10^-5mbar。

步骤S23至步骤S24中，衬底制造过程中的截面结构示意图如图5D至图5F所示，详细内容参考实施例二，在此不再详述。

在本实施例中，通过在所述外延层101上形成厚度为5-10nm的三氧化二铝薄膜作为钝化层102，然后在该钝化层102之上形成指定厚度的氧化物质层103，能利用该钝化层102及该氧化物质层103减小键合工艺对所述外延层101的影响，提升在所述外延层101上形成器件的性能及可靠性。

相应地，本发明还提供了根据上述方法制造的衬底，参考图3G所示，包括：

支撑衬底200；

所述支撑衬底200之上的掩埋介质层201；

所述掩埋介质层201之上的钝化层102；

所述钝化层102之上指定厚度的外延层101。

其中，所述钝化层102为厚度为5-10nm的三氧化二铝薄膜。

本发明提供的衬底可用于制造半导体器件结构，例如，包括：如上述实施例所述的衬底，以及位于所述外延层处的器件结构，该器件结构可以包括：位于所述外延层101之上的栅介质层303，以及位于所述栅介质层303之上的栅极304，位于所述栅极304两侧的源/漏区302，以及用于隔离所述源/漏区302的隔离301，如图6所示。其中，所述栅极304可以为多晶硅栅，也可以为金属栅；当栅极304为金属栅时，所述栅介质层303最好使用诸如氧化铪、氧化钽、三氧化二铝、氧化锆等高k介质材料。当然，所述外延层101还可以用于形成鳍，以制造鳍式场效应晶体管。然而，本发明不局限于此，并且也可形成诸如晶体管、二极管、LSI等其他半导体器件。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (6)

1.一种衬底制造方法，其特征在于，包括：

提供辅助衬底和支撑衬底，所述辅助衬底上至少包括外延层、所述外延层之上的钝化层及所述钝化层之上的氧化物质层，所述外延层包括缓冲层、有用层，所述支撑衬底上至少包括掩埋介质层，所述氧化物质层的材料和所述掩埋介质层的材料相同，且所述氧化物质层与所述掩埋介质层的厚度之和等于预设定的氧化物掩埋层的厚度，所述钝化层为高k介质层，所述高k介质层为厚度为5-10nm的三氧化二铝薄膜；

将所述辅助衬底键合到所述支撑衬底上，所述将所述辅助衬底键合到所述支撑衬底上的键合工艺包括：

腔室最大温度范围：200-550℃；

键合最大压力范围：1-60KN；

键合时间范围：0.5-4小时；

键合腔室真空度范围：1×10^-5mbar至1atm；

去除所述辅助衬底；

进行化学机械平坦化CMP直至所述外延层达到指定厚度。

2.根据权利要求1所述的方法，其特征在于，所述外延层包括：锗层、硅锗层、锗锡层、三五族化合物半导体层、硅层及其叠层。

3.根据权利要求1所述的方法，其特征在于，所述辅助衬底为硅衬底，所述去除所述辅助衬底包括：

对所述辅助衬底的背面进行机械研磨直至所述辅助衬底的厚度小于50μm；

利用稀释的四甲基氢氧化铵TMAH溶液进行腐蚀，去除剩余的辅助衬底。

4.根据权利要求1所述的方法，其特征在于，所述键合工艺为：

腔室最大温度：500℃；

键合最大压力范围：10-30KN；

键合时间：2小时；

键合腔室真空度：5×10^-4mbar至1×10^-5mbar。

5.一种衬底，其特征在于，根据权利要求1至4中任一项所述的衬底制造方法制造，包括：

支撑衬底；

所述支撑衬底之上的掩埋介质层；

所述掩埋介质层之上的氧化物质层；

所述氧化物质层之上的钝化层；

所述钝化层之上指定厚度的外延层，所述外延层包括缓冲层、有用层；

所述氧化物质层的材料和所述掩埋介质层的材料相同，且所述氧化物质层与所述掩埋介质层的厚度之和等于预设定的氧化物掩埋层的厚度，所述钝化层为高k介质层，所述高k介质层为厚度为5-10nm的三氧化二铝薄膜。

6.一种半导体器件，其特征在于，包括：权利要求5所述的衬底，以及位于所述外延层处的器件结构。

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