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JP2011176281A - チャネルが埋込み誘電体層を通り抜けているメモリセル - Google Patents

チャネルが埋込み誘電体層を通り抜けているメモリセル Download PDF

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Abstract

【課題】浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。
【解決手段】絶縁層ＢＯＸによってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、少なくとも基本的にセミコンダクタ・オン・インシュレータ基板の薄層中に配列されたソース領域Ｓ、ドレイン領域Ｄ、トレンチがその中に作られているチャネルＣ、トレンチ中のゲート領域Ｇを含むＦＥＴトランジスタを備え、トレンチが、絶縁層ＢＯＸを越えベース基板の深さの中に延びていること、チャネルが、絶縁層の下でソース領域とドレイン領域の間に延びていることを特徴とするメモリセル。複数のメモリセルを備えるメモリアレイ、およびメモリセルを製作するプロセス。
【選択図】図２ａ

Description

本発明の分野は、半導体デバイスの分野であり、より詳細には、複数のメモリセルを備えるメモリデバイスの分野であり、本発明は、より詳細には、浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））によって形成されたメモリセルに関し、また、この型の複数のメモリセルから成るメモリアレイにも関する。
図１は、従来の浮動チャネルＤＲＡＭメモリセルの断面図を示す（ＤＲＡＭはＤｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（動的ランダムアクセス記憶装置）の頭文字である）。このセルは、埋込み酸化物層２（ＢＯＸ）によって半導体基板１から隔てられた薄いシリコン層３を備えるＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））基板で形成される。浮動チャネル４、ソース領域５、およびドレイン領域６は、ＢＯＸ層２の上の薄層３の中に形成されている。ゲート誘電体層７および制御ゲート電極８は、浮動チャネル４の上に連続して堆積される。ドレイン領域６はビット線ＢＬに接続され、ソース領域５はソース線ＳＬに接続され、さらにゲート電極８はワード線ＷＬに接続されている。
浮動チャネルは、ＢＯＸ層、ゲート誘電体層、ソース領域、およびドレイン領域によって電気的に分離されている。この分離のために、浮動チャネルは電荷を蓄積することができ、コンデンサと同じ結果をもたらす。
そのようなトランジスタへデータを書き込む動作中に、浮動チャネルは、衝突電離効果によって電荷を蓄積し、それによってトランジスタの閾値電圧を変える。したがって、データ読出し動作中に、トランジスタのソースとドレインの間を流れる電流の量は、浮動チャネル中に蓄積された電荷の量に依存する。
より小さなトランジスタを製作することで、より多くのトランジスタを同一基板上に集積化することができるようになるが、縮小は望ましくない効果をもたらすことがある。特に、比較的短い長さのチャネルを持つＦＥＴトランジスタは、短チャネル効果（ＳＣＥ）として知られている望ましくない電気特性を持っていることがある。
半導体デバイスのサイズの絶えざる縮小のために、ＳＣＥ現象は、ますます問題になる。
集積回路の物理的寸法のこの縮小の１つの解決策は、チャネル中にゲート領域が埋め込まれた「埋込みゲート」トランジスタと呼ばれるものを形成することにある。
制御ゲート電極がチャネルの上の基板表面（ゲート誘電体層によってゲート電極から分離されている）に形成される従来のプレーナトランジスタと違って、埋込みゲートトランジスタは、チャネルの厚さの中に形成されたトレンチを埋める制御ゲート電極を持っている。
そのようなトランジスタは、頭文字ＲＣＡＴ（Ｒｅｃｅｓｓ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ（埋込チャネルアレイトランジスタ））でも知られており、例えば特許文献１に説明されている。
基板中へ延びるゲート領域を設けることによって、チャネルの実効長が増加し、それによって埋込みゲートＲＣＡＴトランジスタは、より小さなＳＣＥを持つことができるようになる。
６５ｎｍおよび４５ｎｍ技術の場合に、そのようなＲＣＡＴトランジスタはチャネルサイズ縮小に関連した問題を解決するのに役立つが、次世代（特に、３２ｎｍ）技術の場合にはチャネルの体積が非常に小さいので、ほんの少量の電荷をチャネル中に蓄積することができるにすぎないという事実は残る。したがって、理解されることであろうが、そのとき、ほんの少数の電荷の変化が比較的大きな乱れを引き起こすことがある。
例示の例を挙げると、ＳＯＩベースのプレーナトランジスタは、数十個の電荷を含むことができるだけである。それで、たった一個の電荷を失うことは、約２％の信号損失に相当する。ところで、保持モードのセルと接続を共有するセルへの各アクセスは、例えば各サイクルに１個以上の電荷を結合して「ポンピング」することで、ことによると前記のセルを乱す可能性がある。
米国特許出願公開第２００６／０２２００８５号明細書
（省略可）
したがって、小さなチャネル体積のせいである従来技術の前述の欠点を未然に回避するメモリセルが必要である。本発明の目的は、この要求を満たすことであり、この目的のために、第１の態様に従って、本発明は、
−絶縁層によってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、
−少なくとも基本的にセミコンダクタ・オン・インシュレータ基板の薄層中に配列されたソース領域およびドレイン領域、トレンチがその中に作られているチャネル、およびトレンチ中のゲート領域を含むＦＥＴトランジスタと
を備え、
トレンチが、絶縁層を越えてベース基板の深さの中へ延びていること、およびチャネルが、少なくとも基本的に絶縁層の下でソース領域とドレイン領域の間に延びていることを特徴とするメモリセルを提供する。
このメモリセルのある特定の好ましいが非限定の態様は、次の述べるものである。
−ドレイン領域およびソース領域は、セミコンダクタ・オン・インシュレータ基板の薄層中に一体的に配列され、さらにチャネル伝導領域は、チャネルがチャネル伝導領域を通って絶縁層の上と下の両方でソース領域とドレイン領域の間に延びるように、絶縁層レベルでトレンチの両側に配列されている。
−ソース領域およびドレイン領域は、ソース伝導ゾーンおよびドレイン伝導ゾーンをそれぞれ通って絶縁層の上と下の両方に延び、これらのゾーンは、絶縁層レベルでトレンチの両側に配列されており、さらにチャネルは、絶縁層の下で、ソース領域およびドレイン領域の、絶縁層の下にある部分の間に一体的に延びている。
−ゲート領域は、誘電体層によってチャネルから隔てられている。
−絶縁層の下のチャネルのその部分は、ベース基板の上部に作られたウェルによって形成されている。
−ウェルは、ウェルの伝導性と反対伝導性の層によってベース基板の残り部分から分離されている。
−セルは、絶縁層の下にあるチャネルのその部分の横方向分離領域をさらに含み、この横方向分離領域は絶縁層の下で深さ方向に延びている。
−ＦＥＴトランジスタは部分的に空乏化され、セルは、絶縁層の上にあるチャネルのその部分の横方向分離領域をさらに備えている。
−チャネルは浮動であり、ゲート領域は、ＦＥＴトランジスタを駆動するための制御ゲート電極として働く。
−セルはバイポーラトランジスタをさらに備え、それのコレクタはＦＥＴトランジスタのためにチャネルとして働く。
−ＦＥＴトランジスタのソースは、バイポーラトランジスタのためにベースとして働く。
−ベース基板は、バイポーラトランジスタのためにベースとして働く。さらに、
−ゲート領域は、浮動であり、ＦＥＴトランジスタは、誘電体層によって浮動ゲート領域から分離された制御ゲート電極をさらに備える。
他の態様に従って、本発明は、本発明の第１の態様に従った複数のメモリセルを備えるメモリアレイに関する。
さらに他の態様に従って、本発明は、メモリセルを製作するためのプロセスに関し、本プロセスは、
−トレンチが絶縁層を越えて延びるようにセミコンダクタ・オン・インシュレータ基板中にトレンチを形成するステップと、
−トレンチの壁を半導体材料の層で覆うステップと、
−前記材料が、
−絶縁層の上および下にある領域では単結晶状態で、
−絶縁層レベルのトレンチの両側のチャネル伝導領域とトレンチの側面とを画定するために、絶縁層レベルでは多結晶状態で
再結晶するようなやり方で、前記材料に対して再結晶アニール工程を行うステップと、
−トレンチの壁を誘電体層で覆うステップと、
−トレンチを埋めることによってゲート領域を形成するステップと
を特徴とする。
さらに他の態様に従って、本発明は、メモリセルを製作するためのプロセスに関し、本プロセスは、
−トレンチの両側で絶縁層の下に延びるソース領域およびドレイン領域を画定するように意図されたドープ層を、絶縁層の直ぐ下に形成するステップと、
−トレンチが絶縁層を越えて延びるようにセミコンダクタ・オン・インシュレータ基板中にトレンチを形成するステップと、
−トレンチの壁を半導体材料の層で覆うステップと、
−トレンチの壁を誘電体層で覆うステップと、
−トレンチを埋めることによってゲート領域を形成するステップと、
−絶縁層の上および下に延びるソース領域およびドレイン領域をそれぞれ接続できるようにするソース伝導ゾーンおよびドレイン伝導ゾーンを形成するために、絶縁層の上および下にあるソース領域およびドレイン領域それぞれから絶縁層レベルのトレンチの壁に沿ってドーパントを拡散させるステップと
を特徴とする。
さらに他の態様に従って、本発明は、メモリセルを製作するためのプロセスに関し、本プロセスは、
−セミコンダクタ・オン・インシュレータ基板中に第１のトレンチを形成するステップであって、第１のトレンチがセミコンダクタ・オン・インシュレータ基板の表面から下方へベース基板に延びる、ステップと、
−絶縁層の上に延びるように意図されたドレイン領域およびソース領域の型と同じ型の伝導性を持つドープされたスペーサで、第１のトレンチの壁を覆うステップと、
−第１のトレンチ中に第２のトレンチを形成するステップであって、前記第２のトレンチが、第１のトレンチの底から絶縁層を越えてベース基板の深さの中へ延びる、ステップと、
−前記第２のトレンチおよび第１のトレンチの壁を誘電体層で覆うステップと、
−前記第２のトレンチおよび第１のトレンチを埋めることによってゲート領域を形成するステップと、
−スペーサからのドーパント拡散によって前記第２のトレンチの両側に絶縁層の直ぐ下に局所ソース領域および局所ドレイン領域を形成するステップであって、スペーサが、ドーパント拡散の後で、絶縁層の上および下に延びるソース領域とドレイン領域を接続するために、チャネル伝導ゾーンおよびドレイン伝導ゾーンとしてそれぞれ働く、ステップと
を特徴とする。
本発明の他の態様、目的、および有利点は、添付の図面に関連して非限定の例として与えられる本発明の好ましい実施形態についての下記の詳細な説明を読むとすぐに、より適切に明らかになるであろう。
既に上で提示された、従来の浮動チャネルＤＲＡＭセルを示す図である。 本発明の第１の態様に従ったＤＲＡＭメモリセルの第１の実施形態を示す図である。 図２ａの拡大図であり、絶縁層レベルでトレンチの両側にチャネル伝導領域が存在することを示す図である。 本発明の第１の実施形態に従ったセルの変形を断面図として示す図であり、この変形では、ＦＥＴトランジスタのチャネル中に電荷を注入するために、バイポーラトランジスタがＦＥＴトランジスタと関連付けられている図である。 本発明の第１の実施形態に従ったセルの変形を等価電気図として示す図であり、この変形では、ＦＥＴトランジスタのチャネル中に電荷を注入するために、バイポーラトランジスタがＦＥＴトランジスタと関連付けられている図である。 第１の実施形態に従ったセルの他の変形を断面図として示す図であり、ＦＥＴトランジスタのチャネル中への電荷注入のためにバイポーラトランジスタを使用している図である。 第１の実施形態に従ったセルの他の変形を等価電気図として示す図であり、ＦＥＴトランジスタのチャネル中への電荷注入のためにバイポーラトランジスタを使用している図である。 本発明の第１の態様に従ったメモリセルの第２の可能な実施形態の１つの変形を示す図である。 本発明の第１の態様に従ったメモリセルの第２の可能な実施形態の１つの変形を示す図である。
図２ａは、本発明の第１の態様の第１の可能な実施形態に従ったＤＲＡＭメモリセルの断面図を示し、このメモリセルは、ソースＳ、ドレインＤ、およびソースとドレインの間のチャネルＣを持つＦＥＴトランジスタを含む。
このメモリセルは、絶縁層例えば埋込み酸化物層ＢＯＸによってベース基板から隔てられた半導体材料の薄層を備えるＳｅＯＩ（Ｓｅｍｉｃｏｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ（セミコンダクタ・オン・インシュレータ））基板、好ましくはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））基板上に作られる。
この第１の実施形態の背景では、ドレインＤおよびソースＳは、ＳｅＯＩ基板の薄層の中に一体的に配列されている。
チャネルＣ自体は、絶縁層の上と下の両方に延びている。絶縁層の上にあるチャネルのその部分と絶縁層の下にあるチャネルのその部分との間の体積の差（典型的には、２００から１０００倍）は、本発明の背景ではチャネルが基本的に絶縁層の下にあると考えられるようなものである。
図２ａの背景では、ドレインＤおよびソースＳは、ＦＥＴトランジスタが完全に空乏化されるように絶縁層ＢＯＸと接触している。
したがって、ソースＳは、２つの隣接するメモリセル（図２ａの平面内に置かれているメモリアレイの行に沿った２つの隣接するメモリセル。メモリアレイの列は図２ａの平面に対して垂直に置かれている）の間で共有されることがある。そのような共有によって、メモリセルのフットプリントを減少させることができるようになる。
しかし、本発明は、完全に空乏化されたメモリセルに限定されず、部分的に空乏化されたＳｅＯＩメモリセル（図示せず）にも及ぶ。したがって、浮動チャネル効果を引き起こすために、それ自体は知られている従来のやり方で、メモリアレイの行に沿ってセルを分離することが必要となる。この分離は、従来、基板の表面からＢＯＸ層まで深さ方向に延びる横方向分離トレンチによって達成される。このトレンチは、典型的に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（浅いトレンチ分離））と呼ばれるものを実現する。
ドレインＤは、それ自体は知られている従来のやり方で、ビット線ＢＬに接続される。このビット線ＢＬは、メモリアレイの行に沿って延びることがあり、この行に沿って配置されたメモリセルの各々のドレインに接触している。
ソースＳ自体は、ソース線ＳＬに接続されている。このソース線ＳＬは、典型的に、ビット線ＢＬに対して垂直に置かれ、メモリアレイの列に沿って配置されたメモリセルの各々のソースに接触している。図２ａに示され上で既に言及された事例では、ソースが２つの隣接するセルの間で共有されており、そのとき単一ソース線ＳＬが、２つのメモリセルのソースをアドレス指定する働きをする。
図２ａの説明に戻ると、ソースＳは、典型的に、主にソース線ＳＬと接触する働きをする高濃度ドープ（例えば、ｎ＋ドープ）中心ゾーン２１、および中心ゾーンを囲繞し主にトランジスタを動作させる働きをする低濃度ドープ（例えば、ｎ−ドープ）周縁ゾーン２２を備える。
留意されるべきことであるが、ドレインＤは、また、主にビット線ＢＬと接触する働きをする高濃度ドープ中心ゾーン１１（例ではｎ＋ドープ）、および中心ゾーンを囲繞し主にトランジスタを動作させる働きをする低濃度ドープ周縁ゾーン１２（例ではｎ−ドープ）を持っていることがある。
ここで与えられた例は、ｎ型ＦＥＴトランジスタメモリセルである。しかし、理解されることであろうが、本発明はこの型のトランジスタに限定されず、それどころか本発明はｐ型ＦＥＴトランジスタメモリセルにも及ぶ。
本発明の背景では、チャネルはトレンチを持ち、ＦＥＴトランジスタは、トレンチ中にゲート領域Ｇをさらに含む。トレンチは、セミコンダクタ・オン・インシュレータ基板の表面から絶縁層を越えて深さ方向にベース基板の中へ延びる。
トレンチは、底と、底を介して互いに接続された側壁を持っている。思い出されることであろうが、メモリアレイの列に沿って、セルは、列のセルを互いに分離するための分離トレンチを持っている。したがって、トレンチ中のゲート領域は、長手方向でこの分離トレンチと接している。
さらに、チャネル伝導領域３０（図２ａの丸で囲まれた領域の拡大図を示す図２ｂを参照）は、チャネルがチャネル伝導領域を通って絶縁層の上と下の両方でソースとドレインの間に延びることができるように、絶縁層とトレンチの側壁の間に絶縁層レベルで作られる（したがって、絶縁層の上にあるチャネルのその部分と絶縁層の下にあるチャネルのその部分との間の体積の差を考慮すると、チャネルは、基本的にチャネルの下に延びる）。
トレンチ中のゲート領域Ｇは、トレンチの壁に前もって堆積された誘電体層３１によって、チャネルＣおよびチャネル伝導領域３０から隔てられている。
チャネル伝導領域３０を作る１つの可能なやり方は、下で詳細に説明される。
最初に、トレンチが、セミコンダクタ・オン・インシュレータ基板の表面から絶縁層を越えて深さ方向にベース基板の中へ延びるように、ＳｅＯＩ基板中に形成される。これを行うために、例えば約４０ｎｍの直径のエッチングパターンを持つトレンチマスクが使用される。
次に、トレンチの壁が、半導体材料、好ましくはシリコンの層でコーティングされる。
より詳細には、非晶質シリコンが、ＳｅＯＩ基板の全表面（マスク上に、およびトレンチの側壁および底に沿って）に共形的に堆積されることがある。非晶質材料を使用することによって、特に、ＳｅＯＩ基板の薄層を構成する材料の結晶学的配列を損なわないことが可能である。
典型的には、堆積される非晶質シリコンの厚さは、１０原子層の厚さ（５ｎｍ）を超えない。
あるいは、単一シリコン原子層を堆積するために、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ（原子層堆積））が使用されることがある。
次に、トレンチマスク上に存在する堆積シリコン層を除去するために、穏やかなエッチングステップが行われる。
次に、シリコンが、
−絶縁層の上および下にあるトレンチの領域では、単結晶状態で、
−絶縁層ＢＯＸとトレンチの壁の間のトレンチの両側にチャネル伝導領域３０を画定するために、絶縁層レベルでは多結晶状態で
再結晶するようなやり方で、トレンチの壁に沿って堆積されたシリコンに対して再結晶アニール工程が行われる。
絶縁層レベルでの再結晶は、特に、再結晶前面が絶縁層の上および下に存在する半導体領域から生じることによって起きる。絶縁層の厚さに依存して、再結晶前面がぶつかることさえある。
次に、再結晶シリコン層が、ゲート誘電体層３１で覆われる。
それから、ゲート領域Ｇをトレンチの中に形成するために、例えばドープされた多結晶を堆積することによってトレンチが埋められる。変形として、ゲート領域が金属化されることがある。
図２ａの説明に戻ると、絶縁層の下にあるチャネルのその部分は、好ましくは、ベース基板の上部に作られたウェル４０によって形成される。ウェル４０は、特に、ウェルの伝導性と反対伝導性の層５０（生成されるダイオードを強制的に逆バイアスモードにして、逆の推論がｐチャネルセルに加わるようにＶｄｄでバイアスされた、ｎチャネルメモリセルのここに示された例では、ウェルがｐ−型伝導性であるとき、ｎ−型伝導性の層）によって、ベース基板の残り部分から分離されることがある。
メモリセルは、さらに、絶縁層の下にあるチャネルのその部分の横方向分離領域６０を備え、この横方向分離領域６０は、ウェル４０をベース基板の残り部分から分離する層５０に達するまで絶縁層の下で深さ方向に延びている。
留意されるべきことであるが、前に言及されたように、部分的に空乏化されたＳｅＯＩメモリセルの場合、この領域６０は、絶縁層の上に配置されたＳＴＩ型分離領域と同じ機能を果たす。
第１の可能な実施形態に従って、絶縁層の下にあるチャネルのその部分のこの横方向分離領域６０は、ＳＴＩ技術を使用して作られる分離トレンチである。
第２の可能な実施形態に従って、この領域６０は、チャネルの伝導性と反対伝導性（ｐ−型チャネル領域４０のここで説明される例では、ｎ＋型伝導性）の半導体材料から形成される。
本発明の好ましい実施形態（図２ａに示される）に従って、チャネルは浮動であり、ゲート領域は、ＦＥＴトランジスタを駆動するための制御ゲート電極として働く。
したがって、書込み動作が、衝突電離効果によって、絶縁層ＢＯＸの上と下の両方に延びる浮動チャネル中に電荷を蓄積することを可能にするＤＲＡＭメモリセルが定義される。
理解されることであるが、本発明の背景では、電荷蓄積体積は、絶縁層の下で浮動チャネルが延びるために従来のセルの電荷蓄積体積と比較して、特に増大している（前に言及された２００から１０００倍を参照）。
言い換えると、本発明に従ったセルの浮動チャネル中に蓄積することができる電荷の量は、半導体デバイスのサイズのいっそう大きな縮小に向かう技術開発の道筋に従って、比較的一定のままであるか、または従来のセルに見られるかもしれないものよりも急でないまさに最小限の減少である可能性がある。
特に、ＸおよびＹ軸に沿った（メモリアレイの行および列に沿った）半導体デバイスのサイズの縮小は、絶縁層の下により深く埋め込まれた浮動チャネルによって補償される可能性がある。
さらに、本発明に従ったメモリセルから成るメモリアレイの周辺回路（増幅器および復号器）は、プレーナトランジスタを使用する従来のＳＯＩ技術のままであることがある。これによって、ばらつき、電力消費、その他の問題を減らすことが可能になる。
本発明の一実施形態（図示せず）に従って、ゲート領域は浮動であり、ＦＥＴトランジスタは、誘電体層によって浮動ゲート領域から分離された制御ゲート電極をさらに備える。
したがって、書込み動作が、ホットキャリア注入の現象によって、絶縁層ＢＯＸの下でチャネルの中に延びるトレンチ中に形成された浮動ゲート領域に電荷を蓄積することを可能にするフラッシュ型メモリセルが定義される。
この実施形態の背景では、絶縁層の下に延びるトレンチ中に形成された浮動ゲート領域のより大きなサイズのために、蓄積体積はそれ自体増大する。
この実施形態は、高動作電圧を必要とする電力トランジスタの全サイズを縮小するのに特に有利であることが分かる。
図３ａ〜３ｂおよび４ａ〜４ｂは、本発明に従ったＤＲＡＭメモリセルの第１の実施形態の２つの変形を示す。これらの変形では、ＦＥＴトランジスタのチャネル中へ電荷を注入するために、バイポーラトランジスタが、ＦＥＴトランジスタと関連付けられている。したがって、バイポーラトランジスタのコレクタは、ＦＥＴトランジスタのチャネルによって形成される。
図３ａに示された変形の場合には（図３ｂは等価電気図を示す）、ＦＥＴトランジスタのソース（図３ｂで参照９を持つ）は、バイポーラトランジスタ（図３ｂで参照７１を持つ）のためにベースとして働く。
この変形の背景では、バイポーラトランジスタのエミッタ７０は、ＦＥＴトランジスタのソースがバイポーラトランジスタのためにベースとして働くように設計されている。典型的には、ＦＥＴトランジスタは横型トランジスタであり、エミッタは、エミッタ／ソース組立品が縦方向スタックを形成するようなやり方で、より正確に設計される。
エミッタは、好ましくは、ソースの下部領域でソースに一体化される。上で説明された事例では、ソースは高濃度ドープ中心ゾーン２１と中心ゾーンを囲繞する低濃度ドープ周縁ゾーン２２とを含み、それでエミッタ７０は、依然としてソースの周縁ゾーン２２によって浮動チャネルから分離されながら、ソースの中心ゾーンと接触するように配置される。ここで、エミッタは、ソース電極の中心領域２１と周縁領域２２の間でソース電極に完全に一体化される。
完全に空乏化されたＳｅＯＩメモリセルの場合には、また図３ａに示されるように、ＢＯＸ層も、エミッタを浮動チャネルから分離するのに貢献することがある。
図４ａに示された変形の場合には（図４ｂは等価電気図を示す）、ベース基板−より正確にはウェル４０の分離層５０−は、バイポーラトランジスタ（図４ｂで参照７２を持つ）のためにベースとして働く。
したがって、バイポーラトランジスタのエミッタ８０は、ベース基板と（すなわち、図示された例ではウェルの分離層５０と）接触するように配置される。
この変形の背景では、エミッタは、絶縁層の下にあるチャネルのその部分の横方向分離領域６０の下部に配置され、そして一方では、エミッタを浮動チャネルから分離するようにエミッタを囲繞しかつベース基板（この例では、ｎ−型領域）の伝導性と同じ型の伝導性を持つ領域によってこの分離領域３０から依然として隔てられている。
それで、エミッタがその下に置かれている領域６０は、好ましくは、チャネルの伝導性（この例では、ｎ＋型）と反対伝導性の半導体材料から形成される。
上で言及された２つの変形の各々では、メモリアレイの列に沿って配置されたメモリセルをアドレス指定するために、エミッタ７０、８０は、ソース線ＳＬに平行に延びる注入線ＩＬに接続されている。このことで、注入線ＩＬが表面領域を占めない限り、結果として特にコンパクトな配列になる。
注入線ＩＬは、特に、ドープされた半導体材料（図３ａに示された変形の場合には薄層の材料のｐ＋ドーピング、および図４ａに示された変形の場合にはベース基板の材料のｐ＋ドーピング）から作られることがある。
第２の変形の背景では、ＦＥＴトランジスタおよびバイポーラトランジスタは、妥協を求める必要なしに各々を最適化することができるように、実際には独立している。
この第２の変形は、さらに、追加のノードを設ける（図４ｂにＧＮＤとして示された、バイポーラトランジスタのためにベースとして働くベース基板によって、より正確にはウェル４０の分離層５０の電圧を制御することによって）。この追加のノードは、セル書込み／読出し動作の場合により高い柔軟性を提供する。
上の説明は本発明に従ったメモリセルの第１の実施形態を扱ったが、この実施形態では、ドレイン領域およびソース領域は、セミコンダクタ・オン・インシュレータ基板の薄層中に一体的に配置され、チャネルは、チャネル伝導領域を通って絶縁層の上と下の両方でソース領域とドレイン領域の間に延びている。
本発明に従ったメモリセルの第２の実施形態の２つの変形が、図５ａおよび５ｂに関連して下で説明され、これらの変形では、ソース領域Ｓおよびドレイン領域Ｄ各々は、ソース伝導ゾーン９０およびドレイン伝導ゾーン１００それぞれを通って２つのレベルにまたがって、すなわち絶縁層の上（９１、２１、２２；１０１、１１、１２）と下（９２、９３；１０２、１０３）の両方で延びており、これらの伝導ゾーンは、絶縁層レベルでトレンチの両側に配列されている。しかし、それぞれ絶縁層の上にあるソース領域およびドレイン領域が、それぞれ絶縁層の下にあるソース領域およびドレイン領域よりも実質的に大きな体積（典型的には、２００から１０００倍）を持っている限り、ソース領域およびドレイン領域は、基本的に薄層中に配置されている。
チャネルＣ自体は、絶縁層の下にあるソース領域の部分９２、９３と絶縁層の下にあるドレイン領域の部分１０２、１０３の間の絶縁層の下に一体的に延びる。
図５ａおよび５ｂでは、参照９１（あるいは、参照１０１）は、絶縁層の上にあるソース領域Ｓ（あるいは、ドレイン領域Ｄ）のその部分を表し、中心領域２２（あるいは１２）および周縁領域２１（あるいは１１）から成っている（図２ａ参照）。
図５ａに示された変形の背景では、絶縁層の下にあるソース領域およびドレイン領域の部分９２、１０２は、絶縁層の直ぐ下のベース基板の表面にありかつｎＦＥＴトランジスタのここで考えられている例ではｎ−型である伝導性の持つドープ層によって形成されている。
このドープ層は、トレンチによって互いに隔てられたソース領域９２およびドレイン領域１０２を備える。
図５ｂに示された変形の背景では、絶縁層の下にあるソース領域およびドレイン領域のその部分９３、１０３は、各々トレンチの両側の絶縁層の直ぐ下に配置された局所ソース領域および局所ドレイン領域によってそれぞれ形成されている。
これらの局所ゾーン９３および１０３は、ソースおよびドレインのリザーバまたはポケットをそれぞれ形成する。チャネルは、絶縁層の下で、これらのリザーバまたはポケットの間に一体的に延びる。
指摘されるべきことであるが、図５ａおよび５ｂに示された変形は、ポケット９３、１０３をドープ層９２、１０２に付け加えることによって組み合わせることができる。
さらに、これらの変形は、完全に空乏化されたメモリセルの場合（図５ａおよび５ｂに示された事例）だけでなく部分的に空乏化されたメモリセルの場合にも（この場合には、セルを互いに隔てるために絶縁層の上にＳＴＩ分離が必要である）実現することができる。
図２ａに示された実施形態の場合のように、図５ａおよび５ｂのメモリセルは、ウェル４０をベース基板の残り部分から分離する層５０に達するまで絶縁層の下で深さ方向に延びている横方向チャネル分離領域をさらに備える。
図５ａのセルを作る１つの可能な方法が、下で詳細に説明される。
絶縁層の下にある領域（例えば、ウェル４０、エミッタ８０、ソース領域９２およびドレイン領域１０２を形成するように意図された層）は、表面トランジスタを製作するためのどんなプロセスよりも前に、絶縁層の下のベース基板中にドーパントを打ち込むことによって形成される。
それから、図２ａのセルを形成するために行われるやり方と同様なやり方で、ＳｅＯＩ基板中にトレンチが形成され、このトレンチは、セミコンダクタ・オン・インシュレータ基板の表面から絶縁層を越えて深さ方向にベース基板の中へ延びている。
セル２ａを形成する場合のように、次に、トレンチの壁が、ＡＬＤ技術を使用して共形的な非晶質シリコンの堆積またはシリコンの堆積によって、半導体材料、好ましくはシリコンの層で覆われる。
トレンチマスクの上に存在する堆積シリコン層を除去するために、穏やかなエッチング工程が行われることもある。
次に、ゲート誘電体層３１が、トレンチの壁に沿って形成される。それから、トレンチは、その中にゲート領域Ｇを形成するために、例えばドープされたポリシリコンを堆積させることによって埋められる。変形として、ゲート領域は金属化されることがある。
次に、絶縁層の上および下それぞれにあるソース領域およびドレイン領域から絶縁層レベルのトレンチの壁に沿ってドーパントを拡散させて、トレンチの両側にソース伝導ゾーン９０およびドレイン伝導ゾーン１００を形成するために、アニール工程が行われる。留意されるべきことであるが、拡散アニール工程は、絶縁層の下にある領域を再結晶化する。絶縁層の上および下にある領域が必ずしも同じ結晶方位を持たない限り、２つの単結晶の間の接合は、できる限り完全であるが、完全無欠ではない。この拡散アニール工程は、絶縁層の下にソース領域９２およびドレイン領域１０２を形成するように意図された絶縁層の下のドープ層がチャネルの上にあるソース領域９１およびドレイン領域１０１と同じ伝導性（この例ではｎ＋型）を持つ１つの原因である。したがって、この拡散アニール工程は、チャネル（ｐ−型）中での結晶欠陥の発生、およびセル中の電荷保持にとって有害な電荷再結合の偶発的助長が起こるのを効果的に防ぐ。
拡散アニール工程の後で、そのとき、ソース領域９１、９２およびドレイン領域１０１、１０２は、ソース伝導ゾーン９０およびドレイン伝導ゾーン１００を通って絶縁層の上と下の両方にそれぞれ延びている。
図５ｂに示されたセルを作る１つの可能な方法が、下で詳細に説明される。
絶縁層の下にある領域（例えば、ウェル４０、エミッタ８０）は、表面トランジスタを製作するためのどんなプロセスよりも前に、絶縁層の下のベース基板中へドーパントを打ち込むことによって形成される。
次に、第１のトレンチがセミコンダクタ・オン・インシュレータ基板中に形成され、この第１のトレンチは、第１のトレンチが薄層と絶縁層の組合せ厚さに対応する厚さを持つようなやり方でセミコンダクタ・オン・インシュレータ基板の表面から下方へベース基板まで延びている。
次に、第１のトレンチの壁がスペーサで覆われ、このスペーサは、ここで示されたｎトランジスタの例示の実施形態ではｎ−ドープされている。これを行うために、例えば、ドープされた多結晶シリコンが堆積される。
次に、第２のトレンチが第１のトレンチの中に形成され、前記第２のトレンチは、第１のトレンチの底から深さ方向にベース基板中へ延び、スペーサが前記第２のトレンチの開口を画定する。
次に、ゲート誘電体層３１が、前記第２のトレンチの壁に沿って形成される。前記第２のトレンチおよび第１のトレンチは、次に、その中にゲート領域Ｇを形成するために、例えばドープされたポリシリコンを堆積することによって埋められる。変形として、ゲート領域が金属化されることがある。
さらに、トレンチの両側の絶縁層の直ぐ下の局所ソース領域および局所ドレイン領域９３、１０３は、スペーサからベース基板中へのドーパント拡散によって形成される。したがって、スペーサが、絶縁層の上および下に延びるソース領域およびドレイン領域を接続する伝導層として働くソース伝導ゾーン９０およびドレイン伝導ゾーン１００を画定する。
前記のことから理解されることであるが、本発明は、第１の態様に従ったメモリセルに限定されず、それどころか本発明は、また、本発明の第１の態様に従った複数のメモリセルを備えるメモリアレイ、およびそのようなメモリセルを製作するプロセスにも及ぶ。

Claims (17)

  1. メモリセルであって、
    絶縁層（ＢＯＸ）によってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、
    少なくとも基本的に前記セミコンダクタ・オン・インシュレータ基板の前記薄層中に配列されたソース領域（Ｓ）およびドレイン領域（Ｄ）、トレンチがその中に作られているチャネル（Ｃ）、および前記トレンチ中のゲート領域（Ｇ）を含むＦＥＴトランジスタと
    を備え、
    前記トレンチが、前記絶縁層（ＢＯＸ）を越えて前記ベース基板の深さの中に延びていること、および前記チャネルが、少なくとも基本的に前記絶縁層の下で前記ソース領域と前記ドレイン領域の間に延びていることを特徴とするメモリセル。
  2. 前記ドレイン領域および前記ソース領域は、前記セミコンダクタ・オン・インシュレータ基板の前記薄層中に一体的に配列され、さらに、チャネル伝導領域（３０）は、前記チャネルが前記チャネル伝導領域を通って前記絶縁層の上と下の両方で前記ソース領域と前記ドレイン領域の間に延びるように、前記絶縁層レベル（ＢＯＸ）で前記トレンチの両側に配列されていることを特徴とする請求項１に記載のメモリセル。
  3. 前記ソース領域および前記ドレイン領域は、ソース伝導ゾーンおよびドレイン伝導ゾーンをそれぞれ通って前記絶縁層の上と下の両方で延び、前記ゾーンは、前記絶縁層（ＢＯＸ）レベルで前記トレンチの両側に配列されており、さらに、そのセル内で前記チャネルは、前記絶縁層の下で、前記ソース領域および前記ドレイン領域の、前記絶縁層の下にある部分（９２、１０２、９３、１０３）の間に一体的に延びていることを特徴とする請求項１に記載のメモリセル。
  4. 前記ゲート領域（Ｇ）は、誘電体層（３１）によって前記チャネルから隔てられていることを特徴とする請求項１から３の一項に記載のメモリセル。
  5. 前記絶縁層の下の前記チャネルのその部分は、前記ベース基板の上部に作られたウェル（４０）によって形成されていることを特徴とする請求項１から４の一項に記載のメモリセル。
  6. 前記ウェル（４０）は、前記ウェルの伝導性と反対伝導性の層（５０）によって前記ベース基板の残り部分から分離されていることを特徴とする請求項５に記載のメモリセル。
  7. 前記絶縁層の下にある前記チャネルのその部分の横方向分離領域（６０）をさらに含み、前記横方向分離領域（６０）が前記絶縁層の下で深さ方向に延びていることを特徴とする請求項１から６の一項に記載のメモリセル。
  8. 前記ＦＥＴトランジスタが部分的に空乏化され、前記絶縁層の上にある前記チャネルのその部分の横方向分離領域をさらに備えることを特徴とする請求項２と組み合わせて解釈される請求項４から７の一項に記載のメモリセル。
  9. 前記チャネルは、浮動であり、前記ゲート領域は、前記ＦＥＴトランジスタを駆動するための制御ゲート電極として働くことを特徴とする請求項１から８の一項に記載のメモリセル。
  10. バイポーラトランジスタ（７１、７２）をさらに備え、それのコレクタが、前記ＦＥＴトランジスタのためにチャネルとして働くことを特徴とする請求項９に記載のメモリセル。
  11. 前記ＦＥＴトランジスタの前記ソースは、前記バイポーラトランジスタ（７１）のためにベースとして働くことを特徴とする請求項１０に記載のメモリセル。
  12. 前記ベース基板は、前記バイポーラトランジスタ（７２）のためにベースとして働くことを特徴とする請求項１０に記載のメモリセル。
  13. 前記ゲート領域は、浮動であり、前記ＦＥＴトランジスタは、誘電体層によって前記浮動ゲート領域から分離された制御ゲート電極をさらに備えることを特徴とする請求項１から８の一項に記載のメモリセル。
  14. メモリアレイであって、請求項１から１３のいずれか一項に記載の複数のメモリセルを備えることを特徴とする、メモリアレイ。
  15. 前記トレンチが前記絶縁層を越えて延びるように前記セミコンダクタ・オン・インシュレータ基板中に前記トレンチを形成するステップと、
    前記トレンチの壁を半導体材料の層で覆うステップと、
    前記材料が、
    前記絶縁層の上および下にある領域では単結晶状態で、
    前記絶縁層レベル（ＢＯＸ）の前記トレンチの両側の前記チャネル伝導領域（３０）および前記トレンチの側面を画定するために、前記絶縁層レベルでは多結晶状態で
    再結晶するようなやり方で、前記材料に対して再結晶アニール工程を行うステップと、
    前記トレンチの壁を誘電体層（３１）で覆うステップと、
    前記トレンチを埋めることによってゲート領域（Ｇ）を形成するステップと
    を特徴とする、請求項２に記載のメモリセルを製作するためのプロセス。
  16. 前記トレンチの両側で前記絶縁層の下に延びる前記ソース領域（９２）および前記ドレイン領域（１０２）を画定するように意図されたドープ層を、前記絶縁層の直ぐ下に形成するステップと、
    前記トレンチが前記絶縁層を越えて延びるように前記セミコンダクタ・オン・インシュレータ基板中に前記トレンチを形成するステップと、
    前記トレンチの壁を半導体材料の層で覆うステップと、
    前記トレンチの壁を誘電体層で覆うステップと、
    前記トレンチを埋めることによってゲート領域を形成するステップと、
    前記絶縁層の上および下に延びる前記ソース領域（９１、９２）および前記ドレイン領域（１０１、１０２）をそれぞれ接続できるようにする前記ソース伝導ゾーン（９０）およびドレイン伝導ゾーン（１００）を形成するために、前記絶縁層の上および下にある前記ソース領域および前記ドレイン領域それぞれから前記絶縁層レベルの前記トレンチの壁に沿って前記ドーパントを拡散させるステップと
    を特徴とする請求項３に記載のメモリセルを製作するためのプロセス。
  17. 前記セミコンダクタ・オン・インシュレータ基板中に第１のトレンチを形成するステップであって、前記第１のトレンチが前記セミコンダクタ・オン・インシュレータ基板の表面から下方へ前記ベース基板に延びる、ステップと、
    前記絶縁層の上に延びるように意図された前記ドレイン領域および前記ソース領域の型と同じ型の伝導性を持つドープされたスペーサで、前記第１のトレンチの壁を覆うステップと、
    前記第１のトレンチ中に第２のトレンチを形成するステップであって、前記第２のトレンチが、前記第１のトレンチの底から前記絶縁層を越えて前記ベース基板の深さの中へ延びる、ステップと、
    前記第２のトレンチおよび前記第１のトレンチの壁を誘電体層で覆うステップと、
    前記第２のトレンチおよび前記第１のトレンチを埋めることによってゲート領域を形成するステップと、
    前記スペーサからのドーパント拡散によって前記第２のトレンチの両側に前記絶縁層の直ぐ下に局所ソース領域（９３）および局所ドレイン領域（１０３）を形成するステップであって、前記スペーサが、ドーパント拡散の後で、前記絶縁層の上および下に延びる前記ソース領域とドレイン領域を接続するために、チャネル伝導ゾーンおよびドレイン伝導ゾーンとしてそれぞれ機能する、ステップと
    を特徴とする請求項３に記載のメモリセルを製作するためのプロセス。
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