JP2008153567A

JP2008153567A - 半導体メモリ及びその製造方法

Info

Publication number: JP2008153567A
Application number: JP2006342240A
Authority: JP
Inventors: Mika Nishisaka; 美香西坂
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-12-20
Filing date: 2006-12-20
Publication date: 2008-07-03
Also published as: US20080150023A1

Abstract

【課題】半導体メモリの大容量化のために、１トランジスタセル方式のメモリセルで構成された半導体メモリが開発されている。この１トランジスタメモリセルにおいては、リーク電流を減少させ、リフレッシュ特性を改善しなければならないという課題が残されている。
【解決手段】ドレイン拡散層の高濃度不純物層領域の不純物濃度をソース拡散層の高濃度不純物層領域の不純物濃度よりも低濃度とする。ドレイン拡散層を低濃度で形成することでＧＩＤＬリークを抑制する。一方でソース拡散層の不純物濃度を高くすることで、ボティーソース拡散層間への蓄積電荷の漏れを抑制する。データ保持特性が優れたメモリセルを備えた半導体メモリが得られる。
【選択図】図１

Description

本発明は半導体メモリに係り、特に１トランジスタセル方式のメモリセルで構成された半導体メモリ及びその製造方法に関するものである。

従来のDynamic Random Access Memory（以下、ＤＲＡＭと記す）のメモリセルは、１つのＭＯＳＦＥＴとキャパシタにより構成されている。ＤＲＡＭメモリセルの微細化として、トレンチキャパシタ構造やスタックトキャパシタ構造が採用され、ＤＲＡＭの記憶容量は大容量化されている。しかし、更なる微細化のために、キャパシタを用いず一つのＭＯＳＦＥＴにより１ビットのメモリセルを構成する半導体メモリも幾つか提案されている。一つのＭＯＳＦＥＴにより構成された半導体メモリは、１Ｔ−ＤＲＡＭと呼ばれている。

その提案の１つとして、シリコン・オン・インシュレータ(Silicon On Insulator；以下ＳＯＩと記す）ウエハ上に作成したＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴと記す）のチャネルボディを記憶ノードとした半導体メモリがある。ＳＯＩ―ＭＯＳＦＥＴには、基板に過剰電荷が発生する基板浮遊効果があり、この基板浮遊効果を利用したメモリである。このメモリでは、ＭＯＳＦＥＴのチャネルボディに正孔（ホール）を蓄積させ、正孔の蓄積量により“１”または“０”の情報としている（非特許文献１）。このメモリセルはキャパシタを使用しないことから、zero-capacitor ＲＡＭ(略して、ＺＲＡＭ)と呼ばれている。

ＳＯＩ−ＭＯＳＦＥＴを利用した１Ｔ−ＤＲＡＭにおいては、蓄積された正孔が時間とともに減少していく。そのため通常のＤＲＡＭと同様にリフレッシュ動作が必要となる。リフレッシュ特性を向上させる方法としては、第１の方法として正孔発生量向上、第２の方法として正孔の保持特性の向上、が考えられる。第１の方法へのアプローチとしては、ドレイン拡散層側のエクステンション拡散層の不純物濃度を高くすることによりインパクトイオン化量を増大させる方法が提案されている（特許文献１：特開2003-031696）。しかし、同方法はゲート電極とドレイン拡散層近傍の電界が強くなることからGate Induced Drain Leakage（接合リーク電流；以下ＧＩＤＬリークと記す）が増大する。そのため、リフレッシュ特性が悪くなるという欠点も報告されている（非特許文献２）。

特許文献２（特開2003-124476）では、ソース・ドレイン拡散層領域の一部または全部を、チャネルを構成する第１の半導体と異なる第２の半導体とし、リーク電流を抑制している。特許文献３（特表2000-517483）ではＩＧＦＥＴのソース・ドレイン拡散層を非対称とし、ホットキャリアのゲート絶縁膜への注入を抑制している。しかしこれらの先行文献においては、本発明の課題、及びその解決を示唆する技術に関しては何ら記載されていない。

特開２００３−０３１６９６号公報特開２００３―１２４４７６号公報特表２０００−５１７４８３号公報 S.Okhonin, et. al., "A Capacitor-Less 1T-DRAM Cell" IEEE Electron Device Letters, vol. 23, (2002) pp. 85-87. Y. Minami et. al., A Floating Body Cell fully Compatible with 90 nm CMOS Technology for 128Mb SOI DRAM, IEDM2005. Fig. 9, Fig. 10

上記したようにＳＯＩ−ＭＯＳＦＥＴを利用した１Ｔ−ＤＲＡＭにおいては、ＧＩＤＬリークを減少させ、リフレッシュ特性を改善しなければならないという課題が残されている。本発明の目的はこれらの課題に鑑み、リフレッシュ特性を向上できる半導体メモリ及びその製造方法を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体メモリは１トランジスタセル方式のメモリセルで構成され、絶縁膜上の半導体領域に形成されたメモリセルトランジスタは、ドレイン拡散層と、ソース拡散層と、ゲート電極とを備え、前記ドレイン拡散層及びソース拡散層はそれぞれ低濃度不純物層領域と高濃度不純物層領域から形成され、前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の不純物濃度は異なり、非対称であることを特徴とする。

本発明の半導体メモリの前記ドレイン拡散層の高濃度不純物層領域の不純物濃度は、前記ソース拡散層の高濃度不純物層領域の不純物濃度よりも低く、前記ドレイン拡散層及びソース拡散層の低濃度不純物層領域の不純物濃度よりも高いことを特徴とする。

本発明の半導体メモリの前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の深さは、前記絶縁膜に接するように形成されることを特徴とする。

本発明の半導体メモリの前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の深さは、前記絶縁膜が形成された深さより高く、前記ドレイン拡散層及びソース拡散層の低濃度不純物層領域の深さよりも低いことを特徴とする。

本発明の半導体メモリにおいては、前記ドレイン拡散層はビット線に、前記ソース拡散層はソース線に、前記ゲート電極はワード線にそれぞれ接続され、前記ゲート電極の下部の半導体領域に蓄積される電荷量を記憶情報とすることを特徴とする。

本発明の半導体メモリの製造方法においては、半導体メモリは１トランジスタセル方式のメモリセルで構成され、絶縁膜上の半導体領域に素子分離絶縁膜により素子領域を分離する工程と、ゲート絶縁膜を介してゲート電極を形成する工程と、ドレイン拡散層及びソース拡散層の低濃度不純物層領域に不純物を注入する工程と、ソース拡散層の高濃度不純物層領域のみに不純物を注入する工程と、さらにドレイン拡散層及びソース拡散層の高濃度不純物層領域に不純物を注入する工程と、を備えたことを特徴とする。

本発明の半導体メモリの製造方法において、前記ソース拡散層の高濃度不純物層領域のみに不純物を注入する工程は、前記ドレイン拡散層の高濃度不純物層領域をレジストで覆い、イオン注入法により前記ソース拡散層の高濃度不純物層領域に不純物を注入することを特徴とする。

本発明では、ＳＯＩ−ＭＯＳＦＥＴのソース拡散層とドレイン拡散層の不純物濃度を非対称とすることを特徴とする。ドレイン拡散層の高濃度不純物層領域の不純物濃度を、ソース拡散層の高濃度不純物層領域の不純物濃度より低濃度とする。ドレイン拡散層の不純物濃度を低濃度とすることによって電界を緩和させ、ＧＩＤＬリークを抑制することができる。さらにソース拡散層の不純物濃度が高いことから、ボディ部とソース拡散層部の電位障壁を大きく、ボティーソース拡散層間への蓄積電荷の漏れを抑制することができる。これによりデータ保持特性を向上させる効果が得られる。本発明によれば、リフレッシュ特性の優れた半導体メモリ及びその製造方法を提供できる。

本発明の半導体メモリの実施形態について、図面を参照して説明する。

本発明実施例１の半導体メモリについて、図１〜７を参照して詳細に説明する。図１には、実施例１におけるメモリセル構造を示す断面図を示す。図２には、本発明におけるメモリセルアレイの等価回路を示す。図３、４、５、６には、実施例１における素子分離工程およびゲート電極形成工程、イオン注入工程（１）、イオン注入工程（２）、イオン注入工程（３）のメモリセル断面図をそれぞれ示す。図７には、本発明のメモリセルにおける“１”書き込み（Ａ）、“０”書き込み（Ｂ）の動作原理図を示す。

図１に示すメモリセルは、ｎチャネルＭＯＳＦＥＴにより構成されている。シリコン基板１とＰ型シリコン層３とはシリコン酸化膜等の絶縁膜２により分離されたＳＯＩ基板である。ＳＯＩ基板としては、シリコン基板にイオン注入することで酸化膜を埋め込んだもの、シリコン基板を貼り合わせたもの等を用いることができる。素子分離絶縁膜１０により素子領域を分離する。Ｐ型シリコン層３を電気的に浮遊したボディとして、この上にゲート絶縁膜４を介してゲート電極５を形成する。さらにゲート電極５に自己整合されたｎ型ソース拡散層６及びｎ型ドレイン拡散層７が形成されている。

ソース、ドレイン拡散層６、７はそれぞれ、絶縁膜２に達する深さの高濃度不純物層領域（ｎ＋、ｎ型層）６b及び７bと、チャネル領域に接する部分に浅く形成された低濃度不純物層領域（ｎ−型層）６a及び７aとから構成されている。ＳＯＩ−ＭＯＳＦＥＴは、低濃度で浅い領域に形成された低濃度不純物層領域（ｎ−型層）をエクステンション拡散層とし、高濃度で深い領域に形成された高濃度不純物層領域（ｎ、ｎ＋型層）とを備えたLightly Doped Drain（ＬＤＤ）構造である。ここで、ソース拡散層側の高濃度不純物層領域（ｎ+型層）６bの不純物濃度ＮＤ１と、ドレイン拡散層側の高濃度不純物層領域（ｎ型層）７bの不純物濃度ＮＤ２は、ＮＤ１＞ＮＤ２の関係で形成されている。このように、ソース拡散層とドレイン拡散層の不純物濃度が非対称となっている。

１トランジスタから構成されるメモリセルはゲート電極５をワード線ＷＬ、ドレイン拡散層をビット線ＢＬ、ソース拡散層をソース線ＳＬに接続される。これらのメモリセルをマトリクス配列して、図２のようにそれぞれワード線ＷＬとビット線ＢＬとソース線ＳＬとに共通接続し、セルアレイを構成する。このようにセルアレイを構成する場合には、Ｐ型シリコン層３は、セル毎に他から分離され、フローティングとなる。

次に、図３〜図６を参照して第１の実施例の製造方法を説明する。図３はＳＯＩ基板を使用したＭＯＳＦＥＴの素子分離およびゲート電極形成工程までが実施された断面図である。シリコン基板１上の絶縁膜２にＰ型シリコン層３が形成されている。素子分離絶縁膜１０により素子領域を分離する。ゲート絶縁膜４を成膜し、さらにゲート電極５を形成する。図４では、第１のイオン注入工程を行い、エクステンション拡散層として、注入深さの浅い低濃度不純物層領域（ｎ−型層）６a及び７aを形成している。さらに側壁絶縁膜８を形成する。次に、図５に示すようにトランジスタのドレイン拡散層領域をレジストで覆い、ソース拡散層領域へのヒ素の不純物注入を行う。ソース拡散層領域だけに不純物注入することで、ソース拡散層とドレイン拡散層の不純物濃度を異ならせる。

レジスト除去後、図６で示すようにトランジスタ全面にソース・ドレイン拡散層用のヒ素の不純物注入を行う。ソース拡散層としての高濃度不純物層領域（ｎ＋型層）６ｂ、ドレイン拡散層としての高濃度不純物層領域（ｎ型層）７ｂが形成される。ソース・ドレイン拡散層におけるそれぞれの高濃度不純物層領域の不純物濃度はＮＤ１（ソース拡散層）＞ＮＤ２（ドレイン拡散層）となる。しかしドレイン拡散層の高濃度不純物層領域の不純物濃度ＮＤ２は、当然ながら低濃度不純物層領域の不純物濃度よりも高い。

図５、６におけるヒ素の不純物注入はその後の熱処理条件を含めて、高濃度不純物層領域６ｂ、７ｂが絶縁膜２に到達できるように、その注入深さは深くなるように設定する。図５に示すようにドレイン拡散層側をレジストで覆い、ソース拡散層側のみのイオン注入を行うことで、ドレイン拡散層とソース拡散層の不純物濃度を異ならせ、非対称とすることができる。

次にＳＯＩ−ＭＯＳＦＥＴを利用した１Ｔ−ＤＲＡＭのメモリセルの書き込み動作を、図７を用いて説明する。図７（Ａ）には“１”書き込み、図７（Ｂ）には“０”書き込みを示す。メモリセルは、フローティングであるボディ（Ｐ型シリコン層３）が多数キャリアを保持した第１の電位状態（以下、これをデータ“１”とする）と、多数キャリアを放出した第１の電位より低い第２の電位状態（以下、これをデータ“０”とする）とをダイナミックに記憶する。

データ“１”の書き込みは、ソース拡散層をソース線ＳＬラインに接続し、基準電位（図では接地電位ＧＮＤ）を与える。ビット線ＢＬに接続したドレイン拡散層と、ワード線ＷＬに接続したゲート電極には、それぞれ正の制御電圧を与える。ゲート電極を閾値電圧以上とすることで、ソースからドレインに電子（●）が流れドレインに衝突する。このとき、ドレイン接合近傍でインパクトイオン化を起こして、生成された正孔（○）をボディに注入する。ボディに正孔が蓄積されることにより、データ“１”が書き込まれる。

データ“０”の書き込みは、ソース拡散層をソース線ＳＬラインに接続し、基準電位（接地電位ＧＮＤ）を与える。ゲート電極に正の制御電圧を与えてボディの電位を容量結合により上昇させ、ドレイン拡散層とボディの間で順方向バイアス電流を流す。このとき、ソース拡散層を基準電位に保持したまま、ドレイン拡散層とボディの間で大きな順方向電流を流すために、ドレイン拡散層に基準電圧に対して負の制御電圧を与える。これにより、ボディの過剰正孔を放出した状態となり、データ“０”が書き込まれる。またメモリセルの読み出し方法は先行文献等の従来方法と同様であることから、その説明を省略する。

本発明の半導体メモリは、ＳＯＩ−ＭＯＳＦＥＴのソース拡散層とドレイン拡散層の不純物濃度を異ならせ、非対称とする。ドレイン拡散層の高濃度不純物層を、ソース拡散層の高濃度不純物層よりも低濃度の不純物層とする。ドレイン拡散層を低濃度で形成することによって電界を緩和させ、ＧＩＤＬリークを抑制する。一方でソース拡散層の不純物濃度を高くすることによって、ボディ部とソース部の電位障壁を大きくし、ボティーソース拡散層間への蓄積電荷の漏れを抑制する。ソース拡散層とドレイン拡散層の間に挟まれた逆導電型の半導体層であるボディ部における電荷保持特性を向上させることができる。これによりメモリセルのデータ保持特性が向上する。データ保持特性が優れたメモリセルを備えた半導体メモリが得られる。

本発明の半導体メモリの実施例２について、図８を参照して説明する。本実施例は、ソース拡散層側の高濃度不純物層領域６ｂ、ドレイン拡散層側の高濃度不純物層領域７ｂの形成方法として、高濃度不純物層領域の深さを絶縁膜２までは到達させず、Ｐ型シリコン層３の中にｐｎ接合が形成されるようにするものである。図８に実施例２におけるメモリセル構造を示す断面図を示す。

図８に示すメモリセルのソース・ドレイン拡散層の高濃度不純物層領域６ｂ、７ｂの深さは、絶縁膜２まで到達していない。低濃度不純物層領域６a、７aの深さよりも深く、絶縁膜２までの途中の深さに高濃度不純物層領域６ｂ、７ｂのｐｎ接合が形成されている。これらの拡散層の深さは、イオン注入条件により設定することができる。本実施例のメモリセルの他の構成要素は、実施例１と同様であることからその説明は省略する。

本実施例では、高濃度不純物層領域６ｂ、７ｂを絶縁膜２の深さに到達させないことから、Ｐ型シリコン層３の領域をゲート電極層下部に加えソース／ドレイン拡散層の下部にも広げることができる。このようにＰ型シリコン層３の領域が拡大することから、電荷蓄積量を多くすることができ、リフレッシュ特性に相乗的格別な効果を奏する。さらに実施例１と同様に、ドレイン拡散層の高濃度不純物層領域の不純物濃度をソース拡散層よりも低濃度とする。ドレイン拡散層を低濃度で形成することによって電界を緩和させ、ＧＩＤＬリークを抑制する。一方でソース拡散層の不純物濃度を高くすることによって、ボディ部とソース部の電位障壁を大きくし、ボティーソース拡散層間への蓄積電荷の漏れを抑制する。

本発明においては、ドレイン拡散層の高濃度不純物層領域の不純物濃度をソース拡散層よりも低濃度とする。ドレイン拡散層を低濃度で形成することでＧＩＤＬリークを抑制する。一方でソース拡散層の高濃度不純物層領域の不純物濃度を高くすることで、ボティーソース拡散層間への蓄積電荷の漏れを抑制する。さらにＰ型シリコン層であるボディ部を、ゲート電極層下部と拡散層の下部領域とすることで電荷蓄積量を多くすることができ、電荷保持特性を向上させることができる。これによりメモリセルのデータ保持特性が向上する。データ保持特性が優れたメモリセルを備えた半導体メモリが得られる。

以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。例えば実施例では、Ｐ型シリコン層３は１つのトランジスタ毎に素子分離絶縁膜１０によって囲まれているが、これはｎ個のトランジスタに対して拡張することが可能である。素子分離絶縁膜１０はＰ型シリコン層端に形成すればよい。また実施例ではｎチャネルＭＯＳＦＥＴの例で記述しているが、ｐチャネルＭＯＳＦＥＴでも形成可能である。

本発明の利用分野として、トランジスタのチャネル部を記憶ノードとする汎用ＤＲＡＭや混載ＤＲＡＭを用いる半導体装置が好適である。

実施例１におけるメモリセル構造を示す断面図である。本発明におけるメモリセルアレイの等価回路図である。実施例１の素子分離工程およびゲート電極形成工程におけるメモリセル断面図である。実施例１のイオン注入工程（１）におけるメモリセル断面図である。実施例１のイオン注入工程（２）におけるメモリセル断面図である。実施例１のイオン注入工程（３）におけるメモリセル断面図である。本発明のメモリセルにおける“１”書き込み（Ａ）、“０”書き込み（Ｂ）の動作原理図である。実施例２におけるメモリセル構造を示す断面図である。

符号の説明

１シリコン基板
２絶縁膜
３Ｐ型シリコン層（ボディ）
４ゲート絶縁膜
５ゲート電極（ワード線ＷＬ）
６ソース拡散層
７ドレイン拡散層
８側壁絶縁膜
１０素子分離絶縁膜
１１レジスト

Claims

１トランジスタセル方式のメモリセルで構成された半導体メモリにおいて、絶縁膜上の半導体領域に形成されたメモリセルトランジスタは、ドレイン拡散層と、ソース拡散層と、ゲート電極とを備え、前記ドレイン拡散層及びソース拡散層はそれぞれ低濃度不純物層領域と高濃度不純物層領域から形成され、前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の不純物濃度は異なり、非対称であることを特徴とする半導体メモリ。
前記ドレイン拡散層の高濃度不純物層領域の不純物濃度は、前記ソース拡散層の高濃度不純物層領域の不純物濃度よりも低く、前記ドレイン拡散層及びソース拡散層の低濃度不純物層領域の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体メモリ。
前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の深さは、前記絶縁膜に接するように形成されることを特徴とする請求項２に記載の半導体メモリ。
前記ドレイン拡散層及びソース拡散層の高濃度不純物層領域の深さは、前記絶縁膜が形成された深さより高く、前記ドレイン拡散層及びソース拡散層の低濃度不純物層領域の深さよりも低いことを特徴とする請求項２に記載の半導体メモリ。
前記ドレイン拡散層はビット線に、前記ソース拡散層はソース線に、前記ゲート電極はワード線にそれぞれ接続され、前記ゲート電極の下部の半導体領域に蓄積される電荷量を記憶情報とすることを特徴とする請求項２に記載の半導体メモリ。
１トランジスタセル方式のメモリセルで構成された半導体メモリの製造方法において、絶縁膜上の半導体領域に素子分離絶縁膜により素子領域を分離する工程と、ゲート絶縁膜を介してゲート電極を形成する工程と、ドレイン拡散層及びソース拡散層の低濃度不純物層領域に不純物を注入する工程と、ソース拡散層の高濃度不純物層領域のみに不純物を注入する工程と、さらにドレイン拡散層及びソース拡散層の高濃度不純物層領域に不純物を注入する工程と、を備えたことを特徴とする半導体メモリの製造方法。
前記ソース拡散層の高濃度不純物層領域のみに不純物を注入する工程においては、前記ドレイン拡散層の高濃度不純物層領域をレジストで覆い、イオン注入法により前記ソース拡散層の高濃度不純物層領域に不純物を注入することを特徴とする請求項６に記載の半導体メモリの製造方法。