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FR2955203A1 - Cellule memoire dont le canal traverse une couche dielectrique enterree - Google Patents

Cellule memoire dont le canal traverse une couche dielectrique enterree Download PDF

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FR2955203A1
FR2955203A1 FR1050240A FR1050240A FR2955203A1 FR 2955203 A1 FR2955203 A1 FR 2955203A1 FR 1050240 A FR1050240 A FR 1050240A FR 1050240 A FR1050240 A FR 1050240A FR 2955203 A1 FR2955203 A1 FR 2955203A1
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Abstract

L'invention concerne selon un premier aspect une cellule mémoire comprenant: - un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante (BOX) ; - un transistor FET comprenant une région de source (S) et une région de drain (D) agencées au moins essentiellement dans la couche mince du substrat semi-conducteur sur isolant, un canal (C) dans lequel est pratiquée une tranchée, et une région de grille (G) dans la tranchée, caractérisée en ce que la tranchée s'étend en profondeur dans le substrat de base au-delà de la couche isolante (BOX) et en ce que le canal s'étend entre la région de source et la région de drain au moins essentiellement au-dessous de la couche isolante. L'invention s'étend également à une matrice mémoire comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention ainsi qu'à un procédé de fabrication d'une telle cellule mémoire.

Description

1
Le domaine de l'invention est celui des dispositifs semi-conducteurs, et plus particulièrement celui des dispositifs mémoire comprenant une pluralité de cellules mémoires. L'invention concerne plus particulièrement une cellule mémoire formée par un transistor à effet de champ FET (Field Effet Transistor) ayant un canal ou une grille flottante, ainsi qu'une matrice mémoire constituée d'une pluralité de cellules mémoires de ce type. On a représenté sur la figure 1 une vue en section d'une cellule mémoire DRAM à canal flottant conventionnelle (DRAM étant l'acronyme de « Dynamics Rando Access Memory » désignant une mémoire vive dynamique). Cette cellule est formée dans un substrat silicium sur isolant SOI (« Silicon On Insulter ») comprenant une couche mince de silicium 3 séparée du substrat semi-conducteur 1 par l'intermédiaire d'une couche d'oxyde enterrée 2 (généralement désignée par le terme de « Buried Oxide Layer » ou BOX). Un canal flottant 4, une région de source 5 et une région de drain 6 sont formés dans la couche mince 3 au dessus du BOX 2. Une couche diélectrique de grille 7 et une électrode de grille de commande 8 sont séquentiellement déposées au-dessus du corps flottant 4. La région de drain 6 est connectée à une ligne de bit BL (« Bit Line »), la région de source 5 est connectée à une ligne de source SL (« Source Line ») et l'électrode de grille 8 est connectée à une ligne de mot WL (« Word Line »). Le canal flottant est électriquement isolé par le BOX, la couche diélectrique de grille, la région de source et la région de drain. Du fait de cette isolation, le canal flottant peut emmagasiner une charge électrique, conduisant au même résultat qu'avec un condensateur. Lors d'une opération d'écriture de données dans un tel transistor, le canal flottant vient, par un phénomène d'ionisation par impact, stocker des charges ce qui modifie la tension de seuil du transistor. Lors d'une opération de lecture de données, la quantité de courant circulant entre la source et le drain du transistor dépend ainsi de la quantité de charges stockées dans le canal flottant.
Bien que la fabrication de transistors plus petits permette d'en intégrer un nombre plus important sur un même substrat, la réduction d'échelle peut entraîner des effets indésirables. En particulier, les transistors FET ayant un canal dont la longueur est relativement faible peuvent présenter des caractéristiques électriques indésirables connues sous l'acronyme SCE « Short Channel Effects » désignant des effets de canal court. Du fait de la réduction continue de la taille des dispositifs semi-conducteurs, le phénomène de SCE s'avère de plus en plus problématique. Une solution à cette diminution des dimensions physiques des circuits intégrés consiste à former des transistors dits à « grille enfoncée » qui disposent d'une région de grille enfoncée dans le canal. Au contraire du transistor planaire conventionnel pour lequel l'électrode de grille de commande est formée en surface du substrat au-dessus du canal (en étant isolé de celui-ci par une couche diélectrique de grille), un transistor à grille enfoncée présente une électrode de grille de commande qui vient remplir une tranchée formée dans l'épaisseur du canal. Un tel transistor, également connu sous l'appellation RCAT (« Recess Channel Array Transistor » »), est par exemple décrit dans le document US 2006/0220085.
En prévoyant une région de grille qui s'étend dans le substrat, la longueur efficace du canal est augmentée ce qui permet au transistor RCAT à « grille enfoncée » de présenter un SCE réduit. Si de tels transistors RCAT ont permis de répondre aux problématiques liées à la réduction de la taille du canal pour les technologies 65nm et 45nm, il n'en reste pas moins que le volume du canal est tellement réduit pour les technologies suivantes (32nm notamment) que seule une faible quantité de charges peut alors y être stockée. On comprend donc que la variation de quelques charges uniquement peut alors entraîner des perturbations relativement importantes.
A titre d'exemple illustratif, un transistor planaire sur SOI ne peut contenir que quelques dizaines de charges. La perte d'une seule charge représente alors de l'ordre de 2% de perte de signal. Or chaque accès à une cellule qui partage une connexion avec une cellule en mode rétention peut potentiellement venir perturber cette dernière en « pompant » par couplage par exemple une ou plusieurs charges à chaque cycle.
Il existe donc un besoin pour des cellules mémoires qui permettent de s'affranchir des inconvénients précités de l'état de la technique liés au faible volume du canal. L'invention a pour objectif de répondre à ces besoins et propose à cet effet, selon un premier aspect, une cellule mémoire comprenant: un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante; un transistor FET comprenant une région de source et une région de drain agencées au moins essentiellement dans la couche mince du substrat semi-conducteur sur isolant, un canal dans lequel est pratiquée une tranchée, et une région de grille dans la tranchée, caractérisée en ce que la tranchée s'étend en profondeur dans le substrat de base au-delà de la couche isolante et en ce que le canal s'étend entre la région de source et la région de drain au moins essentiellement au-dessous de la couche isolante. Certains aspects préférés, mais non limitatifs, de cette cellule mémoire sont les suivants : û la région de drain et la région de source sont agencées intégralement dans la couche mince du substrat semi-conducteur sur isolant, et une région de conduction de canal est arrangée au niveau de la couche isolante de part et d'autre de la tranchée de manière à ce que le canal s'étende entre la région de source et la région de drain à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire de la région de conduction de canal ; û les régions de source et de drain s'étendent à la fois au-dessus et au- 3o dessous de la couche isolante par l'intermédiaire respectivement d'une zone de conduction de source et d'une zone de conduction de drain arrangées au
4
niveau de la couche isolante de part et d'autre de la tranchée, et le canal s'étend intégralement au-dessous de la couche isolante entre les parties des régions de source et de drain situées en-dessous de la couche isolante ; ù la région de grille est séparée du canal par une couche diélectrique ; ù la partie du canal au-dessous de la couche isolante est formée par un caisson réalisé dans la partie supérieure du substrat de base ; ù le caisson est isolé de la partie restante du substrat de base par une couche de conductivité opposée à celle du caisson ; ù la cellule comprend en outre des régions d'isolation latérales de la 1 o partie du canal située au-dessous de la couche isolante qui s'étendent en profondeur en-dessous de la couche isolante ; ù le transistor FET est partiellement déplété et la cellule comprend en outre des régions d'isolation latérales de la partie du canal située au-dessus de la couche isolante ; 15 ù le canal est flottant et la région de grille sert d'électrode de grille de commande du transistor FET ; ù la cellule comprend en outre un transistor bipolaire dont le collecteur sert de canal au transistor FET ; la source du transistor FET sert de base du transistor bipolaire ; 20 le substrat de base sert de base du transistor bipolaire ; la région de grille est flottante et le transistor FET comprend en outre une électrode de grille de commande isolée de la région de grille flottante par l'intermédiaire d'une couche diélectrique. Selon un autre aspect, l'invention concerne une matrice mémoire 25 comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de fabrication d'une cellule mémoire, caractérisé par les étapes consistant à : former la tranchée dans le substrat semi-conducteur sur isolant de sorte 3o qu'elle s'étende au-delà de la couche isolante ; ù recouvrir les parois de la tranchée par une couche de matériau semi-conducteur; ù réaliser un recuit de recristallisation dudit matériau, de telle sorte que le matériau recristallise : o dans un état monocristallin dans les régions situées au-dessus et au-dessous de la couche isolante ; o dans un état polycristallin au niveau de la couche isolante, de manière à définir la région de conduction de canal de part et d'autre de la tranchée au niveau de la couche isolante et les faces latérales 1 o de la tranchée ; recouvrir les parois de la tranchée par une couche diélectrique; former une région de grille par remplissage de la tranchée. Selon encore un autre aspect, l'invention concerne un procédé de fabrication d'une cellule mémoire, caractérisé par les étapes consistant à : 15 ù former immédiatement sous la couche isolante une couche dopée destinée à définir les régions de source et de drain qui s'étendent au-dessous de la couche isolante de part et d'autre la tranchée ; ù former la tranchée dans le substrat semi-conducteur sur isolant de sorte que la tranchée s'étende au-delà de la couche isolante ; 20 ù recouvrir les parois de la tranchée par une couche de matériau semi- conducteur ; recouvrir les parois de la tranchée par une couche diélectrique; former une région de grille par remplissage de la tranchée ; réaliser une diffusion de dopant le long des parois de la tranchée au 25 niveau de la couche isolante depuis les régions de source et de drain situées respectivement au-dessus et au-dessous de la couche isolante, de manière à former les zones de conduction de source et de conduction de drain permettant de relier les régions de source, respectivement de drain, qui s'étendent au-dessus et au-dessous de la couche isolante. 30 Selon encore un autre aspect, l'invention concerne un procédé de fabrication d'une cellule mémoire, caractérisé par les étapes consistant à : ù former une première tranchée dans le substrat semi-conducteur sur isolant, la première tranchée s'étendant depuis la surface du substrat semi-conducteur sur isolant jusqu'au substrat de base ; - recouvrir les parois de la première tranchée par des régions d'espacement dopées présentant une conductivité de même type que celles des régions de drain et de source destinées à venir s'étendre au dessus de la couche isolante ; ù former une tranchée dans la première tranchée, ladite tranchée s'étendant en profondeur dans le substrat de base au-delà de la couche 1 o isolante depuis le fond de la première tranchée ; ù recouvrir les parois de ladite tranchée et de la première tranchée par une couche diélectrique; ù former une région de grille par remplissage de ladite tranchée et de la première tranchée; 15 ù former des régions localisées de source et de drain immédiatement sous la couche isolante de part et d'autre de ladite tranchée par diffusion de dopants depuis les régions d'espacements, les régions d'espacements servant après diffusion de dopants respectivement de zone de conduction de canal et de zone de conduction de drain pour relier les régions de source et 20 de drain qui s'étendent au-dessus et au-dessous de la couche isolante. D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : 25 - la figure 1, déjà présentée précédemment, représente une cellule DRAM à canal flottant conventionnelle ; - la figure 2a représente un premier mode de réalisation d'une cellule mémoire DRAM conforme au premier aspect de l'invention ; - la figure 2b est une vue agrandie de la figure 2a illustrant la présence 30 d'une région de conduction de canal de part et d'autre de la tranchée au niveau de la couche isolante ; - les figures 3a et 3b représentent une variante de la cellule selon le premier mode de réalisation de l'invention dans laquelle un transistor bipolaire est associé au transistor FET pour injecter une charge dans le canal du transistor FET, respectivement selon une vue de coupe et selon un schéma électrique équivalent ; - les figures 4a et 4b représentent une autre variante de la cellule selon le premier mode de réalisation mettant en oeuvre un transistor bipolaire pour l'injection de charges dans le canal du transistor FET, respectivement selon une vue de coupe et selon un schéma électrique équivalent ; - les figures 5a et 5b illustrent deux variantes d'un deuxième mode de réalisation possible d'une cellule mémoire conforme au premier aspect de l'invention. En référence à la figure 2a, on a représenté une vue en coupe d'une cellule mémoire DRAM conforme à un premier mode de réalisation possible du premier aspect de l'invention comprenant un transistor FET disposant d'une source S, d'un drain D et d'un canal C entre la source et le drain. La cellule mémoire est réalisée sur un substrat semi-conducteur sur isolant SeOI (Semiconductor On Insulator), préférentiellement un substrat silicum sur isolant SOI (Silicon On Insulator), comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, par exemple une couche d'oxyde enterrée BOX. Dans le cadre de ce premier mode de réalisation, le drain D et la source S sont agencés intégralement dans la couche mince du substrat SeOl. Le canal C s'étend quant à lui à la fois au-dessus et en-dessous de la couche isolante. La différence de volume (d'un facteur typiquement compris entre 200 et 1000) entre la partie du canal située au-dessus de la couche isolante et la partie du canal située au-dessous de la couche isolante est telle que l'on considère dans le cadre de la présente invention que le canal s'étend essentiellement au-dessous de la couche isolante.
Dans le cadre de la figure 2a, le drain D et la source S sont en contact avec la couche isolante BOX de sorte que le transistor FET est totalement déplété (« fully depleted » selon la terminologie anglo-saxonne). La source S peut ainsi être partagée entre deux cellules mémoires adjacentes (le long d'une ligne d'une matrice mémoire s'étendant dans le plan de la figure 2a ; les colonnes de la matrice mémoire s'étendant perpendiculairement au plan de la figure 2a). Un tel partage permet de réduire la surface occupée par une cellule mémoire. L'invention n'est toutefois pas limitée à une cellule mémoire totalement 1 o dépletée mais s'étend également à une cellule mémoire sur SeOI partiellement déplétée (non représentée). Il s'avère alors nécessaire, de manière classiquement connue en soi, d'isoler les cellules le long d'une ligne de la matrice mémoire afin de créer l'effet de canal flottant. Cela est classiquement réalisé par l'intermédiaire de tranchées d'isolation latérales 15 qui s'étendent en profondeur depuis la surface du substrat jusqu'au BOX. Ces tranchées sont typiquement désignées par le terme STI (« Shallow Trench Isolation »). De manière classiquement connue en soi, le drain D est relié à une ligne de bit BL. Cette ligne de bit BL peut s'étendre le long d'une ligne de la 20 matrice mémoire en venant contacter le drain de chacune des cellules mémoires agencées le long de cette ligne. La source S est quant à elle reliée à une ligne de source SL. Cette ligne de source SL s'étend typiquement perpendiculairement à la ligne de bit BL en venant contacter la source de chacune des cellules mémoires agencées 25 le long d'une colonne de la matrice mémoire. Dans le cas déjà évoqué précédemment de la figure 2a où la source est partagée entre deux cellules adjacentes, une seule ligne de source SL permet alors d'adresser la source des deux cellules mémoires. Revenant à la description de la figure 2a, la source S comprend 3 o typiquement une zone centrale fortement dopée 21 (par exemple N+) servant principalement à assurer le contact avec la ligne de source SL et une zone périphérique légèrement dopée 22 (par exemple N-) englobant la zone centrale et servant principalement au fonctionnement du transistor. On notera que le drain D peut également présenter une zone centrale fortement dopée 11 (N+ dans l'exemple) servant principalement à assurer le contact avec la ligne de bit BL et une zone périphérique légèrement dopée 12 (N- dans l'exemple N-) englobant la zone centrale et servant principalement au fonctionnement du transistor. On a pris ici l'exemple d'une cellule mémoire à transistor FET de type N. On comprendra que l'invention n'est pas limitée à ce type de transistor, mais qu'elle s'étend également à une cellule mémoire à transistor FET de type P. Dans le cadre de l'invention, le canal présente une tranchée et le transistor FET comporte en outre une région de grille G dans la tranchée. La tranchée s'étend depuis la surface du substrat semi-conducteur sur isolant au-delà de la couche isolante, en profondeur dans le substrat de base. La tranchée dispose d'un fond et de parois latérales reliées entre elles par le fond. On rappelle que le long d'une colonne d'une matrice mémoire, les cellules présentent des tranchées d'isolation permettant d'isoler les cellules de la colonne les unes des autres. La région de grille dans la tranchée est ainsi délimitée longitudinalement par ces tranchées d'isolation. Une région de conduction de canal 30 (cf. figure 2b représentant une vue agrandie de la région entourée par un cercle sur la figure 2a) est par ailleurs aménagée au niveau de la couche isolante entre la couche isolante et les parois latérales de la tranchée de manière à ce que le canal puisse s'étendre entre la source et le drain à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire de la région de conduction de canal (le canal s'étendant ainsi essentiellement au-dessous du canal au vu de la différence de volume entre la partie du canal située au-dessus de la couche isolante et la partie du canal située en-dessous de la couche isolante).
La région de grille G dans la tranchée est séparée du canal C et de la région de conduction de canal 30 par une couche diélectrique 31 préalablement déposée sur les parois de la tranchée. Une réalisation possible de la région de conduction de canal 30 est détaillée ci-après. La tranchée est tout d'abord formée dans le substrat SeOI de manière à s'étendre depuis la surface du substrat semi-conducteur sur isolant au-delà de la couche isolante, en profondeur dans le substrat de base. On utilise pour ce faire un masque de création de tranchées dont le motif de gravure 1 o présente par exemple un diamètre de l'ordre de 40nm. Les parois de la tranchée sont ensuite recouvertes par une couche de matériau semi-conducteur, de préférence par du silicium. Plus particulièrement, on peut réaliser un dépôt dit « conforme » de silicium amorphe sur l'ensemble de la surface du substrat SeOI (sur le 15 masque et le long des parois et du fond de la tranchée). L'utilisation d'un matériau amorphe permet notamment de ne pas endommager l'arrangement cristallographique du matériau constituant la couche mince du substrat SeOl. L'épaisseur de silicium amorphe déposée est typiquement inférieure à l'épaisseur de 10 couches atomiques (5 nm). 20 Alternativement, on peut réaliser le dépôt d'une couche atomique de silicium (dépôt ALD û Atomic Layer Deposition). On procède ensuite à une gravure peu agressive pour retirer la couche de silicium déposée présente au-dessus du masque de création de tranchées. 25 On procède ensuite à un recuit de recristallisation du silicium déposé le long des parois de la tranchée, de telle sorte que celui-ci recristallise : dans un état monocristallin dans les régions de la tranchée situées au-dessus et au-dessous de la couche isolante ; dans un état polycristallin au niveau de la couche isolante, en 30 définissant ainsi la région de conduction de canal 30 de part et
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d'autre de la tranchée, entre la couche isolante BOX et les parois de la tranchée. La recristallisation au niveau de la couche isolante s'opère notamment via des fronts de recristallisation provenant des régions semi-conductrices présentes au-dessus et au-dessous de la couche isolante. Selon l'épaisseur de la couche isolante, les fronts de recristallisation peuvent même se rejoindre. On vient ensuite recouvrir la couche de silicium recristallisé par une couche diélectrique de grille 31.
Puis on vient remplir la tranchée pour y former la région de grille G, par exemple via un dépôt de polysilicium dopé. En variante, la région de grille peut être métallisée. Revenant à la description de la figure 2a, la partie du canal située au-dessous de la couche isolante est préférentiellement formée par un caisson 40 (ou puits selon la désignation anglo-saxonne « well » habituellement utilisée) réalisé dans la partie supérieure du substrat de base. Le caisson 40 peut notamment être isolé de la partie restante du substrat de base par une couche 50 de conductivité opposée à celle du caisson (une couche de conductivité N- lorsque le caisson est de conductivité P- dans l'exemple ici présenté d'une cellule mémoire à transistor N, polarisée à VDD de façon à forcer la diode créée en inverse ; le raisonnement inverse s'appliquant à une cellule de canal P). La cellule mémoire comprend en outre des régions 60 d'isolation latérales de la partie du canal située au-dessous de la couche isolante s'étendant en profondeur en-dessous de la couche isolante jusqu'à atteindre la couche 50 d'isolation du caisson 40 de la partie restante du substrat de base. On relèvera que ces régions 60 assurent à la même fonction que les régions d'isolation de type STI agencées au dessus de la couche isolante 3o dans le cas de cellules mémoires sur SeOI partiellement déplétées dont il a été fait état précédemment.
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Selon un premier mode de réalisation possible, ces régions 60 d'isolation latérales de la partie du canal située en dessous de la couche isolante sont des tranchées d'isolation réalisées conformément à la technologie STI.
Selon un second mode de réalisation possible, ces régions 60 sont formées en un matériau semi-conducteur de conductivité opposée à celle du canal (conductivité N+ dans l'exemple ici décrit d'une région de canal 40 de type P-). Selon une variante de réalisation préférentielle de l'invention (représentée sur la figure 2a), le canal est flottant et la région de grille sert d'électrode de grille de commande du transistor FET. On définit ainsi une cellule mémoire de type DRAM pour laquelle une opération d'écriture permet, par un phénomène d'ionisation par impact, de venir stocker des charges dans le canal flottant qui s'étend à la fois au- dessus et au-dessous de la couche isolante BOX. On comprendra que dans le cadre de l'invention le volume de stockage des charges est particulièrement augmenté (cf. le facteur de 200 à 1000 évoqué précédemment) par rapport à celui des cellules conventionnelles du fait de l'extension du canal flottant en-dessous de la couche isolante.
En d'autres termes, la quantité de charges pouvant être stockée dans le canal flottant d'une cellule conforme à l'invention pourra rester relativement constante en suivant la feuille de route des évolutions technologiques vers une réduction toujours plus importante de la taille des dispositifs semi-conducteurs, ou à tout le moins présenter une décroissance moins rapide que ce que l'on pourrait observer avec les cellules conventionnelles, En particulier, la réduction de taille des dispositifs semi-conducteurs selon les axes X et Y (selon les lignes et colonnes de la matrice mémoire) peut être compensée par le canal flottant enterré plus profondément en dessous de la couche isolante.
Par ailleurs, les circuits périphériques (amplificateurs et décodeurs) d'une matrice mémoire constituée de cellules mémoires conformes à
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l'invention peuvent demeurés en technologie SOI classique en utilisant des transistors planaires. Ceci permet de réduire les problématiques de variabilité, de consommation de puissance, etc. Selon une variante de réalisation de l'invention (non représentée), la région de grille est flottante et le transistor FET comprend en outre une électrode de grille de commande isolée de la région de grille flottante par l'intermédiaire d'une couche diélectrique. On définit de la sorte une cellule mémoire de type FLASH pour laquelle une opération d'écriture permet, par un phénomène d'injection de porteurs chauds (« hot carriers injection »), de venir stocker des charges dans la région de grille flottante formée dans la tranchée qui s'étend dans le canal en dessous de la couche isolante BOX. Dans le cadre de cette variante de réalisation, le volume de stockage est lui aussi augmenté du fait de la taille plus importante de la région de grille flottante formée dans la tranchée qui s'étend en dessous de la couche isolante. Cette variante s'avère notamment intéressante pour réduire l'encombrement de transistors de puissance nécessitant de hautes tensions de fonctionnement.
On a représenté sur les figures 3a-3b et 4a-4b deux variantes du premier mode de réalisation d'une cellule mémoire DRAM conforme à l'invention. Dans ces variantes, un transistor bipolaire est associé au transistor FET pour injecter une charge dans le canal du transistor FET. Le collecteur du transistor bipolaire est ainsi constitué par le canal du transistor FET. Pour la variante représentée sur la figure 3a (la figure 3b illustrant l'équivalent en schéma électrique), la source du transistor FET (portant la référence 9 sur la figure 3b) sert de base du transistor bipolaire (portant la référence 71 sur la figure 3b). 3o Dans le cadre de cette variante, l'émetteur 70 du transistor bipolaire est agencé de manière à ce que la source du transistor FET serve de base du transistor bipolaire. Le transistor FET est typiquement un transistor horizontal et l'émetteur est plus précisément agencé de telle manière que l'ensemble émetteur/source forme un empilement vertical. L'émetteur est préférentiellement intégré à la source dans une région inférieure de celle-ci. Dans le cas décrit précédemment où la source comprend une zone centrale fortement dopée 21 et une zone périphérique légèrement dopée 22 englobant la zone centrale, l'émetteur 70 est alors disposé de manière à être en contact avec la zone centrale de la source tout en étant isolé du canal flottant par la zone périphérique 22 de la source. 1 o L'émetteur est ici totalement intégré à l'électrode de source entre les régions centrale 21 et périphérique 22 de celle-ci. Dans le cas d'une cellule mémoire en SeOI totalement déplétée, et comme cela est représenté sur la figure 3a, le BOX peut également contribuer à isoler l'émetteur du corps flottant. 15 Pour la variante représentée sur la figure 4a (la figure 4b illustrant l'équivalent en schéma électrique), le substrat de base ù et plus précisément la couche 50 d'isolation du caisson 40 - sert de base du transistor bipolaire (portant la référence 72 sur la figure 4b). L'émetteur 80 du transistor bipolaire est ainsi agencé de manière à être 20 en contact avec le substrat de base (avec la couche d'isolation 50 du caisson dans l'exemple représenté). Dans le cadre de cette variante, l'émetteur est agencé dans une partie inférieure d'une région 60 d'isolation latérale de la partie du canal située en dessous de la couche isolante, tout en étant séparée de cette région 25 d'isolation 30 par l'intermédiaire d'une région qui vient l'englober de manière à l'isoler du canal flottant et qui présente une conductivité de même type que celle du substrat de base (région de type N- dans l'exemple). La région 60 sous laquelle l'émetteur est agencé est alors préférentiellement formée en un matériau semi-conducteur de conductivité 3o opposée à celle du canal (N+ dans l'exemple).
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Dans chacune des deux variantes mentionnées précédemment, l'émetteur 70,80 est relié à une ligne d'injection IL qui s'étend parallèlement à la ligne de source SL de manière à adresser les cellules mémoires agencées le long d'une colonne de la matrice mémoire. Il en découle une disposition particulièrement compacte dans la mesure où la ligne d'injection IL ne consomme aucune région de surface. La ligne d'injection IL peut notamment être réalisée en un matériau semi-conducteur dopé (dopage P+ du matériau de la couche mince pour la variante de la figure 3a, dopage P+ du matériau du substrat de base pour la variante de la figure 4a). Dans le cadre de la seconde variante, les transistors FET et bipolaire sont pratiquement indépendants, de sorte qu'une optimisation de chacun peut être atteinte sans qu'un compromis n'ait à être recherché. Cette seconde variante fournit en outre un noeud supplémentaire (via le substrat de base servant de base au transistor bipolaire, et plus précisément via le contrôle de la tension de la couche 50 d'isolation du caisson 40 illustrée à GND sur la figure 4b). Ce noeud supplémentaire offre plus de flexibilité pour les opérations d'écriture et de lecture de la cellule. La description ci-dessus s'est attachée à un premier mode de réalisation d'une cellule mémoire selon l'invention pour laquelle la région de drain et la région de source sont agencées intégralement dans la couche mince du substrat semi-conducteur sur isolant, et pour laquelle le canal s'étend entre la région de source et la région de drain à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire de la région de conduction de canal. On décrit ci-après en référence aux figures 5a et 5b deux variantes d'un second mode de réalisation d'une cellule mémoire selon l'invention pour laquelle les régions de source S et de drain D s'étendent chacune sur deux niveaux, à la fois au-dessus (91, 21, 22 ; 101, 11, 12) et au-dessous (92, 93 ; 102, 103) de la couche isolante par l'intermédiaire respectivement d'une zone de conduction de source 90 et d'une zone de conduction de drain 100
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arrangées au niveau de la couche isolante de part et d'autre de la tranchée. Les régions de source et de drain sont toutefois agencées essentiellement dans la couche mince, dans la mesure où la région de source, respectivement de drain, située au dessus de la couche isolante présente un volume nettement plus important (facteur 200 à 1000 typiquement) que la région de source, respectivement de drain, située en dessous de la couche isolante. Le canal C s'étend quant à lui intégralement au-dessous de la couche isolante entre la partie 92, 93 de la région de source située en dessous de la 1 o couche isolante et la partie 102, 103 de la région de drain située en dessous de la couche isolante. Sur les figures 5a et 5b, la référence 91 (respectivement 101) représente la partie de la région de source S (resp. de drain D) située au-dessus de la couche isolante, constituée (cf. figure 2a) de la région centrale 15 21 (resp. 11) et de la région périphérique 22 (resp. 12). Dans le cadre de la variante de la figure 5a, les parties 92, 102 des régions de source et de drain situées en dessous de la couche isolante sont constituées par une couche dopée située en surface du substrat de base, immédiatement en dessous de la couche isolante, et dont la conductivité est 20 du type N- dans l'exemple considéré d'un transistor FET N. Cette couche dopée comprend une région de source 92 et une région de drain 102 séparées l'une de l'autre par la tranchée. Dans le cadre de la variante de la figure 5b, les parties 93, 103 des régions de source et de drain situées en dessous de la couche isolante sont 25 respectivement constituées par une région localisée de source et par une région localisée de drain, chacune agencée immédiatement sous la couche isolante de part et d'autre de la tranchée. Ces zones localisées 93, 103 forment des réservoirs ou des poches de source, respectivement de drain. Le canal s'étend intégralement sous la 3o couche isolante entre ces réservoirs ou poches.
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On relèvera que les variantes des figures 5a et 5b peuvent être combinées en associant les poches 93, 103 à la couche dopée 92, 102. Par ailleurs, ces variantes peuvent aussi bien être mises en oeuvre pour des cellules mémoire totalement déplétées (cas représenté sur les figures 5a et 5b) que pour des cellules mémoires partiellement déplétées (avec alors une isolation par STI nécessaire au dessus de la couche isolante pour séparer les cellules les unes des autres). Comme pour le mode de réalisation de la figure 2a, la cellule mémoire des figures 5a et 5b comprend en outre des régions d'isolation latérales du 1 o canal s'étendant en profondeur en-dessous de la couche isolante jusqu'à atteindre la couche 50 d'isolation du caisson 40 de la partie restante du substrat de base. Une réalisation possible de la cellule de la figure 5a est détaillée ci-après. 15 Les régions situées sous la couche isolante (caisson 40, émetteur 80, couche destinée à former les régions de source 92 et de drain 102 par exemple) sont formées avant tout process de fabrication des transistors en face avant, par implantation de dopants dans le substrat de base, sous la couche isolante. 20 La tranchée est ensuite formée dans le substrat SeOI de manière similaire à ce qui est réalisé pour la formation de la cellule de la figure 2a, la tranchée s'étendant depuis la surface du substrat semi-conducteur sur isolant au-delà de la couche isolante, en profondeur dans le substrat de base. 25 Comme pour la formation de la cellule 2a, les parois de la tranchée sont ensuite recouvertes par une couche de matériau semi-conducteur, de préférence par du silicium, en réalisant un dépôt conforme de silicium amorphe ou un dépôt de silicium selon la technique ALD. On procède également à une gravure peu agressive pour retirer la 30 couche de silicium déposée présente au-dessus du masque de création de tranchées.
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On vient ensuite former la couche diélectrique de grille 31 le long des parois de la tranchée. Puis on vient remplir la tranchée pour y former la région de grille G, par exemple via un dépôt de polysilicium dopé. En variante, la région de grille peut être métallisée.
On réalise ensuite un recuit de diffusion de dopants le long des parois de la tranchée au niveau de la couche isolante depuis les régions de source et de drain situées respectivement au-dessus et au-dessous de la couche isolante, de manière à former de part et d'autre de la tranchée une zone de conduction de source 90 et une zone de conduction de drain 100. On notera 1 o que le recuit de diffusion vient recristallliser les régions situées sous la couche isolante. Dans la mesure où les régions situées au dessus et les régions situées au dessous de la couche isolante n'ont pas nécessairement la même orientation cristalline, la jonction de deux monocristaux est aussi parfaite que possible, mais non absolue. C'est d'ailleurs une raison pour 15 laquelle la couche dopée sous la couche isolante destinée à former les régions de source 92 et de drain 102 sous la couche isolante présente la même conductivité (N+ dans l'exemple) que les régions de source 91 et de drain 101 situées au dessus du canal. On évite effectivement ainsi de générer des défauts cristallins dans le canal (P-) et incidemment de favoriser 20 les recombinaisons de charges qui sont néfaste à la rétention de charges dans la cellule. Suite au recuit de diffusion, les régions de source 91, 92 et de drain 101, 102 s'étendent alors à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire respectivement de la zone de conduction de 25 source 90 et de la zone de conduction de drain 100. Une réalisation possible de la cellule de la figure 5b est détaillée ci-après. Les régions situées sous la couche isolante (caisson 40, émetteur 80 par exemple) sont formées avant tout process de fabrication des transistors 3 o en face avant, par implantation de dopants dans le substrat de base, sous la couche isolante.
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On procède ensuite à la formation d'une première tranchée dans le substrat semi-conducteur sur isolant, la première tranchée s'étendant depuis la surface du substrat semi-conducteur sur isolant jusqu'au substrat de base de telle manière que la première tranchée présente une épaisseur correspondant aux épaisseurs cumulées de la couche mince et de la couche isolante. On vient ensuite recouvrir les parois de la première tranchée par des régions d'espacement (connues sous le nom de « spacer » dans la terminologie anglo-saxonne) dopées N- dans l'exemple de réalisation d'un transistor N ici présenté. On réalise par exemple pour ce faire un dépôt de silicium polycristallin dopé. On forme ensuite une tranchée dans la première tranchée, ladite tranchée s'étendant en profondeur dans le substrat de base depuis le fond de la première tranchée, les régions d'espacement venant délimiter l'ouverture de ladite tranchée. On vient ensuite former la couche diélectrique de grille 31 le long des parois de ladite tranchée. Puis on vient remplir ladite tranchée et la première tranchée pour y former la région de grille G, par exemple via un dépôt de polysilicium dopé. En variante, la région de grille peut être métallisée.
On forme par ailleurs les régions localisées 93, 103 de source et de drain immédiatement sous la couche isolante de part et d'autre de la tranchée par diffusion de dopant dans le substrat de base depuis les régions d'espacements. Les régions d'espacements définissent ainsi les zones 90, 100 de conduction de source et de drain servant de couche de conduction permettant de relier les régions de source et de drain qui s'étendent au-dessus et au-dessous de la couche isolante. On aura compris de ce qui précède que l'invention n'est pas limitée à une cellule mémoire selon son premier aspect, mais s'étend également à une matrice mémoire comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention ainsi qu'à un procédé de fabrication d'une telle cellule mémoire.

Claims (17)

  1. REVENDICATIONS1. Cellule mémoire comprenant: un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante (BOX) ; un transistor FET comprenant une région de source (S) et une région de drain (D) agencées au moins essentiellement dans la couche mince du substrat semi-conducteur sur isolant, un canal (C) dans lequel est pratiquée une tranchée, et une région de grille (G) dans la tranchée, caractérisée en ce que la tranchée s'étend en profondeur dans le substrat de base au-delà de la couche isolante (BOX) et en ce que le canal s'étend entre la région de source et la région de drain au moins essentiellement au- dessous de la couche isolante.
  2. 2. Cellule mémoire selon la revendication 1, dans laquelle la région de drain et la région de source sont agencées intégralement dans la couche mince du substrat semi-conducteur sur isolant, et dans laquelle une région de conduction de canal (30) est arrangée au niveau de la couche isolante (BOX) de part et d'autre de la tranchée de manière à ce que le canal s'étende entre la région de source et la région de drain à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire de la région de conduction de canal.
  3. 3. Cellule mémoire selon la revendication 1, dans laquelle les régions de source et de drain s'étendent à la fois au-dessus et au-dessous de la couche isolante par l'intermédiaire respectivement d'une zone de conduction de source et d'une zone de conduction de drain arrangées au niveau de la couche isolante (BOX) de part et d'autre de la tranchée, et dans laquelle le 3o canal s'étend intégralement au-dessous de la couche isolante entre les parties (92, 102 ; 93, 103) des régions de source et de drain situées en-dessous de la couche isolante. 21
  4. 4. Cellule mémoire selon l'une des revendications 1 à 3, dans laquelle la région de grille (G) est séparée du canal par une couche diélectrique (31).
  5. 5. Cellule mémoire selon l'une des revendications 1 à 4, dans laquelle la partie du canal au-dessous de la couche isolante est formée par un caisson (40) réalisé dans la partie supérieure du substrat de base.
  6. 6. Cellule mémoire selon la revendication 5, dans laquelle le caisson (40) 1 o est isolé de la partie restante du substrat de base par une couche (50) de conductivité opposée à celle du caisson.
  7. 7. Cellule mémoire selon l'une des revendications 1 à 6, comprenant en outre des régions d'isolation latérales (60) de la partie du canal située au- 15 dessous de la couche isolante qui s'étendent en profondeur en-dessous de la couche isolante.
  8. 8. Cellule mémoire selon l'une des revendications 4 à 7 prise en combinaison avec la revendication 2, dans laquelle le transistor FET est 20 partiellement déplétée, comprenant en outre des régions d'isolation latérales de la partie du canal située au-dessus de la couche isolante.
  9. 9. Cellule mémoire selon l'une des revendications 1 à 8, dans laquelle le canal est flottant et la région de grille sert d'électrode de grille de commande 25 du transistor FET.
  10. 10. Cellule mémoire selon la revendication 9, comprenant en outre un transistor bipolaire (71, 72) dont le collecteur sert de canal au transistor FET. 3o
  11. 11. Cellule mémoire selon la revendication 10, dans laquelle la source du transistor FET sert de base du transistor bipolaire (71)
  12. 12. Cellule mémoire selon la revendication 10, dans laquelle le substrat de base sert de base du transistor bipolaire (72).
  13. 13. Cellule mémoire selon l'une des revendications 1 à 8, dans laquelle la région de grille est flottante et le transistor FET comprend en outre une électrode de grille de commande isolée de la région de grille flottante par l'intermédiaire d'une couche diélectrique.
  14. 14. Matrice mémoire comprenant une pluralité de cellules mémoires selon l'une quelconque des revendications 1 à 13.
  15. 15. Procédé de fabrication d'une cellule mémoire selon la revendication 2, caractérisé par les étapes consistant à : former la tranchée dans le substrat semi-conducteur sur isolant de sorte qu'elle s'étende au-delà de la couche isolante ; recouvrir les parois de la tranchée par une couche de matériau semi-conducteur; réaliser un recuit de recristallisation dudit matériau, de telle sorte que le matériau recristallise : o dans un état monocristallin dans les régions situées au-dessus et au-dessous de la couche isolante ; o dans un état polycristallin au niveau de la couche isolante, de manière à définir la région de conduction de canal (30) de part et d'autre de la tranchée au niveau de la couche isolante (BOX) et les faces latérales de la tranchée ; recouvrir les parois de la tranchée par une couche diélectrique (31); former une région de grille (G) par remplissage de la tranchée. 23
  16. 16. Procédé de fabrication d'une cellule mémoire selon la revendication 3, caractérisé par les étapes consistant à : former immédiatement sous la couche isolante une couche dopée destinée à définir les régions de source (92) et de drain (102) qui s'étendent au-dessous de la couche isolante de part et d'autre la tranchée ; former la tranchée dans le substrat semi-conducteur sur isolant de sorte que la tranchée s'étende au-delà de la couche isolante ; 1 o recouvrir les parois de la tranchée par une couche de matériau semi-conducteur ; recouvrir les parois de la tranchée par une couche diélectrique; former une région de grille par remplissage de la tranchée ; réaliser une diffusion de dopant le long des parois de la tranchée au 15 niveau de la couche isolante depuis les régions de source et de drain situées respectivement au-dessus et au-dessous de la couche isolante, de manière à former les zones de conduction de source (90) et de conduction de drain (100) permettant de relier les régions de source (91, 92), respectivement de drain (101, 102), qui s'étendent au-dessus 20 et au-dessous de la couche isolante.
  17. 17. Procédé de fabrication d'une cellule mémoire selon la revendication 3, caractérisé par les étapes consistant à : former une première tranchée dans le substrat semi-conducteur sur 25 isolant, la première tranchée s'étendant depuis la surface du substrat semi-conducteur sur isolant jusqu'au substrat de base ; recouvrir les parois de la première tranchée par des régions d'espacement dopées présentant une conductivité de même type que celles des régions de drain et de source destinées à venir s'étendre au 3o dessus de la couche isolante ; former la tranchée dans la première tranchée, ladite tranchée s'étendant en profondeur dans le substrat de base au-delà de la couche isolante depuis le fond de la première tranchée ; recouvrir les parois de ladite tranchée et de la première tranchée par une couche diélectrique; former une région de grille par remplissage de ladite tranchée et de la première tranchée; former des régions localisées de source (93) et de drain (103) immédiatement sous la couche isolante de part et d'autre de ladite 1 o tranchée par diffusion de dopants depuis les régions d'espacements, les régions d'espacements servant après diffusion de dopants respectivement de zone de conduction de canal et de zone de conduction de drain pour relier les régions de source et de drain qui s'étendent au-dessus et au-dessous de la couche isolante. 15
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