KR102096152B1 - 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터 - Google Patents

Abstract

드레인 영역과 소스 영역이 각각 형성된 실리콘 몸체(2) 및 상기 드레인 영역과 상기 소스 영역 사이에서 상기 실리콘 몸체(2)에, 게이트 절연막(7)이 개재된 상태로 소정 부분이 매립된 게이트(8)를 포함하는 비평탄형 채널을 갖는 트랜지스터에 관한 것으로서, 상기 드레인 영역 및 상기 소스 영역은 상기 실리콘 몸체(2) 중 도핑 물질이 도핑된 부분이며, 상기 실리콘 몸체(2)에는 절연체(10)가 매립되되, 상기 실리콘 몸체(2)의 높이 방향(Y축 방향)을 기준으로, 상기 절연체(10)의 상면은 상기 실리콘 몸체(2)에 매립된 상기 게이트 절연막(7)의 하면보다 높은 위치에 있음과 동시에, 상기 드레인 영역 또는 소스 영역 내에 위치하는 것을 특징으로 하는 비평탄형 채널을 갖는 것을 특징으로 한다.

Description

누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터 {Recessed Channel Type Transistor having Improved Current-leakage Characteristics}

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 종래의 RCAT(Recessed channel array transistor) 및 안장형 구조를 갖는 트랜지스터(saddle FinFET)와 같은 비평탄형 채널을 갖는 트랜지스터와 비교하여 GIDL(Gate Induced Drain Leakage)과 같은 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터에 관한 것이다.

최근 DRAM 셀 트랜지스터 기술을 위한 소자의 게이트 크기는 100nm이하의 영역에서 활발히 연구가 진행되고 있다. 게이트 크기 축소에 있어서 가장 큰 기술적 문제는 소위 짧은 채널 효과(short channel effect)로 알려진 누설전류의 발생이다.

짧은 채널 효과는 반도체 소형화 경향에 의하여 게이트의 길이, 즉 소스와 드레인 사이의 거리가 짧아질 경우(도 1(a) 및 도 1(b) 참조)에 트랜지스터가 off인 상태에서도 드레인 전압에 의하여 드레인 전류가 흐르게 되는 현상으로서, 트랜지스터의 사이즈가 작아질수록 필연적으로 발생하게 되는 문제이다.

더 나아가 DRAM 셀 트랜지스터 특성상 게이트 크기가 감소함에 따라 기존의 로직용 MOSFET에 비해 게이트 절연막의 두께를 줄일 수 없고, 상대적으로 소스/드레인의 도핑 깊이를 얕게 할 수 없기 때문에 셀 트랜지스터 축소화에 있어서 큰 문제를 갖고 있다. 따라서 기존의 평탄 채널을 갖는 MOSFET 소자의 경우 짧은 채널 효과는 소자의 소형화를 진행하는데 있어 큰 걸림돌이 되고 있다.

이러한 문제를 해결하기 위한 방안 중 하나가 도 2에 도시된 바와 같이 게이트를 함몰시켜 비평탄형 채널로 만드는 RCAT(Recessed Channel Array Transistor)라고 불리는 반도체 소자이다. RCAT(Recessed Channel Array Transistor)는 기존의 평탄 채널 MOSFET에 비해 채널이 길어지기 때문에 짧은 채널효과를 개선할 수 있다. 하지만 기존의 평탄 채널을 갖는 MOSFET와의 구조적인 차이로 인해 기판 바이어스에 따른 문턱전압의 변화가 기존의 평탄채널 구조에 비해 매우 크다는 단점이 있을 뿐 아니라, 채널이 비평탄화 됨에 따라 채널 폭이 좁아지면서 전류 구동능력이 크게 저하되는 단점이 있다.

RCAT의 낮은 전류구동능력과 평탄 채널을 갖는 MOSFET의 단점을 모두 극복하기 위해 제안된 반도체 소자는, 도 3에 도시된 바와 같이 게이트를 함몰시켜 비평탄형 채널을 갖는 동시에 게이트가 채널영역을 감싸는 삼중-게이트 형태의 안장형 구조를 갖는 트랜지스터(saddle FinFET, 출원번호:10-2004-0104560)로 불리는 반도체 소자이다. 이하에서는 안장형 구조를 갖는 트랜지스터는 설명의 편의를 위하여 saddle FinFET로 칭하기로 한다.

도 2(b)는 RCAT(Recessed Channel Array Transistor)의 사시도이고, 도 2(a)는 RCAT(Recessed Channel Array Transistor)의 평면도이다. 도 2(c)는 도 2(a)에서 A-A’면을 따라 절개한 단면도이고, 도 2(d)는 도 2(a)에는 B-B’를 따라 절개한 단면도이다. 도 3(b)는 saddle FinFET의 사시도이고, 도 3(a)는 saddle FinFET의 평면도이다. 도 2(c)는 도 2(a)에서 A-A‘면을 따라 절개한 단면도이고, 도 2(d)는 도 2(a)에는 B-B’를 따라 절개한 단면도이다.

평탄형 채널을 가지는 통상적인 MOSFET에서 게이트 전극은 실리콘 몸체 상단에 위치하는 것과는 다르게(도 1 참조), RCAT(Recessed Channel Array Transistor)와 saddle FinFET에서는 게이트 전극(18)의 하부가 담장형(wall-type) 실리콘 몸체(12) 내부에 게이트 절연막(17)을 사이에 두고 매립되어 있고, 게이트 전극(18)의 양쪽에 위치하는 실리콘 몸체(12) 부분이 도핑되어 소스/드레인 영역(19)이 형성된다. 위와 같은 비평탄형 채널을 갖는 트랜지스터에서는 소스 영역과 드레인 영역 사이의 채널이 길어지므로, 짧은 채널 효과는 감소시킬 수 있었다.

그렇지만 비평탄형 채널을 갖는 트랜지스터에 있어서도 GIDL(Gate Induced Drain Leakage)에 의한 off 상태에서의 누설전류 문제는 여전히 해결되지 못하고 있다. GIDL은 드레인과 게이트 사이에 존재하는 가파른 에너지밴드 차이에 의하여 밸런스밴드(Ev)에서 컨덕션 밴드(Ec)로 전자가 터널링되어 누설전류가 발생하게 되는 현상이다. 드레인 영역(19)과 게이트 전극(18)에 가해진 전압은 게이트 절연막(17)과 그 부근의 드레인 영역에 주로 걸리게 되는데, 드레인 전압이 커질수록 이 두 영역에서의 전압은 더욱 크게 걸리게 되어 에너지 밴드의 기울기가 더욱 커지게 된다. GIDL에 의한 누설전류 문제는 함몰된 게이트의 구조적인 특징 때문에 발생하므로 RCAT(Recessed Channel Array Transistor)에서도 발생하지만, saddle FinFET는 삼중게이트의 영향으로 소스/드레인 영역과 게이트의 오버랩(overlap)이 증가하여 GIDL에 의한 누설전류는 더욱 증가하게 된다.

도 3에 도시된 형태의 기본적인 saddle FinFET 이외에도, saddle FinFET의소스/드레인 영역과 게이트의 오버랩(overlap)영역을 조절하여 개량한 안장형 구조를 갖는 MOS 소자(출원번호:1020050082864)가 개발되었다. 그렇지만, 다양한 형태의 비평탄형 채널을 가진 MOSFET이 개발되었음에도 전류 구동 능력을 유지함과 동시에 GIDL에 의한 누설전류 문제를 만족스럽게 해결할 수 있는 솔루션은 여전히 제공되지 못하고 있다.

본 발명의 발명자는 전술한 문제를 해결하기 위하여 드레인 또는 소스 영역 중 하나에 절연체를 매립하는 기술을 개발하고 출원한 바 있다(출원번호 제10-2017-01210101호, 2017.09.20. 출원). 위 발명을 통하여 누설전류 감소의 효과를 얻을 수 있었으나, 위 발명은 게이트와 드레인(또는 소스) 영역 사이의 오버랩된(overlapped) 영역의 도핑 농도를 낮게 유지하는 LDD(Lightly Doped Drain)형 공정이 적용된 트랜지스터를 대상으로 개발된 것으로서, 위 발명에서 제시된 최적화된 절연체의 파라메터(사이즈 및 위치)는 게이트와 드레인(또는 소스) 영역 사이의 오버랩된(overlapped) 영역까지 도핑 농도가 높게 유지되는 HDD(Highly Doped Drain)형 공정이 적용된 트랜지스터에서는 최적의 성능을 보장하지 못함을 확인하게 되었다.

참고로, LDD 도핑은 게이트 주변에 사이드월(side wall)을 씌워서 일부 영역(게이트와 드레인(또는 소스)가 오버랩된 영역)에는 도핑 농도가 낮게 유지시키고 나머지 콘택트 영역 근처에만 높은 농도의 도핑을 가하는 방식으로 이루어질 수 있고, HDD 도핑은 사이드월을 씌우지 않고 바로 게이트와 드레인(또는 소스)가 오버랩된 영역에 도핑을 하는 방식으로 이루어질 수 있다.

한국 공개특허공보 제10-2004-0092017호 (2004.11.03.) 미국 공개특허공보 US2017/0069764 (2017.03.09.)

본 발명은 전술한 종래의 비평탄형 채널을 갖는 트랜지스터가 가지고 있는 기술적 문제, 즉 트랜지스터가 off인 상태에서 GIDL에 의하여 발생하는 누설전류 문제를 해결하면서도 적절한 전류 구동 능력을 유지할 수 있는 새로운 구조의 비평탄형 채널 구조를 갖는 트랜지스터를 제공하는 것을 목적으로 한다.

더 구체적으로는, HDD형 공정이 적용된 비평탄형 채널을 갖는 트랜지스터에 있어서, 누설전류를 최소화할 수 있는 조건을 찾아내는 것을 목적으로 한다.

본 발명은 드레인 영역과 소스 영역이 각각 형성된 실리콘 몸체(2) 및 상기 드레인 영역과 상기 소스 영역 사이에서 상기 실리콘 몸체(2)에, 게이트 절연막(7)이 개재된 상태로 적어도 일부가 매립된 게이트(8)를 포함하는 비평탄형 채널을 갖는 트랜지스터에 관한 것으로서, 상기 드레인 영역 및 상기 소스 영역은 상기 실리콘 몸체(2) 중 도핑 물질이 도핑된 부분이며, 상기 실리콘 몸체(2)에는 절연체(10)가 매립되되, 상기 실리콘 몸체(2)의 높이 방향(Y축 방향)을 기준으로, 상기 절연체(10)의 상면은 상기 실리콘 몸체(2)에 매립된 상기 게이트 절연막(7)의 하면보다 높은 위치에 있음과 동시에, 상기 드레인 영역 또는 소스 영역 내에 위치하는 것을 특징으로 한다.

상기 드레인 영역은 HDD(Highly Dopped Drain) 공정에 의하여 형성되는데, 상기 절연체(10)의 상면과 상기 게이트 절연막(7)의 하면 사이의 실리콘 몸체(2)의 높이 방향 거리(y)를 상기 게이트 절연막(7)이 상기 실리콘 몸체(2)에 매립된 깊이(D)로 나눈 α값은 0.6 이상 0.9 이하인 것이 바람직하다.

더 나아가, 상기 절연체(10)와 상기 게이트 절연막(7) 사이의 수평 방향(X축 방향) 최단 거리(x)를, 상기 절연체(10)가 매립되어 있는 쪽의 상기 실리콘 몸체(2)의 측단면과 상기 게이트 절연막(7) 사이의 수평방향(X축 방향) 최단 거리(L)로 나눈 β값은 0.4 이하인 것이 바람직하다.

여기에서, 상기 절연체는 유전체일 수 있는데, 바람직하게는, SiO₂, Si3N₄, 및 HfO₂, ZrO₂중에서 선택된 적어도 하나의 물질로 구성될 수 있다. 혹은 상기 절연체는 진공층에 의하여 형성될 수도 있다.

더 나아가, 상기 절연체는 육면체 형상으로 형성되는 것이 바람직하다.

본 발명에 따라 적용될 수 있는 비평탄형 채널을 갖는 트랜지스터 중에서, saddle FinFET의 드레인 영역 또는 소스 영역 일부에 절연체를 매립함으로써 드레인 전압이 가해졌을 때 생기는 드레인과 게이트 사이의 전압등고선을 형태를 변화시킬 수 있음을 확인하였다. 본 발명에 따라, 나머지 비평탄형 채널을 갖는 여러 트랜지스터도 같은 형태의 전압등고선 변화를 갖는다.

특히 본 발명을 통하여 발명자가 찾아낸 절연체의 파라미터(절연체의 사이즈 및 매립 위치)에 따라서 saddle FinFET 내부에서 발생하는 드레인과 게이트 사이의 전압등고선의 변화가 GIDL에 의한 누설전류 감소에 탁월한 효과를 가져옴을 확인하였다.

도 1은 종래기술에 따른 MOSFET을 도시한 것이다.
도 2는 종래기술에 따른 RCAT(Recessed Channel Array Transistor)을 도시한 것이다.
도 3은 종래기술에 따른 saddle FinFET을 도시한 것이다.
도 4는 본 발명에 따른 RCAT(Recessed Channel Array Transistor)을 도시한 것이다.
도 5는 본 발명에 따른 saddle FinFET을 도시한 것이다.
도 6는 LDD 공정이 적용된 비평탄형 채널을 갖는 트렌지스터의 드레인과 게이트 사이의 전압분포를 도시한 것이다.
도 7은 HDD 공정이 적용된 비평탄형 채널을 갖는 트렌지스터의 드레인과 게이트 사이의 전압분포를 도시한 것이다.
도 8은 LDD형과 HDD형에 따른 도핑 영역을 도시한 개념도이다.
도 9는 LDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 α의 변화가 누설전류에 미치는 영향을 도시한 그래프이다.
도 10은 LDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 α의 변화가 구동전류에 미치는 영향을 도시한 그래프이다.
도 11은 LDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 β의 변화가 누설전류에 미치는 영향을 도시한 그래프이다.
도 12는 LDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 β의 변화가 구동전류에 미치는 영향을 도시한 그래프이다.
도 13은 HDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 α의 변화가 누설전류에 미치는 영향을 도시한 그래프이다.
도 14는 HDD형 트랜지스터에 있어서, 절연체의 위치에 관한 파라미터인 β의 변화가 누설전류에 미치는 영향을 도시한 그래프이다.
도 15 내지 16은 본 발명의 여러 실시예 따른 saddle FinFET의 형상을 도시한 것이다.

본 발명의 구체적 특징 및 이점들은 첨부된 도면에 의거한 다음의 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.

도 4 및 도 5는 각각 본 발명에 따른 RCAT(Recessed Channel Array Transistor), saddle FinFET의 외관을 도시한 것이다. 도 4(b)는 본 발명에 따른 RCAT의 사시도이고, 도 4(a)는 본 발명에 따른 RACT를 상면에서 바라면 평면도이다. 도 4(c)는 도 4(a)에서 A-A‘을 따라 절개한 단면도이고, 도 4(d)는 도 4(a)에서 B-B’를 따라 절개한 단면도이다.

도 5(b)는 본 발명에 따른 saddle FinFET의 사시도이고, 도 5(a)는 본 발명에 따른 saddle FinFET를 상면에서 바라면 평면도이다. 도 5(c)는 도 5(a)에서 A-A’을 따라 절개한 단면도이고, 도 5(e)는 도 5(a)에서 B-B’를 따라 절개한 단면도이다. 도 5(d)는 도 5(a)에서 C-C’를 따라 절개한 단면도이다.

본 발명에 따라 적용된 RCAT(Recessed Channel Array Transistor)와 saddle FinFET사이에서, GIDL에 의한 누설전류 특성의 개선 뿐 만 아니라 다른 전기적인 특성의 변화는 차이점이 없으므로 이후의 장에서는 saddle FinFET을 통해 본 발명을 설명하도록 한다.

종래기술에 따른 saddle FinFET과는 실리콘 몸체(2), 게이트 전극(8) 및 드레인 또는 소스영역(9)의 기본 구조에는 차이가 없다. 다만 본 발명에서는 드레인 영역 또는 소스 영역의 소정 깊이에 절연체(10)가 매립되어 있다는 점에서 종래의 saddle FinFET과 차이가 있다. 도 5(b) 및 도 5(c)를 통하여 파악할 수 있듯이, 절연체(10)는 드레인 영역 또는 소스영역(9)에서 실리콘 몸체(2)의 상면으로부터 소정 거리(d1)를 두고 매립되어 있다.

위 절연체(10)로는 유전율 3 ~ 50에 이르는 다양한 종류의 유전체를 사용할 수 있는데, 통상적으로 반도체 소자에 절연체로 가장 대표적으로 쓰이는 SiO₂ 및 Si₃N₄ 를 비롯하여, HfO₂, ZrO₂ 등의 high-k물질들을 사용할 수 있다.

더 나아가 일반적인 유전체 뿐만 아니라, 유전체와 같은 성질을 보여줄 수 있는 에어층 또는 진공층을 실리콘 몸체(2) 내에 형성하는 것에 의해서도 누설전류 감소 효과를 얻을 수 있다.

본 발명의 발명자는 절연체(10)의 형성 위치를 적절히 조절함으로써 GIDL(Gate Induced Drain Leakage)에 의한 누설전류를 감소시킬 수 있음을 발견하였다. GIDL은 드레인과 게이트 사이에서 전자의 터널링에 의해 발생하여 누설전류가 발생하는 현상으로서, 도 6 및 도 7은 드레인에 전압을 가했을 때 드레인 영역(9)에 형성되는 전기장의 전압 등고선을 나타내고 있다.

참고로 도 6에 도시된 트랜지스터의 소스/드레인 도핑 형태는 게이트와 드레인(또는 소스) 영역 사이의 오버랩된(overlapped) 영역의 도핑 농도를 낮게 유지시키는 LDD(Lightly Doped Drain) 공정이 적용된 것이고, 도 7에 도시된 트랜지스터의 도핑 형태는 게이트와 드레인(또는 소스) 영역 사이의 오버랩된(overlapped) 영역까지 도핑 농도가 높게 유지된 HDD(Highly Doped Drain) 공정이 적용된 것이다. 도핑 물질로는 안티몬(Sb), 비소(As), 인(P)과 같은 5족 원소, 또는 붕소(B), 갈륨(Ga), 인듐(In)과 같은 3족 원소가 사용될 수 있다.

도 8(a)는 LDD형 트랜지스터(saddle FinFET)에서 드레인과 소스가 도핑된 형태를, 도 8(b)는 HDD형 트랜지스터에서 드레인과 소스가 도핑된 형태를 개략적으로 보여주기 위한 것이다. 여기서 점선은 절연체를 표시하는데, 절연체의 위치 및 사이즈는 본 발명이 얻고자 하는 기술적 효과를 얻는데 중요한 파라메터로서 이하에서 자세하게 설명하도록 한다.

도 6(a)는 실리콘 몸체(2) 내에 절연체(10)가 매립되지 않은 종래의 saddle FinFET 내에서의 전압등고선을, 도 6(b) 내지 도 6(f)는 다양한 사이즈 및 위치의 절연체(10)가 드레인 영역에 매립된 상태에서 saddle FinFET 내에서의 전압등고선을 도시하고 있는데, 여기서 절연체는 검정색 점선으로 표시되어 있다. 참고로 도 6에 도시된 것은 LDD형 공정이 적용된 것이다.

그리고 도 7(a)는 HDD형 공정이 적용된 종래의 saddle FinFET 내에서의 전압등고선을, 도 7(b) 내지 도 7(d)는 다양한 종류의 절연체(10; SiO2, Si3N4, HfO2)가 드레인 영역에 매립된 상태에서의 saddle FinFET 내에서의 전압등고선을 도시하고 있다.

여기서 “드레인 영역”이란 표현은 드레인 도핑이 이루어진 영역을 의미하는 것으로서, 절연체(10)가 도핑된 영역과 떨어져서 별개로 형성되는 것이 아니라, 도핑된 영역 내에 절연체(10)가 위치하게 되는 것을 의미한다.

동일한 전압을 드레인에 걸어주더라도, 절연체의 존재에 의하여 전압 등고선의 형태가 변화함을 확인할 수 있었다. 즉, 절연체(10)가 드레인 영역 내에 위치하는 것에 의하여 전압 등고선의 간격을 조절하게 됨을 알 수 있다.

드레인 영역과 게이트 사이의 전압 등고선의 간격이 조밀할수록 GIDL에 의한 누설전류의 원인이 되는 Ev에서 Ec로 tunneling되는 전자의 개수가 증가하게 되는데, 절연체의 위치를 적절하게 조절해줌으로써 드레인 영역과 게이트 사이의 전압 등고선 형태를 변화시킬 수 있었고, 실제 누설 전류의 양을 감소시킬 수 있음을 실험을 통하여 확인할 수 있었다.

본 발명의 발명자는 절연체의 사이즈 및 위치를 다양하게 변화시켜가면서 GIDL에 의한 누설전류의 양을 확인하였고, 누설전류 감소에 가장 영향을 미치는 파라미터를 확인하였다. 도 4(c) 및 도 5(c)를 살펴보면 절연체의 사이즈와 위치를 나타내는 여러가지 변수들이 도시되어 있음을 알수 있다.

여기서 절연체(10)의 상단과 게이트 절연막(7)의 하단 사이의 Y축 방향으로의 거리(y), 그리고 절연체(10)의 일측면과 게이트 절연막(7) 일측면 사이의 X축 방향으로의 거리(x)가 누설 전류의 감소에 가장 영향을 미치는 파라미터였다.

절연체(10)의 높이 방향(Y축 방향)의 크기(d2)는 절연체의 하단이 게이트(8)의 하단보다 아래로만 내려와 있을 정도의 크기이면, 그 크기(d2)가 GIDL 개선에 큰 영향을 미치지 않음을 확인하였다.

설명의 편의를 위하여, 이하에서는 절연체(10)의 게이트 절연막(7)의 하단 사이의 Y축 방향으로의 거리(y)를 게이트 절연막(7)이 실리콘 몸체(2)에 매립된 깊이(D)로 나누어 얻어진 무차원화된 변수 α, 즉 Y축 방향 상대거리를 사용한다. 더 나아가 절연체(10)와 게이트(7) 사이의 X축 방향으로의 거리(x)를 실리콘 몸체(2)의 일측면으로부터 게이트 절연막(7)의 일측면까지의 거리(L)로 나누어 얻어진 무차원화된 변수 β, 즉 X축 방향 상대거리를 사용한다.

즉, α는 절연체(10)와 게이트(8)의 높이 방향(Y축 방향)으로의 거리 관계를 나타내는 것으로서, 0 이하는 절연체(10)의 상단이 게이트 절연막(7)의 최단보다 아래에 있다는 것을, 1 이면 절연체(10)의 상면이 실리콘 몸체(2)의 상면에 맞닿는 것을 의미한다.

그리고 β가 0 이면 절연체(10)가 게이트 절연막(7)에 거의 맞닿게 되는 것을, β가 1에 가까워지면 절연체(10)의 두께가 얇아져 거의 없다시피 하는 것을 의미한다.

이하 도 9 및 10의 그래프에서 사용된 “Pi-FinFET”은 본 발명에 따른 트랜지스터를 지칭하는 하는 것으로서, LDD형 공정이 적용된 것이다.

도 9는 α값을 변화시켜가면서 측정한 누설전류(Ioff)의 변동추이를 나타내는 그래프이고, 도 10은 α값을 변화시켜가면서 측정한 구동전류(Ion)의 변동추이를 나타내는 그래프이다.

누설전류(Ioff)는 게이트(8)를 off 시켰을때, 드레인에 걸린 전압에 의하여 드레인 영역에 흐르는 전류로서, 트랜지스터가 정상적으로 작동하기 위해서는 전류가 0가 되거나 가급적 매우 작은 값으로 유지되어야 한다. 도 7에서 별표는 절연체(10)를 매립시키지 않은 종래의 saddle FinFET에서 얻어진 누설전류의 값이다. 그리고 나머지 그래프들은 α값을 변화시켜 가면서 얻어진 누설전류의 값들로서, 다양한 β에 대하여 실험을 실시하였다.

α 값이 커짐에 따라서 전체적으로 누설전류(Ioff)는 감소하는 경향을 보이고 있고, 그 경향성은 β값의 차이에 의하여 크게 영향을 받지 않음을 알 수 있었다. 그리고 α값이 0.2 이상이면 종래의 saddle FinFET에서 발생하는 누설전류(Ioff)의 양이 확실히 감소함을 확인할 수 있었다. α이 커지면 커질수록 누설전류(Ioff)의 양은 지속적으로 감소하게 되지만, α가 1이 되면 절연체(10)가 실리콘 몸체(2) 밖으로 노출되고 드레인 영역 자체가 없어지게 된다. 드레인 영역으로 캐리어들이 이동할 수 있어야 하므로 α는 0.9 정도를 상한으로 하는 것이 바람직하다.

도 10은 게이트가 on 상태일 때 발생하는 구동전류(Ion)로서, 이는 트랜지스터가 동작하기 위한 정상적인 전류이므로 절연체에 의해서 그 값이 줄어드는 것은 바람직하지 못하다. 도 10에서 별표는 종래의 saddle FinFET에서의 구동전류(Ion)를 의미하고, α를 변화시켜 가면서 구동전류(Ion)가 변화하는 추세를 조사하였다. 누설전류(Ioff)가 α값의 변화에 민감하게 변화하는데 반하여, 구동전류(Ion)는 절연체의 존부 또는 α값에 크게 영향을 받지 않고 종래의 saddle FinFET에서의 구동전류(Ion)와 큰 차이 없는 값을 가지게 됨을 알 수 있다.

그러므로 도 9 및 10의 데이터로부터, 절연체(10)의 존재가 구동전류(Ion)에는 영향을 크게 미치지 않으면서, 누설전류(Ioff)의 감소에는 크게 영향을 미침으로서 saddle FinFET 성능 개선에 크게 도움을 줌을 확인할 수 있었다.

도 11은 β를 변화시켜가면서 조사한 누설전류(Ioff)의 양을 정리한 것이다. α값은 크면 클수록 누설전류(Ioff) 감소효과가 큰 것에 비하여, β값은 특정 범위에서 누설전류(Ioff) 감소효과가 두드러짐을 확인할 수 있었는데, β가 0.2 이상 0.7 이하일 때 충분한 누설전류(Ioff) 감소 효과를 얻을 수 있었다. 더 바람직하게는 0.3 이상 0.45 이하일 때 누설전류(Ioff) 감소 효과가 극대화됨을 알 수 있다. 참고로 여기서 별표는 절연체가 매립되지 않은 종래의 saddle FinFET에서 얻어진 누설전류의 값을 나타내고 있다.

도 12는 β를 변화시켜가면서 조사한 구동전류(Ion)의 양을 정리한 것으로서, β값이 작을 수록 구동전류(Ion)의 값이 작아지는 경향성을 보이고 있다. 그렇지만 누설전류(Ioff)의 감소효과가 현저한 영역, 즉, β값이 즉 0.2 이상 0.7 이하에서는 saddle FinFET의 구동에 실질적인 영향을 미칠 정도로 구동전류(Ion)의 감소폭이 크지는 아니함을 확인할 수 있었다. 참고로 여기서 별표는 절연체가 매립되지 않은 종래의 saddle FinFET에서 얻어진 구동전류의 값을 나타내고 있다.

그러므로 도 11 및 12의 그래프로부터, β 값이 소정 범위에 있을 경우에는 절연체(10)의 존재가 구동전류(Ion)에는 영향을 크게 미치지 않으면서, 누설전류(Ion)의 감소에는 크게 영향을 미침으로서 saddle FinFET의 성능 개선에 크게 도움을 주는 것을 확인할 수 있었다.

이하 도 13 및 14의 그래프에서 사용된 “saddle FinFET”은 본 발명에 따른 트랜지스터를 지칭하는 하는 것으로서, HDD형 공정이 적용된 것이다.

도 13은 α값을 변화시켜가면서 측정한 누설전류(Ioff)의 변동추이를 나타내는 그래프이고, 도 14는 β값을 변화시켜가면서 측정한 누설전류(Ioff)의 변동추이를 나타내는 그래프이다.

누설전류(Ioff)는 게이트(8)를 off 시켰을 때 발생하는 전류로써, 게이트와 드레인 영역이 오버랩(overlap) 된 영역에서 주로 발생한다. 트랜지스터가 정상적으로 작동하기 위해서는 전류가 0가 되거나 가급적 매우 작은 값으로 유지되어야하는 것임은 앞서 설명한 바와 같다.

도 13 및 14에서 별표는 절연체(10)를 매립시키지 않은 종래의 saddle FinFET에서 얻어진 누설전류의 값이다. 그리고 나머지 그래프들은 α값을 변화시켜 가면서 얻어진 누설전류의 값들로서, 다양한 β에 대하여 실험을 실시하였다.

도 13을 참조하면, α 값이 0.4 이상이 되면서부터 α 값이 커짐에 따라 누설전류(Ioff)가 큰 폭으로 작아짐을 확인할 수 있었고, α 값이 0.6 이상인 0.9 이하인 영역에서 실용적으로 유의미한 정도의 누설전류(Ioff) 감소량을 얻을 수 있었다.

그리고 도 14는 β 값을 변화시켜가면서 조사한 누설전류(Ioff)의 양을 정리한 것이다. β값이 0.4 이하인 범위에서 실용적으로 유의미한 정도의 누설전류(Ioff) 감소효과가 나타났는데, β값이 작아질수록 일관적으로 누설전류 감소효과가 타남을 확인할 수 있었다. β값의 하한은 0에 수렴(절연체가 게이트에 거의 맞닿는 상태)할 수 있으나, 실용적인 관점(제조 용이성 측면)에서 0.1 이상인 것이 바람직하다.

결론적으로, HDD형 saddle FinFET에 있어서, 절연체의 상대적 깊이를 나타내는 파라메터인 α값은 0.6 이상 0.9 이하, β값은 0.4 이하의 범위에서 누설전류(Ioff) 감소효과가 극대화됨을 알 수 있다.

도 15 및 16은 본 발명에 따른 또 다른 실시 예들을 도시한 것으로서, 종래의 다양한 형태의 saddle FinFET에도 본 발명에 따른 기술적 사상, 즉 드레인 영역 또는 소스 영역의 소정 부분에 절연체를 매립할 수 있음을 보여주는 것이다. 도 15 내지 16에 도시된 실시예들에 있어서, saddle FinFET의 구조에 다소 차이가 있다고 하더라도, 앞에서 설명한 절연체의 파라미터들은 그대로 적용될 수 있다.

각각의 도면에서, (b)는 saddle FinFET의 사시도이고, (a)는 saddle FinFET를 상면에서 바라본 평면도이며, (c)는 (a)에서 A-A’를 따라 절개한 단면을, (d)는 (a)에서 C-C’를 절개한 단면을, (e)는 (a)에서 B-B’를 따라 절개한 단면을 도시한 것이다.

도 15 및 16에 도시된 saddle FinFET은 게이트가 채널을 삼중으로 감싸고 있는 구조를 가지고 있는데, 도 15는 측면게이트는 형성시키지 않고 게이트 아래의 채널이 형성되는 영역 근처에 한해서 게이트가 채널을 삼중으로 감싸는 형태의 saddle FinFET을 도시하고 있고, 도 16은 채널 근처의 게이트 영역은 삼중게이트를 유지하고 측면 게이트 영역의 소스 및 드레인 영역과 오버랩되는 영역을 줄인 형태의 saddle FinFET을 도시하고 있다.

절연체(10)를 제외한 나머지 saddle FinFET의 구조는 종래기술에 따른 것이므로 구체적인 설명은 생략하도록 한다.

1, 11 : 실리콘 기판
2, 12 : 담장형(Wall-type) 실리콘 몸체
3 : 제 1절연막
4 : 질화막
5 : 제 2절연막(필드 절연막 또는 격리 절연막)
6 : 폴리실리콘
7, 17 : 게이트 절연막
8, 18 : 게이트 전극
9, 19 : 소스/드레인 영역
10 : 절연체
Xj : 소스/드레인 junction

Claims (8)

1. 드레인 영역과 소스 영역이 각각 형성된 실리콘 몸체(2) 및 상기 드레인 영역과 상기 소스 영역 사이에서 상기 실리콘 몸체(2)에, 게이트 절연막(7)이 개재된 상태로 적어도 일부가 매립된 게이트(8)를 포함하는 비평탄형 채널을 갖는 트랜지스터에 관한 것으로서,
   상기 드레인 영역 및 상기 소스 영역은 상기 실리콘 몸체(2) 중 도핑 물질이 도핑된 부분이며,
   상기 실리콘 몸체(2)에는 절연체(10)가 매립되되,
   상기 실리콘 몸체(2)의 높이 방향(Y축 방향)을 기준으로, 상기 절연체(10)의 상면은 상기 실리콘 몸체(2)에 매립된 상기 게이트 절연막(7)의 하면보다 높은 위치에 있음과 동시에, 상기 드레인 영역 또는 소스 영역 내에 위치하며,
   상기 드레인 영역은 HDD(Highly Dopped Drain) 공정에 의하여 형성되고,
   상기 절연체(10)의 상면과 상기 게이트 절연막(7)의 하면 사이의 실리콘 몸체(2)의 높이 방향 거리(y)를 상기 게이트 절연막(7)이 상기 실리콘 몸체(2)에 매립된 깊이(D)로 나눈 α값은 0.6 이상 0.9 이하인 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
2. 삭제
3. 삭제
4. 청구항 1에 있어서, 상기 절연체(10)와 상기 게이트 절연막(7) 사이의 수평 방향(X축 방향) 최단 거리(x)를, 상기 절연체(10)가 매립되어 있는 쪽의 상기 실리콘 몸체(2)의 측단면과 상기 게이트 절연막(7) 사이의 수평방향(X축 방향) 최단 거리(L)로 나눈 β값은 0.4 이하인 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
5. 청구항 1 또는 청구항 4에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
6. 청구항 5에 있어서, 상기 유전체는 SiO₂, Si₃N₄, 및 HfO₂, ZrO₂중에서 선택된 적어도 하나의 물질로 구성되는 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
7. 청구항 1 또는 청구항 4에 있어서, 상기 절연체는 진공층에 의하여 형성된 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
8. 청구항 1 또는 청구항 4에 있어서, 상기 절연체는 육면체 형상으로 형성되는 것을 특징으로 하는 비평탄형 채널을 갖는 트랜지스터.
   
   
   
   
   
   
   
   
   
   
   

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