JP2010016309A

JP2010016309A - 半導体装置

Info

Publication number: JP2010016309A
Application number: JP2008177269A
Authority: JP
Inventors: Yoshiya Kawashima; 義也川島
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-07-07
Filing date: 2008-07-07
Publication date: 2010-01-21
Anticipated expiration: 2028-07-07
Also published as: US8008717B2; US20110266618A1; US8536647B2; US20100001341A1; JP5297706B2

Abstract

【課題】トランジスタのオン抵抗を下げることができ、かつアバランシェ耐量を高くすることができる半導体装置を提供する。
【解決手段】基板１００は第１導電型であり、かつ第１面が第２導電型のベース領域２１０である。トレンチゲート２３０は基板の第１面に設けられている。ソース領域２４０は第１導電型であり、ベース領域２１０より浅く形成されている。複数のコラム領域２２０は第２導電型であり、平面視において２つのトレンチゲート２３０の間に位置している。複数のコラム領域２２０は、第１の方向と直交する第２の方向に沿って互いに離間して配置されている。複数のコラム領域２２０の中心と、ベースコンタクト領域４０４の中心は、２つのトレンチゲート２３０の相互間の中心と重なっている。２つのトレンチゲート２３０の下方にはコラム領域２２０が形成されていない。
【選択図】図１

Description

本発明は、トランジスタのオン抵抗を下げることができ、かつアバランシェ耐量を高くすることができる半導体装置に関する。

高耐圧のパワーＭＯＳ型電界効果トランジスタ（パワーＭＯＳＦＥＴ）の一つに縦型トランジスタがある。パワーＭＯＳＦＥＴの重要な特性として、オン抵抗を下げることと、ブレークダウン耐圧を向上させることがある。これらを両立させる構造として、例えば非特許文献１に記載されているように、スーパージャンクション構造（以下、ＳＪ構造と記載）がある。

図１４はＳＪ構造を有するトランジスタの構成を示す平面図であり、図１５は図１４のＡ−Ａ´断面図である。このトランジスタは、第１導電型の半導体基板５００、エピタキシャル層５１０、ベース領域５２０、トレンチゲート電極５３０、ソース領域５４０、コラム領域５５０、絶縁膜６００、ソース電極６１０、及びドレイン電極６２０を備える。エピタキシャル層５１０は半導体基板５００の表面上に形成され、第１導電型であり、電界緩和層として機能する。ベース領域５２０は第２導電型であり、エピタキシャル層５１０の上面に形成されている。トレンチゲート電極５３０はエピタキシャル層５１０の上面に埋め込まれている。トレンチゲート電極５３０とエピタキシャル層５１０の間にはゲート絶縁膜が設けられている。ソース領域５４０は第１導電型であり、ベース領域５２０に形成されている。コラム領域５５０は第２導電型であり、エピタキシャル層５１０のうちベース領域５６０の下に位置する部分に形成されている。平面視において、トレンチゲート電極５３０及びコラム領域５５０は直線状に延伸しており、互いに平行である。

ソース電極６１０はエピタキシャル層５１０上に形成されており、ベース領域５２０及びソース領域５４０に接続している。なおソース電極６１０とトレンチゲート電極５３０は、絶縁膜６００により絶縁されている。ドレイン電極６２０は半導体基板５００の裏面側に設けられている。

図１４及び図１５に示した半導体装置において、トランジスタがオフであり、トレンチゲート電極５３０とソース電極６１０の間にバイアス電圧が印加されていない場合、ドレイン電極６２０とソース電極６１０の間に逆バイアス電圧が印加されると、ベース領域５６０とエピタキシャル層５１０の界面、及びコラム領域５５０とエピタキシャル層５１０の界面それぞれに空乏層が広がる。コラム領域５５０とエピタキシャル層５１０の界面はエピタキシャル層５１０の厚さ方向（図１５の縦方向）に延在しているため、この界面に位置する空乏層は、この界面から面内方向（図１５の横方向）に広がる。このため、エピタキシャル層５１０（コラム領域５５０を含む）の全体が空乏化し、トランジスタのブレークダウン耐圧はエピタキシャル層５１０の不純物濃度によらず、エピタキシャル層５１０の厚さで決まる。従って、エピタキシャル層５１０の不純物濃度を高くしてトランジスタのオン抵抗を下げることができ、かつエピタキシャル層５１０を厚くすることによりトランジスタのブレークダウン耐圧を上げることができる。

また特許文献１には、ＳＪ構造を有するトランジスタにおいて、ゲート電極を埋めたトレンチの繰り返しピッチが、並列ｐｎ層の繰り返しピッチ、すなわちコラム領域の配置ピッチと異ならせることが開示されている。

また特許文献２には、ＳＪ構造において、トレンチゲートの下方にもコラム領域を設けることが開示されている。

特開２００２−０７６３３９号公報特開２００６−３１０６２１号公報 Proceedings of the 19th International Symposium on Power Semiconductor Devices & IC's, P.37, 2007

ＳＪ構造を有するトランジスタにおいて、トランジスタのドレイン電流は基板（例えばエピタキシャル層）を流れる。コラム領域は基板とは逆導電型であるため、基板に対するコラム領域の占有量が大きくなるとトランジスタのドレイン電流が流れる領域が狭くなり、この結果、トランジスタのオン抵抗が増大してしまう。

またＳＪ構造を有するトランジスタにおいて、ブレークダウン時に発生した電流は、コラム領域及びベース領域を介して、ベース領域に接している電極に流れる。ここでコラム領域とトレンチゲートの距離が短いと、ブレークダウン時に発生した電流がトレンチゲートの近傍を流れるため、トレンチゲートの側壁に沿って形成された寄生バイポーラトランジスタが駆動することによる熱破壊、ゲート絶縁膜へのキャリア注入による絶縁破壊などにより、アバランシェ耐量が劣化してしまう。

本発明によれば、第１導電型であり、第１面が第２導電型のベース領域である基板と、
前記基板の第１面に設けられ、平面視において第１の方向に互いに離間して配置された２つのトレンチゲートと、
前記第１面に形成され、前記ベース領域より浅く形成された第１導電型のソース領域と、
前記基板の前記ベース領域の下に形成され、平面視において前記２つのトレンチゲートの間に位置している第２導電型のコラム領域と、
を備え、
前記２つのトレンチゲートの間において、複数の前記コラム領域が、前記第１の方向と直交する第２の方向に沿って互いに離間して配置されており、
前記第１の方向において、前記複数のコラム領域の中心は、前記２つのトレンチゲートの相互間の中心と重なっており、
前記２つのトレンチゲートの下方には前記コラム領域が形成されていない半導体装置が提供される。

本発明によれば、複数のコラム領域が、第１の方向と直交する第２の方向に沿って互いに離間して配置されており、かつ２つのトレンチゲートの下方には前記コラム領域が形成されていない。従って、基板に対するコラム領域の占有量が小さくなり、トランジスタのオン抵抗が低くなる。

また、第１の方向において、複数のコラム領域の中心は、２つのトレンチゲートの相互間の中心と重なっている。このため、ブレークダウン時に発生した電流をトレンチゲートから最大限離すことができ、トランジスタのアバランシェ耐量を高くすることができる。

本発明によれば、トランジスタのオン抵抗を下げることができ、かつアバランシェ耐量を高くすることができる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態にかかる半導体装置の平面図であり、図２は図１のＡ−Ａ´断面図である。この半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの高耐圧トランジスタであり、スーパージャンクジョン構造を有する。この半導体装置は、基板１００、複数のトレンチゲート２３０、ソース領域２４０、複数のコラム領域２２０、第１電極４００、及び第２電極４２０を備える。基板１００は第１導電型（例えばｎ型）であり、かつ第１面が第２導電型（例えばｐ型）のベース領域２１０である。トレンチゲート２３０は、基板１００の第１面（表面）に設けられ、平面視において第１の方向（図１のｙ方向）に互いに離間して複数配置されている。トレンチゲート２３０と基板１００の間には、ゲート絶縁膜（図示せず）が形成されている。ソース領域２４０は第１導電型であり、第１面に形成され、ベース領域２１０より浅く形成されている。複数のコラム領域２２０は第２導電型であり、ベース領域２１０の下に形成されている。コラム領域２２０は、平面視において２つのトレンチゲート２３０の間に位置しており、かつ本実施形態ではソース領域２４０と重なっていない。第１電極４００は、基板１００の一面側に設けられており、コラム領域２２０の上方に位置するベースコンタクト領域４０４において基板１００のベース領域２１０に接続している。

図１に示すように、複数のトレンチゲート２３０の間において、複数のコラム領域２２０は、第１の方向と直交する第２の方向（図１のｘ方向）に沿って互いに離間して配置されている。また図１のｙ方向において、複数のコラム領域２２０の中心と、ベースコンタクト領域４０４の中心（すなわち第１電極４００のうちベース領域２１０に接している領域の中心）は、２つのトレンチゲート２３０の相互間の中心と重なっている。また図２に示すように、２つのトレンチゲート２３０の下方にはコラム領域２２０が形成されていない。

複数のコラム領域２２０は、トレンチゲート２３０を挟んで千鳥状に配置されている。コラム領域２２０及びベースコンタクト領域４０４の平面形状は、例えば正方形である。コラム領域２２０の平面形状は、ベースコンタクト領域４０４よりやや小さい。ベースコンタクト領域４０４の幅Ｗ_Ｎは、ｘ方向におけるベースコンタクト領域４０４の間隔ｓと等しい。ただし幅Ｗ_Ｎは間隔ｓと異なっていても良い。またｙ方向におけるコラム領域２２０の配置間隔Ｌ_１は、ｘ方向におけるコラム領域２２０の配置間隔Ｌ_３と等しい。ただし配置間隔Ｌ_１，Ｌ_３は互いに異なっていても良い。なおコラム領域２２０の配置間隔Ｌ_１は、トレンチゲート２３０の配置間隔Ｌ_２に等しい。

第１電極４００は、絶縁膜３００の隙間である線状の領域で基板１００に接している。この線状の領域は、ソースコンタクト領域４０２とベースコンタクト領域４０４に分けられる。上記したように、第１電極４００は、ベースコンタクト領域４０４でベース領域２１０に接続しており、ソースコンタクト領域４０２においてソース領域２４０に接続している。

ベースコンタクト領域４０４の幅Ｗ_Ｎは、トレンチゲート２３０の間に位置する領域の幅より狭い。このため、ｙ方向において、ベースコンタクト領域４０４と絶縁膜３００の間には間隔Ｗｓが空いている。この部分はソースコンタクト領域４０２となっている。またｘ方向においてベースコンタクト領域４０４の相互間に位置する領域、すなわち複数のコラム領域２２０の相互間に位置する領域の上方も、ソースコンタクト領域４０２になっている。

また図２に示すように、基板１００は、第１導電型の半導体基板２５０の表面上に、第１導電型のエピタキシャル層２００を形成したものである。エピタキシャル層２００の上面にはベース領域２１０、トレンチゲート２３０、及びソース領域２４０が形成されている。基板１００の上には、トレンチゲート２３０上及びその周囲に位置する絶縁膜３００が形成されている。絶縁膜３００が形成されることにより、トレンチゲート２３０は第１電極４００に対して絶縁されている。本実施形態において半導体基板２５０はドレインとして機能し、第２電極４２０は半導体基板２５０の裏面（一面とは反対側の面）に設けられている。またコラム領域２２０の底部は、半導体基板２５０まで到達しておらず、エピタキシャル層２００の内部に位置している。

次に、本発明の作用及び効果について説明する。複数のコラム領域２２０は図１のｘ方向に沿って互いに離間して配置されている。また、トレンチゲート２３０の下方にはコラム領域２２０が形成されていない。このため、コラム領域２２０をｘ方向において連続的に形成する場合、又はトレンチゲート２３０の下方にコラム領域２２０を形成する場合と比較して、基板１００におけるコラム領域２２０の占有量が小さくなり、トランジスタのドレイン電流が流れる領域が広くなる。従って、トランジスタのオン抵抗が小さくなる。

例えば図１に示す例において、コラム領域２２０をｘ方向において連続的に形成した場合と比較して、基板１００のうちコラム領域２２０が占有していない領域の面積は、（２Ｗ_Ｓ×（Ｗ_Ｎ＋Ｓ）＋Ｓ×Ｗ_Ｎ）／（２Ｗ_Ｓ×（Ｗ_Ｎ＋Ｓ））倍になる。例えばこの面積が４／３倍になると、トランジスタの基板１００におけるオン抵抗は、３／４倍になる。

また、ブレークダウン時には、コラム領域２２０の底部で正孔−電子対が発生し、これに起因した電流が、コラム領域２２０及びベース領域２１０を介してベースコンタクト領域４０４上の第１電極４００に流れる。本実施形態では、ｙ方向において、複数のコラム領域２２０の中心とベースコンタクト領域の中心が、２つのトレンチゲート２３０の相互間の中心と重なっている。このため、ブレークダウン時に発生した電流をトレンチゲート２３０から最大限離すことができる。従って、ゲート絶縁膜の絶縁破壊、及びトレンチゲート２３０の側壁に沿って形成された寄生バイポーラトランジスタの駆動による熱破壊が抑制され、これによってトランジスタのアバランシェ耐性を高くすることができる。

また、基板１００の第１面のうち、ｘ方向においてベースコンタクト領域４０４の相互間に位置する領域（コラム領域２２０の相互間に位置する領域の上方）はソースコンタクト領域４０２として機能する。従って、ソースコンタクト領域４０２が広くなり、トランジスタのドレイン電流の経路が広くなる。

図３は、第２の実施形態にかかる半導体装置の平面図である。図４は図３のＡ−Ａ´断面図であり、図５は図３のＢ−Ｂ´断面図である。この半導体装置は、複数のコラム領域２２０及びベースコンタクト領域４０４が、トレンチゲート２３０を挟んで図中ｘ方向において同じ位置に配置されている点を除いて、第１の実施形態と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

図６は、第３の実施形態にかかる半導体装置の平面図である。図７は図６のＡ−Ａ´断面図であり、図８は図６のＢ−Ｂ´断面図である。この半導体装置は、ソース領域２４０が、平面視の第１の方向（図６のｙ方向）においてコラム領域２２０とトレンチゲート２３０の間に位置していない点を除いて、第２の実施形態と同様である。すなわち本実施形態において、ベースコンタクト領域４０４の幅Ｗ_Ｎは、トレンチゲート２３０の間に位置する領域の幅と等しく、図６のｙ方向において、ベースコンタクト領域４０４と絶縁膜３００の間には隙間がない。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、図６のｙ方向において、コラム領域２２０とトレンチゲート２３０の間にソース領域２４０を形成する必要がない。このため、ソース領域２４０を形成するときのマスクパターンの形状が第２の実施形態と比較してシンプルになり、半導体装置の微細化が容易になる。特に本実施形態のように、複数のコラム領域２２０及びベースコンタクト領域４０４が、トレンチゲート２３０を挟んで図６のｘ方向において同じ位置に配置されているとき、ベースコンタクト領域４０４とソース領域２４０が交互に配置されることになるため、半導体装置の微細化が特に容易になる。

図９は、第４の実施形態にかかる半導体装置の平面図である。図１０は図９のＡ−Ａ´断面図であり、図１１は図９のＢ−Ｂ´断面図である。この半導体装置は、絶縁膜３００がトレンチゲート２３０のトレンチに埋め込まれている点を除いて、第３の実施形態にかかる半導体装置と同様の構成である。

本実施形態によっても第３の実施形態と同様の効果を得ることができる。また、絶縁膜３００がトレンチゲート２３０のトレンチに埋め込まれているため、ソース領域２４０の上に絶縁膜３００が重ねあわされていた領域を無くすことができる。従って、トレンチゲート２３０同士の間隔を狭めて半導体装置を微細化することができる。

図１２は、第５の実施形態にかかる半導体装置の断面図であり、第１の実施形態における図２に相当する。この半導体装置は、コラム領域２２０の底部が半導体基板２５０に接している点を除いて、第１の実施形態と同様である。

この半導体装置においても、第１の実施形態と同様の効果を得ることができる。また、コラム領域２２０の深さが最大化されているため、コラム領域２２０とエピタキシャル層２００の界面がエピタキシャル層２００の深さ方向に最大化している。このため、トランジスタのオフ時に、この界面から面内方向（図中横方向）に広がる空乏層を大きくなる。これによって、半導体装置の耐圧も大きくなる。

なお、第２〜第４の実施形態において、本実施形態のようにコラム領域２２０の底部が半導体基板２５０に接していてもよい。この場合においても、本実施形態と同様の効果を得ることができる。

図１３は、第６の実施形態にかかる半導体装置の断面図であり、第１の実施形態における図２に相当する。この半導体装置は、コラム領域２２０の形状を除いて第１の実施形態と同様である。本実施形態においてコラム領域２２０の各々は、複数のサブコラム領域２２２によって形成されている。複数のサブコラム領域２２２は、平面視では同じ位置に配置されており、かつ深さ方向に互いに離間している。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、複数のサブコラム領域２２２が深さ方向に互いに離間して配置されているため、トランジスタがオフの状態において、空乏層がサブコラム領域２２２から面内方向および深さ方向に広がる。そしてエピタキシャル層２００の全体が空乏化されたときに、各々のサブコラム領域２２２内のアクセプタイオンと各々のエピタキシャル層２００内のドナーイオンとによる電界が、ソース−ドレイン間に印加されたバイアスと同じ方向になる箇所が、サブコラム領域２２２とエピタキシャル層２００の界面の各々に形成され、当該箇所にて電界がより高められる。これによって、インパクトイオン化が各々のサブコラム領域２２２の底部近傍で発生し、これによって、ブレークダウン電流がトレンチゲート２３０の近傍に流れることをさらに抑制できる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

第１の実施形態にかかる半導体装置の平面図である。図１のＡ−Ａ´断面図である。第２の実施形態にかかる半導体装置の平面図である。図３のＡ−Ａ´断面図である。図３のＢ−Ｂ´断面図である。第３の実施形態にかかる半導体装置の平面図である。図６のＡ−Ａ´断面図である。図６のＢ−Ｂ´断面図である。第４の実施形態にかかる半導体装置の平面図である。図９のＡ−Ａ´断面図である。図９のＢ−Ｂ´断面図である。第５の実施形態にかかる半導体装置の断面図である。第６の実施形態にかかる半導体装置の断面図である。スーパージャンクション構造を有するトランジスタの構成を示す平面図である。図１４のＡ−Ａ´断面図である。

符号の説明

１００基板
２００エピタキシャル層
２１０ベース領域
２２０コラム領域
２２２サブコラム領域
２３０トレンチゲート
２４０ソース領域
２５０半導体基板
３００絶縁膜
４００第１電極
４０２ソースコンタクト領域
４０４ベースコンタクト領域
４２０第２電極
５００半導体基板
５１０エピタキシャル層
５２０ベース領域
５３０トレンチゲート電極
５４０ソース領域
５５０コラム領域
５６０ベース領域
６００絶縁膜
６１０ソース電極
６２０ドレイン電極

Claims

第１導電型であり、第１面が第２導電型のベース領域である基板と、
前記基板の第１面に設けられ、平面視において第１の方向に互いに離間して配置された２つのトレンチゲートと、
前記第１面に形成され、前記ベース領域より浅く形成された第１導電型のソース領域と、
前記基板の前記ベース領域の下に形成され、平面視において前記２つのトレンチゲートの間に位置している第２導電型のコラム領域と、
を備え、
前記２つのトレンチゲートの間において、複数の前記コラム領域が、前記第１の方向と直交する第２の方向に沿って互いに離間して配置されており、
前記第１の方向において、前記複数のコラム領域の中心は、前記２つのトレンチゲートの相互間の中心と重なっており、
前記２つのトレンチゲートの下方には前記コラム領域が形成されていない半導体装置。
請求項１に記載の半導体装置において、
平面視の前記第２の方向において前記複数のコラム領域の相互間に位置する領域の上方に、前記ソース領域が形成されている半導体装置。
請求項１または２に記載の半導体装置において、
前記ソース領域は、平面視の前記第１の方向において前記コラム領域と前記トレンチゲートの間に位置していない半導体装置。
請求項１〜３のいずれか一つに記載の半導体装置において、
前記複数のコラム領域の各々は、深さ方向に互いに離間した複数のサブコラム領域により構成されている半導体装置。