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JP2021007129A - 半導体装置 - Google Patents

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Abstract

【課題】ＳＪ構造を有する縦型ＭＯＳＦＥＴの特性ばらつき増大を抑制しつつ、オン抵抗を低減する。【解決手段】縦型ＭＯＳＦＥＴは、ｎ型ドリフト領域を有する半導体基板と、ｎ型ドリフト領域の表面に形成されたｐ型ベース領域と、ｐ型ベース領域の下部に配置され、ｎ型ドリフト領域中に所定の間隔で配置された複数のｐ型コラム領域と、隣接するｐ型コラム領域間に配置され、ｐ型ベース領域よりも深い位置に底面が達する複数の溝と、複数の溝内に形成された複数のゲート電極と、ｐ型ベース領域中に形成され、ゲート電極の側部に形成されたｎ型ソース領域とを有している。【選択図】図３

Description

本発明は、トレンチゲートを有する縦型ＭＯＳＦＥＴ（Vertical type Metal Oxide Field Effect Transistor）を備えた半導体装置に関し、特に、ｐ型ベース領域の底部からｎ型ドリフト領域へ向かって突出するように形成されたｐ型コラム領域を有する所謂スーパージャンクション構造（以下、ＳＪ構造と称する）を有する半導体装置に適用して有効な技術である。
ＳＪ構造を有する半導体装置は、例えば、ｎ型ドリフト領域を有する半導体基板と、ｎ型ドリフト領域の表面に形成されたｐ型ベース領域と、ｐ型ベース領域に接続され、ｎ型ドリフト領域中に所定の間隔で配置された複数のｐ型コラム領域と、隣接するｐ型コラム領域間に配置され、ｐ型ベース領域の底面に達する溝内に形成されたゲート電極と、ｐ型ベース領域中に形成され、ゲート電極の側部に形成されたｎ型ソース領域を有している。
このようなＳＪ構造を有する半導体装置の一例が特許文献１（特開２０１７−１６８５０１号公報）に記載されている。同文献には、平面視において、ストライプ状に形成された複数のｐ型コラム領域と、隣接するｐ型コラム領域の間に配置され、ｐ型コラム領域に沿って形成されたストライプ状のゲート電極を有する縦型ＭＯＳＦＥＴが開示されている。
特開２０１７−１６８５０１号公報
本願発明者は、ＳＪ構造を有する縦型ＭＯＳＦＥＴのオン抵抗を更に低減しようとした場合、以下の懸念があることを見出した。
特許文献１に記載されるような所謂ＳＪ構造を有する縦型ＭＯＳＦＥＴのオン抵抗を更に低減しようとした場合、周期的なｐ型コラム領域の挟ピッチ化と、ｎ型ドリフト領域又はｐ型コラム領域の高濃度化とが有効である。然しながら、縦型ＭＯＳＦＥＴの耐圧や規格化オン抵抗に対するｐ型コラム領域及びｎ型ドリフト領域の寸法変化に伴う感度が増大し、縦型ＭＯＳＦＥＴの特性ばらつき増大を伴ってしまう課題があった。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになるであろう。
一実施の形態に係る半導体装置は、ｎ型ドリフト領域を有する半導体基板と、ｎ型ドリフト領域の表面に形成されたｐ型ベース領域と、ｐ型ベース領域の下部に配置され、ｎ型ドリフト領域中に所定の間隔で配置された複数のｐ型コラム領域と、隣接するｐ型コラム領域間に配置され、ｐ型ベース領域よりも深い位置に達する底面を有する複数の溝と、複数の溝内にゲート絶縁膜を介して形成された複数のゲート電極と、ｐ型ベース領域中に形成され、ゲート電極の側部に形成されたｎ型ソース領域とを有している。
一実施の形態に係る半導体装置によれば、ＳＪ構造を有する縦型ＭＯＳＦＥＴの特性ばらつき増大を抑制しつつ、オン抵抗を低減できる。
図１は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の平面図である。 図２は、図１の点線で示すセル領域の拡大平面図である。 図３は、図２におけるユニットセルＵＣの要部断面図である。 図４は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の比較例を示すセル領域の拡大平面図である。 図５は、図４におけるユニットセルＵＣの要部断面図である。 図６は、一実施の形態による縦型ＭＯＳＦＥＴと比較例による縦型ＭＯＳＦＥＴの耐圧ＢＶｄｓｓと規格化オン抵抗Ｒｓｐの関係を示すグラフである。 図７は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例１を示すセル領域の拡大平面図である。 図８は、図７におけるユニットセルＵＣの要部断面図である。 図９は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例２を示すセル領域の拡大平面図である。 図１０は、図９におけるユニットセルＵＣの要部断面図である。 図１１は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例３を示すセル領域の拡大平面図である。 図１２は、図１１におけるユニットセルＵＣの要部断面図である。 図１３は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１４は、図１３に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１５は、図１４に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１６は、図１５に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１７は、図１６に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１８は、図１７に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図１９は、図１８に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図２０は、図１９に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図２１は、図２０に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図２２は、図２１に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。 図２３は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例４を示すセル領域の拡大平面図である。 図２４は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例５を示すセル領域の拡大平面図である。 図２５は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例６を示すセル領域の拡大平面図である。 図２６は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例７を示すセル領域の拡大平面図である。 図２７は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例８を示すセル領域の拡大平面図である。
一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。尚、各断面図において、空洞でないことを示す斜線は、図面を見やすくするために省略する場合がある。空洞を示す場合には、別途空洞であることを明細書中で明記することとする。
符号「−」および「＋」は、導電型がｎ型のまたはｐ型の不純物の相対的な濃度を表しており、例えばｎ型の不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
（実施の形態１）
本実施の形態の半導体装置について、図１乃至図３を用いて説明する。図１に示すように、縦型ＭＯＳＦＥＴを備える半導体装置は、半導体基板１００の主面上に、ゲートパッド１０１及びソースパッド１０２を有している。符号１０３は、ソースパッド１０２の下面に位置する縦型ＭＯＳＦＥＴのセル領域を模式的に示す。
図２は図１の点線で示すセル領域１０３における拡大平面図であり、Ｙ方向に沿って複数のｐ型コラム領域１０４と複数のトレンチゲート（ゲート電極）１０５とが平行に配置されている。ｐ型コラム領域１０４の間隔Ｐｃｏｌとトレンチゲート１０５の間隔Ｐｔｒとは、夫々、一定間隔に設定され、本実施の形態では、好適値として、間隔Ｐｃｏｌは、間隔Ｐｔｒの２倍となっている。さらにＸ方向におけるトレンチゲート１０５の幅をＷｔｒとした場合、隣接するｐ型コラム領域１０４を仮想的に結ぶ線を辿るとき、必ず幅Ｗｔｒの２倍以上のトレンチゲート１０５との重なりがあるようにユニットセルＵＣが設計されている。
図３に示すように、隣接するトレンチゲート１０５間にはｐ型ベース領域１０６とｐ＋型ベースコンタクト領域１０７とがＸ方向において繰り返して間隔Ｐｔｒで平行に形成されている。
図３は図２におけるＡ−Ａ断面図である。縦型ＭＯＳＦＥＴの各ユニットセルＵＣは、半導体基板１００中に形成され、ｎ−型エピタキシャル層で形成されたｎ−型ドリフト領域１０８と、ｎ−型ドリフト領域１０８の下部に形成された高不純物濃度のｎ＋型半導体層で形成されたｎ＋型ドレイン領域１０９と、ｎ＋型ドレイン領域１０９の下面に電気的に接続されたドレイン電極１１０とを有する。
ｐ型ベース領域１０６中には、高不純物濃度のｎ＋型半導体層で形成されたｎ＋型ソース領域１１１が形成されている。ｎ＋型ソース領域１１１は、半導体基板１００の厚さ方向であるＺ方向において、ｐ型ベース領域１０６より浅く、ｐ型コラム領域１０４はｐ型ベース領域１０６より深く形成されている。隣接するｐ型コラム領域１０４の間には、ｎ−型ドリフト領域１０８の表面をエッチングすることによって形成された２つのトレンチ内を埋め込むように、トレンチゲート１０５が形成されている。ｎ−型ドリフト領域１０８とトレンチゲート１０５との界面にはゲート絶縁膜（ゲート酸化膜）１１２が形成されている。ｎ−型ドリフト領域１０８の上面には、トレンチゲート１０５及びｎ＋型ソース領域１１１を覆うように絶縁膜１１３が形成されており、絶縁膜１１３の上面にはソース電極１１４が形成されている。
ソース電極１１４は、隣接するトレンチゲート１０５間において、絶縁膜１１３中に形成されたストライプ状のコンタクトホールＣＨ１を介して、ｎ＋型ソース領域１１１より深く、かつ、ｐ型ベース領域１０６より浅い位置まで達するように形成され、ｐ＋型ベースコンタクト領域１０７に接続されている。更に、ソース電極１１４は、絶縁膜１１３中に形成されたストライプ状のコンタクトホールＣＨ２を介して、ｐ型コラム領域１０４上に形成されたｐ＋型ベースコンタクト領域１０７に接続されている。
上述した実施の形態１に係る縦型ＭＯＳＦＥＴの構成と比較するために、図４及び図５に、図２及び図３で説明した縦型ＭＯＳＦＥＴの比較例を示す。尚、図５は図４におけるＢ−Ｂ断面図である。図４及び図５に示す縦型ＭＯＳＦＥＴは、隣接するトレンチゲート１０５間にｐ型コラム領域１０４を必ず配置する構成になっている。つまり、隣接するｐ型コラム領域１０４の間には、平面視においてストライブ状のトレンチゲート１０５は、一本のみ配置された構成となっている。
一方、実施の形態１に係る縦型ＭＯＳＦＥＴは、図４及び図５の比較例に対して、平面視でユニットセルＵＣ当たりのｐ型コラム領域１０４の占有率が低減されることによって、より広い電流パスを確保することができる。さらにトレンチゲート１０５の繰り返し間隔Ｐｔｒを縮小して、ゲート密度を向上させた場合でも、ｐ型コラム領域とドリフト領域（ｎカラムとも称する）の繰り返し間隔Ｐｃｏｌは間隔Ｐｔｒの２倍の距離を確保できるので、ｐ型コラム領域とドリフト領域の不純物濃度を過剰に高濃度にする必要なくオン抵抗を低減することができる。
図６は、縦型ＭＯＳＦＥＴの最大耐圧が得られるときのｐ型コラム領域／ｎ型コラム領域の電荷量が等しい場合のチャージインバランス率（ｐ型及びｎ型コラム領域の電荷量のバランス）と耐圧ＢＶｄｓｓおよび規格化オン抵抗Ｒｓｐの関係を示している。
図４及び図５に示した比較例の縦型ＭＯＳＦＥＴでは、ある耐圧以上を満たすチャージインバランスマージンを保ったまま規格化オン抵抗Ｒｓｐを低減させるには、Ｐｃｏｌ／Ｐｔｒを縮小し、かつ、ｐ型及びｎ型コラム領域を高濃度化する必要がある。そのためチャージインバランス率に対する耐圧および規格化オン抵抗Ｒｓｐの感度が高くなる課題があった。
一方、実施の形態１の縦型ＭＯＳＦＥＴ構造では、チャージインバランス率に対する耐圧ＢＶｄｓｓおよび規格化オン抵抗Ｒｓｐの感度を高くすることなく規格化オン抵抗Ｒｓｐを大幅に低減することができる。従って、基本性能の向上だけでなく、製造ばらつきに強くなり製品歩留りをも向上させることができる。
（変形例１）
実施の形態１の変形例１を図７及び図８に示す。実施の形態１と比較して、変形例１の変更点は、トレンチゲート１０５の繰り返し間隔を間隔Ｐｔｒ１及び間隔Ｐｔｒ２の２種類とし、ｐ型コラム領域１０４及びトレンチゲート１０５の繰り返し間隔を間隔Ｐｃｏｌとした場合、間隔Ｐｃｏｌは、間隔Ｐｔｒ１と間隔Ｐｔｒ２の加算の関係を持っている。尚、図８は図７におけるＣ−Ｃ断面図である。
変形例１の半導体装置がこのような関係を有することで、実施の形態１と比較して、ユニットセルの設計自由度が高くなり、ｐ型コラム領域１０４とトレンチゲート１０５間の距離を大きく取れるため、ｐ型コラム領域１０４によるチャネル抵抗への影響を抑制できる。さらにｐ型コラム領域およびｎ型コラム領域（ｎ−型ドリフト領域１０８）のＰＮ接合部と、トレンチゲート１０５との距離を大きく取れるため、ＰＮ接合部とトレンチゲート１０５との下部のそれぞれで高くなる電界強度のカップリングを緩和できるため耐圧を向上させることができる。
（変形例２）
実施の形態１の変形例２を図９及び図１０に示す。実施の形態１と比較して、変形例２の変更点は、ゲート密度を向上させるために最小トレンチ幅Ｗｔｒを有するトレンチゲート１０５を平面視においてハニカム構造で形成し、更に、ｐ型コラム領域１０４を平面視において千鳥状に配置したことである。この構成でもトレンチゲート１０５とｐ型コラム領域１０４との関係は、隣接するｐ型コラム領域１０４を仮想的に結ぶ線を辿るとき、必ず幅Ｗｔｒの２倍以上のトレンチゲート１０５との重なりがあるようにユニットセルＵＣが設計されている。尚、図１０は図９におけるＤ−Ｄ断面図である。
図１０では隣接するｐ型コラム領域間にＸ方向において幅Ｗ、及び、Ｙ方向において幅Ｗｔｒを有するトレンチゲート１０５が形成されており、幅Ｗは、幅Ｗｔｒの２倍又はそれ以上の関係になるように、トレンチゲート１０５は設計されている。
変形例２の構造は、実施の形態１と比較して、ユニットセルＵＣにおけるトレンチゲート１０５の密度が高くなっている。従って、チャネル密度を向上できるため、縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。また、トレンチゲート密度が高くなるように設計しても、平面視においてユニットセル単位のｐ型コラム領域の占有率は低減できるため、広い電流パスを確保することができる。従って、ｐ型コラム領域およびｎ型ドリフト領域の不純物濃度を過剰に高濃度にする必要なくオン抵抗の低減することができる。
（変形例３）
実施の形態１の変形例３を図１１及び図１２に示す。実施の形態１と比較して、変形例３の変更点は、ゲート密度を向上させるために最小トレンチ幅Ｗｔｒを有するトレンチゲート１０５を平面視において格子構造で形成し、更に、ｐ型コラム領域１０４を平面視において千鳥状に配置したことである。この構成でもトレンチゲート１０５とｐ型コラム領域１０４との関係は、隣接するｐ型コラム領域１０４を仮想的に結ぶ線を辿るとき、必ず幅Ｗｔｒの２倍以上のトレンチゲート１０５との重なりがあるようにユニットセルＵＣが設計されている。尚、図１２は図１１におけるＥ−Ｅ断面図である。
図１２では隣接するｐ型コラム領域間に、Ｘ方向において幅Ｗ、及び、Ｙ方向において幅Ｗｔｒを有するトレンチゲート１０５が形成されており、幅Ｗは、幅Ｗｔｒの２倍又はそれ以上の関係になるように、トレンチゲート１０５は設計されている。
変形例３の構造では、実施の形態１と比較して、ユニットセルＵＣにおけるトレンチゲート１０５の密度が高くなっている。従って、チャネル密度を向上できるため、縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。また、トレンチゲート密度が高くなるように設計しても、平面視においてユニットセル単位のｐ型コラム領域の占有率は低減できるため、広い電流パスを確保することができる。従って、ｐ型コラム領域およびｎ型ドリフト領域の不純物濃度を過剰に高濃度にする必要なくオン抵抗の低減することができる。
以下、本願発明の一実施の形態である縦型ＭＯＳＦＥＴを備える半導体装置の製造方法を説明する。
図１３に示すように、例えば（１００）結晶面を有し、ｎ型高濃度半導体層からなるシリコン基板ＳＢ上にエピタキシャル層ＥＰが形成された半導体基板１００を準備する。
次に、図１４に示すように、エピタキシャル層ＥＰの上面に絶縁膜１０とフォトレジスト膜１１とで形成されたハードマスクＨＭ１を形成する。
次に、図１５に示すように、ハードマスクＨＭ１から露出するエピタキシャル層ＥＰの上面をエッチングし、トレンチゲート用の溝１２を形成する。
次に、ハードマスクＨＭ１を除去した後、図１６に示すように、溝１２内を絶縁膜１３で埋め込んだ後に、エピタキシャル層ＥＰの上面に、絶縁膜１４、絶縁膜１５及び絶縁膜１６を順次形成する。絶縁膜１４及び絶縁膜１６は、例えばＣＶＤ法で形成されたシリコン酸化膜が用いられる。絶縁膜１５は、ＣＶＤ法で形成されたシリコン窒化膜が用いられる。
次に、図１７に示すように、フォトレジスト膜１７と絶縁膜１６とで形成されたハードマスクＨＭ２を通常のフォトリソグラフィ及びエッチング技術で形成する。次に、ハードマスクＨＭ２を不純物導入のマスクとして、例えば、ホウ素等のｐ型不純物をエピタキシャル層ＥＰ中にイオン注入し、ｐ型コラム領域１０４を形成する。
次に、ハードマスクＨＭ２、絶縁膜１５、絶縁膜１４を除去した後、図１８に示すように、溝１２の表面を含むエピタキシャル層ＥＰの表面に、例えば、熱酸化処理により、ゲート絶縁膜１１２を形成する。
次に、図１９に示すように、溝１２を埋め込むように、トレンチゲート１０５を形成する。トレンチゲート１０５は、例えば、ｎ型不純物がドープされた多結晶シリコン膜で形成され、多結晶シリコン膜を半導体基板１００の全面上に堆積した後、ＣＭＰによりエッチバックすることにより、溝１２内に選択的に形成される。
次に、図２０に示すように、ホウ素等のｐ型不純物をエピタキシャル層ＥＰ中に選択的にイオン注入し、ｐ型ベース領域１０６を形成する。ｐ型ベース領域１０６は、隣接するトレンチゲート１０５間に形成され、ｐ型コラム領域１０４に接続されるように形成され、また、トレンチゲート１０５の底面部よりも浅い位置に形成される。
次に、図２１に示すように、ヒ素等のｎ型不純物をエピタキシャル層ＥＰ中に選択的にイオン注入し、ｎ＋型ソース領域１１１を形成する。ｎ＋型ソース領域１１１は、ｐ型ベース領域１０６の表面に形成され、トレンチゲート１０５の端部に位置するように形成される。
次に、絶縁膜１１３を半導体基板１００の全面上に形成した後、フォトレジスト膜１８を用いた通常のフォトリソグラフィ及びエッチング技術により、絶縁膜１１３をパターニングし、絶縁膜１１３中にコンタクトホールＣＨ１及びＣＨ２を形成する。コンタクトホールＣＨ１及びＣＨ２は、隣接するトレンチゲート１０５間とｐ型コラム領域１０４上とに夫々が位置するよう形成される。また、コンタクトホールＣＨ１及びＣＨ２の底面は、ｐ型ベース領域１０６に達するように、エピタキシャル層ＥＰの表面が一部エッチングされて形成される。
次に、フォトレジスト膜１８及び絶縁膜１１３をマスクとするｐ型不純物のイオン注入により、コンタクトホールＣＨ１及びＣＨ２から露出するｐ型ベース領域１０６中に、ｐ＋型ベースコンタクト領域１０７を形成する。次に、フォトレジスト膜１８を除去した後、図２２に示すように、例えば、アルミニウムを主成分とするソース電極１１４を形成し、更に、半導体基板１００の下面に例えば、Ａｕ/Ｃｕ/Ｎｉからなる積層構造のドレイン電極１１０を形成し、縦型ＭＯＳＦＥＴが完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、本発明は、ｎチャネルの縦型ＭＯＳＦＥＴを示したが、ｐチャネルの縦型ＭＯＳＦＥＴにも適用できる。その場合は、ソース領域、ドレイン領域、ベース領域（チャネル形成領域とも称する）、及び、ドリフト領域を構成する半導体層の導電型を逆に構成すればよい。
また、図２及び図７に示したストライプ状のｐ型コラム領域１０４は、図２３乃至図２６に示すように、平面視において千鳥配置、又はメッシュ状に配置にして、ｎ型ドリフト領域中に点在して配置してもよい。図２３乃至図２６は、変形例４乃至８における半導体装置を示す平面図である。
この場合、図２３乃至図２６に示すように、平面視におけるｐ型コラム領域１０４の占有率は、図２３及び図２５に示す千鳥配置が最も低くなっており、電流パスの広さが広くなっているので、オン抵抗低減の効果が高い。また、図２４及び図２６に示す四角形メッシュ配置の場合も、図２及び図７に示すストライプ配置よりも、電流パスの広さが広くなっているので、オン抵抗低減の効果が高い。
一方、高耐圧を得るために必要な空乏化の容易さはｐ型コラム領域間の距離が短く、ｐ型コラム領域とｎ型コラム領域（ｎ型ドリフト領域）とで形成されるＰＮ接合の関係が一様なほどよいため、オン抵抗低減の容易さとは反対となり、ストライプ配置、四角形メッシュ配置、千鳥配置の順で高耐圧化に適している。
また、図２７に示すように、ｐ型コラム領域１０４は、ｐ型ベース領域１０６の底面に直接接続されていなくてもよい。この場合、ｐ型コラム領域１０４は、ｎ−型ドリフト領域１０８に周囲を囲まれた状態になり、電位はフローティング状態となるが、ｐ型ベース領域１０６とｐ型コラム領域１０４との間のn型領域の厚さＴ１を、縦型ＭＯＳＦＥＴの実動作時に、ｐ型ベース領域１０６からｐ型コラム領域１０４に正孔が供給可能な障壁に抑える程度の厚さに設定すればよい。ｐ型コラム領域１０４間のｎ型領域の厚さＴ１は、例えば０．５μm程度を好適な値として提示できる。
このような構成とすることで、図３に示す構造よりも空乏層の分布を最適化できるので縦型ＭＯＳＦＥＴの耐圧向上に寄与できる。
１０ 絶縁膜
１１ フォトレジスト膜
１２ 溝
１３ 絶縁膜
１４ 絶縁膜
１５ 絶縁膜
１６ 絶縁膜
１７ フォトレジスト膜
１８ フォトレジスト膜
１００ 半導体基板
１０１ ゲートパッド
１０２ ソースパッド
１０３ セル領域
１０４ ｐ型コラム領域
１０５ トレンチゲート
１０６ ｐ型ベース領域
１０７ ｐ＋型ベースコンタクト領域
１０８ ｎ−型ドリフト領域
１０９ ｎ＋型ドレイン領域
１１０ ドレイン電極
１１１ ｎ＋型ソース領域
１１２ ゲート絶縁膜
１１３ 絶縁膜
１１４ ソース電極
Ｐｃｏｌ ｐ型コラム領域の間隔
Ｐｔｒ トレンチゲートの間隔
Ｗｔｒ トレンチゲート幅
ＵＣ ユニットセル
ＨＭ１ ハードマスク
ＨＭ２ ハードマスク
ＣＨ１ コンタクトホール
ＣＨ２ コンタクトホール
Ｔ１ ｎ型領域の厚さ

Claims (13)

  1. 第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
    前記ドリフト領域の表面に形成され、前記第１導電型と反対の第２導電型の半導体層からなるベース領域と、
    前記ベース領域の下部に配置され、前記ドリフト領域中に所定の間隔で配置された前記第２導電型の半導体層からなる複数のコラム領域と、
    隣接する前記複数のコラム領域間の前記ドリフト領域中に配置され、前記ベース領域よりも深い位置に底面が達するように形成された複数の溝と、
    前記複数の溝内を埋め込むように、前記複数の溝内に、前記複数の溝の各々の表面に形成されたゲート絶縁膜を介して形成された複数のゲート電極と、
    前記ベース領域中に形成され、前記複数のゲート電極の各々の側部に形成された第１導電型の半導体層からなる複数のソース領域と、を有する縦型ＭＯＳＦＥＴ構造を備える半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数のコラム領域と前記複数のゲート電極とは、平面視において、第１方向に沿うストライプ状で形成される、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数のコラム領域の底面は、前記複数の溝の前記底面よりも深い位置の前記ドリフト領域中に位置する、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記複数のゲート電極のうち、隣接する前記ゲート電極間には、平面視において、前記複数のコラム領域が配置されていない、半導体装置。
  5. 請求項２記載の半導体装置において、
    隣接する前記複数のコラム領域の間隔は、隣接する前記複数のゲート電極の間隔の２倍以上に設定されている、半導体装置。
  6. 請求項２記載の半導体装置において、
    前記複数のコラム領域は、前記ベース領域の底面に接続するように配置されている、半導体装置。
  7. 請求項２記載の半導体装置において、
    前記複数のコラム領域は、前記半導体基板の厚さ方向において、前記ベース領域の底面と所定の間隔で離れて配置されている、半導体装置。
  8. 第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
    前記ドリフト領域の表面に形成され、前記第１導電型と反対の第２導電型の半導体層からなるベース領域と、
    前記ベース領域に接続され、前記ドリフト領域中に所定の間隔で配置された前記第２導電型の半導体層からなる複数のコラム領域と、
    隣接する前記複数のコラム領域間の前記ドリフト領域中に配置され、前記ベース領域よりも深い位置に底面が達するように形成された複数の溝と、
    前記複数の溝内を埋め込むように、前記複数の溝内に、前記複数の溝の各々の表面に形成されたゲート絶縁膜を介して形成された複数のゲート電極と、
    前記ベース領域中に形成され、前記複数のゲート電極の各々の側部に形成された第１導電型の半導体層からなる複数のソース領域と、を有し、
    前記複数のゲート電極は、平面視において、第１方向に沿うストライプ状で形成され、
    前記複数のコラム領域は、平面視において、前記第１方向に沿って、千鳥状に配置されている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記千鳥状に配置された前記複数のコラム領域の底面は、前記複数の溝の前記底面よりも深い位置の前記ドリフト領域中に位置する、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記複数のゲート電極のうち、隣接する前記ゲート電極間には、平面視において、前記複数のコラム領域が配置されていない、半導体装置。
  11. 第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
    前記ドリフト領域の表面に形成され、前記第１導電型と反対の第２導電型の半導体層からなるベース領域と、
    前記ベース領域に接続され、前記ドリフト領域中に所定の間隔で配置された前記第２導電型の半導体層からなる複数のコラム領域と、
    隣接する前記複数のコラム領域間の前記ドリフト領域中に配置され、前記ベース領域よりも深い位置に底面が達するように形成された複数の溝と、
    前記複数の溝内を埋め込むように、前記複数の溝内に、前記複数の溝の各々の表面に形成されたゲート絶縁膜を介して形成された複数のゲート電極と、
    前記ベース領域中に形成され、前記複数のゲート電極の各々の側部に形成された第１導電型の半導体層からなる複数のソース領域と、を有し、
    前記複数のゲート電極は、平面視において、第１方向に沿うストライプ状で形成され、
    前記複数のコラム領域は、平面視において、前記第１方向に沿って、メッシュ状に配置されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記メッシュ状に配置された前記複数のコラム領域の底面は、前記複数の溝の前記底面よりも深い位置の前記ドリフト領域中に位置する、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記複数のゲート電極のうち、隣接する前記ゲート電極間には、平面視において、前記複数のコラム領域が配置されていない、半導体装置。
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